CN107872218A - 电流模式逻辑电路 - Google Patents

电流模式逻辑电路 Download PDF

Info

Publication number
CN107872218A
CN107872218A CN201610841642.3A CN201610841642A CN107872218A CN 107872218 A CN107872218 A CN 107872218A CN 201610841642 A CN201610841642 A CN 201610841642A CN 107872218 A CN107872218 A CN 107872218A
Authority
CN
China
Prior art keywords
mrow
msub
resistor
current
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610841642.3A
Other languages
English (en)
Other versions
CN107872218B (zh
Inventor
汤益明
胡波
兰坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Singapore Pte Ltd
Original Assignee
MediaTek Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Singapore Pte Ltd filed Critical MediaTek Singapore Pte Ltd
Priority to CN201610841642.3A priority Critical patent/CN107872218B/zh
Priority to TW106131206A priority patent/TWI685197B/zh
Priority to US15/708,430 priority patent/US10135442B2/en
Publication of CN107872218A publication Critical patent/CN107872218A/zh
Application granted granted Critical
Publication of CN107872218B publication Critical patent/CN107872218B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/09—Resistor-transistor logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0276—Arrangements for coupling common mode signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种电流模式逻辑电路。该电流模式逻辑电路包括发送模块，该发送模块包括：输出阻抗单元，用于提供可调的输出电阻，其中，输出电阻包括浮动电阻和/或上拉电阻；切换开关单元，耦接于输出阻抗单元，用于根据可调的输出电阻控制差分输入信号和差分输出信号之间的高低电平切换；电流源，耦接于输出阻抗单元和切换开关单元，用于为输出阻抗单元和切换开关单元提供电流。通过上述方式，本发明可以实现一种共模电压可调、以及发送模块消耗的电流可调的电流模式逻辑电路。

Description

电流模式逻辑电路
技术领域
本发明涉及高速信号传输领域，特别是涉及一种电流模式逻辑电路。
背景技术
随着半导体技术的不断发展，电路工作频率不断提升。特别在高速数据传输情况下，当速度达到10GHz以上时，基于CMOS逻辑的单元电路将面临工作速度上的制约。在高速数据传输中通常用电流模式逻辑电路(CML)代替常规的CMOS逻辑电路。
在现有技术中，由于不同的高速信号例如显示接口(Display Port，DP)、高清接口(High Definition Multimedia Interface，HDMI)、移动终端高清影音标准接口(MobileHigh-Definition Link，MHL)、通用串行总线接口(Universal Serial Bus，USB)的高速数据信号在传输过程中对某些参数例如：差分输出信号的共模电压、发送端消耗的电流等有不同的要求，而现有的CML电路的上述参数是固定的，从而使得现有的CML电路只能适用于某一种特定的应用，而无法实现同一CML电路灵活地应用在不同应用场合。
因此，如何实现共模电压可调、以及消耗的电流可调，从而使得CML电路可以更加灵活地应用在不同场合是个亟待解决的问题。
发明内容
有鉴于此，本发明提供一种电流模式逻辑电路。
根据本发明一实施例，本发明提供一种电流模式逻辑电路，该电路包括发送模块，该发送模块包括：输出阻抗单元，用于提供可调的输出电阻，其中，输出电阻包括浮动电阻和/或上拉电阻；切换开关单元，耦接于输出阻抗单元，用于输入一差分输入信号、输出一差分输出信号以及根据可调的输出电阻控制差分输入信号和差分输出信号之间的高低电平切换；电流源，耦接于输出阻抗单元和切换开关单元，用于为输出阻抗单元和切换开关单元提供电流；其中，浮动电阻为串接于差分输出信号之间的电阻，上拉电阻为串接于差分输出信号和电源之间的电阻。
本发明的有益效果是：区别于现有技术的情况，本发明的电流模式逻辑电路根据输出阻抗单元输出的可调的输出电阻控制差分输入信号和差分输出信号之间的高低电平切换，从而使得差分输出信号的共模电压以及发送模块所消耗的电流可调，进而可以实现将同一电流模式逻辑电路灵活地应用在不同的高速信号传输的场合。
附图说明
图1是本发明第一实施方式的电流模式逻辑电路的结构示意图；
图2是本发明第二实施方式的电流模式逻辑电路的电路原理图；
图3是图2所示发送模块工作在第一工作模式下的等效电路图；
图4是图2所示发送模块工作在第二工作模式下的等效电路图；
图5是图2所示发送模块工作在第三工作模式下的等效电路图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接的电气连接至第二装置。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施方式，并配合所附图式，作详细说明如下：
图1是本发明第一实施方式的电流模式逻辑电路的结构示意图。如图1所示，电流模式逻辑电路100包括发送模块1和接收模块2。
在本实施例中，发送模块1和接收模块2设置于不同器件中，发送模块1通过连接线3将差分输出信号发送至接收模块2。
具体来说，发送模块1包括输出阻抗单元11、切换开关单元12和电流源13。
其中，输出阻抗单元11用于提供可调的输出电阻，其中，输出电阻包括浮动电阻和/或上拉电阻。
切换开关单元12，耦接于输出阻抗单元11和接收模块2，用于输入一差分输入信号、输出一差分输出信号至接收模块2以及根据输出阻抗单元11输出的可调的输出电阻控制差分输入信号和差分输出信号之间的高低电平切换。
电流源13，耦接于输出阻抗单元11和切换开关单元12，用于为输出阻抗单元11和切换开关单元12提供电流。
其中，浮动电阻为串接于差分输出信号之间的电阻，上拉电阻为串接于差分输出信号和电源之间的电阻。
通过上述实施方式，本发明第一实施例的电流模式逻辑电路根据输出阻抗单元输出的可调的输出电阻控制差分输入信号和差分输出信号之间的高低电平切换，从而使得差分输出信号的共模电压以及发送模块所消耗的电流可调，进而可以实现将同一电流模式逻辑电路灵活地应用在不同的高速信号传输的场合。
图2是本发明第二实施方式的电流模式逻辑电路的电路原理图。如图2所示，电流模式逻辑电路200包括发送模块20和接收模块30。
在本实施例中，发送模块20和接收模块30设置于不同器件中，发送模块20通过连接线40将差分输出信号OUTP、OUTN发送至接收模块30。
其中，发送模块20包括输出阻抗单元21、切换开关单元22和电流源23。输出阻抗单元21用于提供可调的输出电阻，其中，输出电阻包括浮动电阻和/或上拉电阻。切换开关单元22用于输入一差分输入信号DP、DN、输出一差分输出信号OUTP、OUTN以及根据可调的输出电阻控制差分输入信号DP、DN和差分输出信号OUTP、OUTN之间的高低电平切换。电流源23用于为输出阻抗单元21和切换开关单元22提供电流。
具体来说，输出阻抗单元21包括多个相互并联的输出阻抗子单元211，各输出阻抗子单元211包括第一电阻R1、第二电阻R2、第一开关K1、第二开关K2和第三开关K3，各第一电阻R1的一端相互连接并记为第一公共端Q1，各第二电阻R2的一端相互连接并记为第二公共端Q2，第一电阻R1的另一端分别与第一开关K1和第二开关K2的一端连接，第一开关K1的另一端与第二电阻R2的另一端和第三开关K3的一端连接，第二开关K2的另一端和第三开关K3的另一端连接后与第一电源VDD1连接。
切换开关单元22包括第一晶体管N1和第二晶体管N2，第一晶体管N1和第二晶体管N2的栅极接收差分输入信号DP、DN，第一晶体管N1和第二晶体管N2的漏极分别与第一公共端Q1和第二公共端Q2连接，第一晶体管N1和第二晶体管N2的源极连接后与电流源23的正极连接，电流源23的负极接地。
优选地，发送模块20进一步包括串联于输出阻抗单元21和开关切换单元22之间的保护电路单元24，保护电路单元24包括第三晶体管N3和第四晶体管N4，第三晶体管N3和第四晶体管N4的栅极接收控制信号Vcas，第三晶体管N3和第四晶体管N4的源极分别与第一晶体管N1和第二晶体管N2的漏极连接，第三晶体管N3和第四晶体管N4的漏极分别与第一公共端Q1和第二公共端Q2连接。
其中，第一公共端Q1和第二公共端Q2与连接线40的一端连接，以输出差分输出信号OUTP、OUTN。
具体来说，接收模块30包括输入阻抗单元301，输入阻抗单元301用于提供输入电阻。其中，输入阻抗单元301包括第一输入电阻RS1和第二输入电阻RS2，第一输入电阻RS1和第二输入电阻RS2的一端连接后与第二电源VDD2连接，第一输入电阻RS1和第二输入电阻RS2的另一端与连接线40的另一端连接以接收差分输出信号OUTP、OUTN。
在本实施例中，根据各输出阻抗子单元211中第一开关K1、第二开关K2和第三开关K3的不同工作状态，发送模块20可工作在三种不同的工作模式下。
其中，当各输出阻抗子单元211的第一开关K1闭合，第二开关K2和第三开关K3打开时，输出阻抗单元21提供的输出电阻为浮动电阻，发送模块20工作在第一工作模式。
请一并参考图3，图3是图2所示发送模块工作在第一工作模式下的等效电路图。如图3所示，第一浮动电阻R1’和第二浮动电阻R2’为输出阻抗单元21对应的等效电阻。
其中，第一浮动电阻R1’的一端和第二浮动电阻R2’的一端相连，第一浮动电阻R1’和第二浮动电阻R2’的另一端分别与第一公共端Q1和第二公共端Q2连接。
当发送模块20工作在第一工作模式时，若第一输入电阻RS1和第二输入电阻RS2的阻值相同，第一电阻R1和第二电阻R2的阻值相同也即第一浮动电阻R1’和第二浮动电阻R2’的阻值相同，则发送模块发送的差分输出信号OUTP、OUTN的共模电压根据如下公式进行计算：
V’CM＝0.5*(VH+VL)
其中，V’H为第一工作模式下差分输出信号的高电压值，V’L为第一工作模式下差分输出信号的低电压值，V’CM为第一工作模式下差分输出信号的共模电压，AVDDsink为第二电源VDD2的电压值，Rsink为第一输入电阻RS1的阻值，IDRV为电流源提供的电流值，Rsource为第一浮动电阻R1’的阻值，其等于第一电阻R1的阻值的1/N，其中，N为输出阻抗子单元的个数。
举例来说，当AVDDsink＝3.3V，Rsource＝Rsink＝50ohm，IDRV＝20mA时，
V’H＝3.05V，V’L＝2.55V，V’CM＝2.8V。
也就是说，当第二电源VDD2的电压值为3.3V，第一输入电阻RS1和第二输入电阻RS2的阻值为50Ω，第一浮动电阻R1’和第二浮动电阻R2’的阻值为50Ω，电流源提供的电流值为20mA时，差分输出信号OUTP、OUTN的高电压值为3.05V，低电压值为2.55V，共模电压为2.8V。
另外，当发送模块20工作在第一工作模式时，发送模块20消耗的电流I’source为零。
其中，当各输出阻抗子单元211的第一开关K1打开，第二开关K2和第三开关K3闭合时，输出阻抗单元21提供的输出电阻为上拉电阻，发送模块20工作在第二工作模式。
请一并参考图4，图4是图2所示发送模块工作在第二工作模式下的等效电路图。如图4所示，第一上拉电阻R1”和第二上拉电阻R2”为输出阻抗单元21对应的等效电阻。
其中，第一上拉电阻R1”的一端和第二上拉电阻R2”的一端分别与第一电源VDD1连接，第一上拉电阻R1”和第二上拉电阻R2”的另一端分别与第一公共端Q1和第二公共端Q2连接。
当发送模块20工作在第二工作模式时，若第一输入电阻RS1和第二输入电阻RS2的阻值相同，第一电阻R1和第二电阻R2的阻值相同也即第一上拉电阻R1”和第二上拉电阻R2”的阻值相同，则发送模块20发送的差分输出信号OUTP、OUTN的共模电压根据如下公式进行计算：
VC”M＝0.5*(VH+VL)
另外，发送模块20消耗的电流根据如下公式进行计算：
其中，I”source为第二工作模式下发送模块消耗的电流，VH”为第二工作模式下差分输出信号的高电压值，VL”为第二工作模式下差分输出信号的低电压值，VC”M为第二工作模式下差分输出信号的共模电压，AVDDsource为第一电源VDD1的电压值，AVDDsink为第二电源VDD2的电压值，Rsink为第一输入电阻RS1的阻值，IDRV为电流源提供的电流值，Rsource为第一上拉电阻R1”的阻值，其等于第一电阻R1的阻值的1/N，其中，N为输出阻抗子单元的个数。
举例来说，当AVDDsource＝AVDDsink＝3.3V，Rsource＝Rsink＝50ohm，IDRV＝20mA时，
V”H＝3.3V，VL”＝2.8V，VC”M＝3.05V；
I”source＝10mA。
也就是说，当发送模块20工作在第二工作模式时，当第一电源VDD1、第二电源VDD2的电压值为3.3V，第一输入电阻RS1和第二输入电阻RS2的阻值为50Ω，第一上拉电阻R1”和第二上拉电阻R2”的阻值为50Ω，电流源提供的电流值为20mA时，差分输出信号OUTP、OUTN的高电压值为3.3V，低电压值为2.8V，共模电压为3.05V，发送模块消耗的电流为10mA。
其中，当部分输出阻抗子单元211的第一开关K1闭合，第二开关K2和第三开关K3打开，剩余的输出阻抗子单元211的第一开关K1打开，第二开关K2和第三开关K3闭合时，输出阻抗单元21提供的输出电阻包括浮动电阻和上拉电阻，发送模块20工作在第三工作模式。
请一并参考图5，图5是图2所示发送模块工作在第三工作模式下的等效电路图。如图5所示，第一浮动电阻R1A、第二浮动电阻R2A、第一上拉电阻R1B和第二上拉电阻R2B为输出阻抗单元21对应的等效电阻。
其中，第一浮动电阻R1A的一端和第二浮动电阻R2A的一端相连，第一浮动电阻R1A和第二浮动电阻R2A的另一端分别与第一公共端Q1和第二公共端Q2连接。
其中，第一上拉电阻R1B的一端和第二上拉电阻R2B的一端分别与第一电源VDD1连接，第一上拉电阻R1B和第二上拉电阻R2B的另一端分别与第一公共端Q1和第二公共端Q2连接。
当发送模块20工作在第三工作模式时，若第一输入电阻RS1和第二输入电阻RS2的阻值相同，第一电阻R1和第二电阻R2的阻值相同从而使得第一浮动电阻R1A和第二浮动电阻R2A以及第一上拉电阻R1B和第二上拉电阻R2B的阻值相同时，则发送模块20发送的差分输出信号OUTP、OUTN的高电压值、低电压值、共模电压和消耗的电流满足以下关系：
VH＝V’H～V”H
VL＝V’L～V”L；
VCM＝0.5*(VH+VL)
Isource＝0～I”source
其中，Isource为第三工作模式下发送模块消耗的电流，VH为第三工作模式下差分输出信号的高电压值，VL为第三工作模式下差分输出信号的低电压值，VCM为第三工作模式下差分输出信号的共模电压。
也就是说，发送模块20在第三工作模式下消耗的电流Isource大于在第一工作模式下消耗的电流I'source也即0并且小于第二工作模式下消耗的电流I”source。发送模块20在第三工作模式下的共模电压VCM大于在第一工作下的共模电压V’CM并且小于在第二工作模式下的共模电压VC”M。
举例来说，当发送模块20工作在第三工作模式时，当第一电源VDD1、第二电源VDD2的电压值为3.3V，第一输入电阻RS1和第二输入电阻RS2的阻值为50Ω，第一浮动电阻R1A和第一上拉电阻R1B的阻值之和为50Ω，第二浮动电阻R2A和第二上拉电阻R2B的阻值之和为50Ω，电流源提供的电流值为20mA时，差分输出信号OUTP、OUTN的高电压值为3.05～3.3V，低电压值为2.5～2.8V，共模电压为2.8～3.05V，发送模块消耗的电流为0～10mA。
也就是说，发送模块20在第一工作模式下的共模电压最小，消耗的电流最小，在第二工作模式下的共模电压最大，消耗的电流最多，在第三工作模式下，共模电压和消耗的电流均在第一工作模式和第二工作模式之间。
通过上述实施方式，本发明第二实施例的电流模式逻辑电路通过控制输出阻抗子单元中第一开关、第二开关和第三开关的不同工作状态，使得发送模块可工作在三种不同的工作模式，从而使得发送模块发送的差分输出信号的共模电压以及发送模块消耗的电流可以根据不同的工作模式进行调整，进而可以实现将同一电流模式逻辑电路灵活地应用在不同的高速信号传输的场合。
本发明虽以较佳实施方式揭露如上，然其并非用以限定本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种电流模式逻辑电路，其特征在于，所述电流模式逻辑电路包括发送模块，所述发送模块包括：
输出阻抗单元，用于提供可调的输出电阻，其中，所述输出电阻包括浮动电阻和/或上拉电阻；
切换开关单元，耦接于所述输出阻抗单元，用于输入一差分输入信号、输出一差分输出信号以及根据可调的所述输出电阻控制所述差分输入信号和所述差分输出信号之间的高低电平切换；
电流源，耦接于所述输出阻抗单元和所述切换开关单元，用于为所述输出阻抗单元和所述切换开关单元提供电流；
其中，所述浮动电阻为串接于所述差分输出信号之间的电阻，所述上拉电阻为串接于所述差分输出信号和电源之间的电阻。
2.根据权利要求1所述的电流模式逻辑电路，其特征在于，所述输出阻抗单元包括多个相互并联的输出阻抗子单元，各所述输出阻抗子单元包括第一电阻、第二电阻、第一开关、第二开关和第三开关，各所述第一电阻的一端相互连接并记为第一公共端，各所述第二电阻的一端相互连接并记为第二公共端，所述第一电阻的另一端分别与所述第一开关和所述第二开关的一端连接，所述第一开关的另一端与所述第二电阻的另一端和所述第三开关的一端连接，所述第二开关的另一端和所述第三开关的另一端连接后与第一电源连接；
其中，所述第一公共端和所述第二公共端输出所述差分输出信号。
3.根据权利要求2所述的电流模式逻辑电路，其特征在于，所述切换开关单元包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的栅极接收所述差分输入信号，所述第一晶体管和所述第二晶体管的漏极分别与所述第一公共端和所述第二公共端连接，所述第一晶体管和所述第二晶体管的源极连接后与所述电流源连接。
4.根据权利要求3所述的电流模式逻辑电路，其特征在于，所述电路进一步包括接收模块，所述接收模块包括输入阻抗单元，所述输入阻抗单元包括第一输入电阻和第二输入电阻，所述第一输入电阻和所述第二输入电阻的一端连接后与第二电源连接，所述第一输入电阻和所述第二输入电阻的另一端接收所述差分输出信号。
5.根据权利要求4所述的电流模式逻辑电路，其特征在于，当各所述输出阻抗子单元的所述第一开关闭合，所述第二开关和所述第三开关打开时，所述输出电阻包括浮动电阻，所述发送模块工作在第一工作模式；当各所述输出阻抗子单元的所述第一开关打开，所述第二开关和所述第三开关闭合时，所述输出电阻包括上拉电阻，所述发送模块工作在第二工作模式；当部分所述输出阻抗子单元的所述第一开关闭合，所述第二开关和所述第三开关打开，剩余的所述输出阻抗子单元的所述第一开关打开，所述第二开关和所述第三开关闭合时，所述输出电阻包括浮动电阻和上拉电阻，所述发送模块工作在第三工作模式。
6.根据权利要求5所述的电流模式逻辑电路，其特征在于，
若所述发送模块的所述差分输出信号的在所述第一工作模式下的共模电压记为第一共模电压，在所述第二工作模式下的共模电压记为第二共模电压，在所述第三工作模式下的共模电压记为第三共模电压，则所述第三共模电压大于所述第一共模电压并且所述第三共模电压小于所述第二共模电压。
7.根据权利要求6所述的电流模式逻辑电路，其特征在于，当所述发送模块工作在所述第一工作模式时，若所述第一输入电阻和所述第二输入电阻的阻值相同，所述第一电阻和所述第二电阻的阻值相同，则所述发送模块发送的所述差分输出信号的所述共模电压根据如下公式进行计算：
<mrow> <msub> <mi>V</mi> <mi>H</mi> </msub> <mo>=</mo> <msub> <mi>AVDD</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>-</mo> <mfrac> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mrow> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> <mo>*</mo> <msub> <mi>I</mi> <mrow> <mi>D</mi> <mi>R</mi> <mi>V</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> </mrow>
<mrow> <msub> <mi>V</mi> <mi>L</mi> </msub> <mo>=</mo> <msub> <mi>AVDD</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>-</mo> <mfrac> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mrow> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> <mo>*</mo> <msub> <mi>I</mi> <mrow> <mi>D</mi> <mi>R</mi> <mi>V</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>-</mo> <mfrac> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mrow> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> <mo>*</mo> <msub> <mi>I</mi> <mrow> <mi>D</mi> <mi>R</mi> <mi>V</mi> </mrow> </msub> <mo>*</mo> <mn>2</mn> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow>
VCM＝0.5*(VH+VL)
其中，VH为所述差分输出信号的高电压值，VL为所述差分输出电压信号的低电压值，VCM为所述差分输出信号的共模电压，AVDDsink为所述第二电源的电压值，Rsink为所述第一输入电阻的阻值，IDRV为所述电流源提供的电流值，Rsource为所述浮动电阻的阻值，其等于所述第一电阻的阻值的1/N，其中，N为所述输出阻抗子单元的个数。
8.根据权利要求6所述的电流模式逻辑电路，其特征在于，当所述发送模块工作在所述第二工作模式时，若所述第一输入电阻和所述第二输入电阻的阻值相同，所述第一电阻和所述第二电阻的阻值相同，则所述发送模块发送的所述差分输出信号的所述共模电压根据如下公式进行计算：
<mrow> <msub> <mi>V</mi> <mi>H</mi> </msub> <mo>=</mo> <mfrac> <mrow> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>AVDD</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>AVDD</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> <mrow> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> </mrow>
<mrow> <msub> <mi>V</mi> <mi>L</mi> </msub> <mo>=</mo> <mfrac> <mrow> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>AVDD</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>AVDD</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> <mo>-</mo> <msub> <mi>I</mi> <mrow> <mi>D</mi> <mi>R</mi> <mi>V</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> <mrow> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> </mrow>
VCM＝0.5*(VH+VL)
其中，VH为所述差分输出信号的高电压值，VL为所述差分输出信号的低电压值，VCM为所述差分输出信号的共模电压，电流AVDDsource为所述第一电源的电压值，AVDDsink为所述第二电源的电压值，Rsink为所述第一输入电阻的阻值，IDRV为所述电流源提供的电流值，Rsource为所述上拉电阻的阻值，其等于所述第一电阻的阻值的1/N，其中，N为所述输出阻抗子单元的个数。
9.根据权利要求5所述的电流模式逻辑电路，其特征在于，
若所述发送模块在所述第一工作模式下消耗的电流记为第一消耗电流，在所述第二工作模式下消耗的电流记为第二消耗电流，在所述第三工作模式下消耗的电流记为第三消耗电流，则所述第三消耗电流大于所述第一消耗电流并且所述第三消耗电流小于所述第二消耗电流。
10.根据权利要求9所述的电流模式逻辑电路，其特征在于，当所述发送模块工作在所述第一工作模式时，所述发送模块消耗的电流为零。
11.根据权利要求9所述的电流模式逻辑电路，其特征在于，当所述发送模块工作在所述第二工作模式时，若所述第一输入电阻和所述第二输入电阻的阻值相同，所述第一电阻和所述第二电阻的阻值相同，则所述发送模块消耗的电流根据如下公式进行计算：
<mrow> <msub> <mi>I</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> <mo>=</mo> <mfrac> <mrow> <msub> <mi>AVDD</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> <mo>-</mo> <msub> <mi>AVDD</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>*</mo> <msub> <mi>I</mi> <mrow> <mi>D</mi> <mi>R</mi> <mi>V</mi> </mrow> </msub> </mrow> <mrow> <msub> <mi>R</mi> <mrow> <mi>sin</mi> <mi>k</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>R</mi> <mrow> <mi>s</mi> <mi>o</mi> <mi>u</mi> <mi>r</mi> <mi>c</mi> <mi>e</mi> </mrow> </msub> </mrow> </mfrac> </mrow>
其中，Isource为所述发送模块消耗的电流，AVDDsource为所述第一电源的电压值，AVDDsink为所述第二电源的电压值，Rsink为所述第一输入电阻的阻值，IDRV为所述电流源提供的电流值，Rsource为所述上拉电阻对应的阻值，其等于所述第一电阻的阻值的1/N，其中，N为所述输出阻抗子单元的个数。
12.根据权利要求3所述的电流模式逻辑电路，其特征在于，所述发送模块进一步包括串联于所述输出阻抗单元和所述开关切换单元之间的保护电路单元，所述保护电路单元包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的栅极接收控制信号，所述第三晶体管和所述第四晶体管的源极分别与所述第一晶体管和所述第二晶体管的漏极连接，所述第三晶体管和所述第四晶体管的漏极分别与所述第一公共端和所述第二公共端连接。
13.根据权利要求4所述的电流模式逻辑电路，其特征在于，所述发送模块和所接收模块设置于不同器件中，所述发送模块通过连接线将所述差分输出信号发送至所述接收模块。
CN201610841642.3A 2016-09-22 2016-09-22 电流模式逻辑电路 Active CN107872218B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610841642.3A CN107872218B (zh) 2016-09-22 2016-09-22 电流模式逻辑电路
TW106131206A TWI685197B (zh) 2016-09-22 2017-09-12 電流模式邏輯電路
US15/708,430 US10135442B2 (en) 2016-09-22 2017-09-19 Current-mode logic circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610841642.3A CN107872218B (zh) 2016-09-22 2016-09-22 电流模式逻辑电路

Publications (2)

Publication Number Publication Date
CN107872218A true CN107872218A (zh) 2018-04-03
CN107872218B CN107872218B (zh) 2021-01-26

Family

ID=61621406

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610841642.3A Active CN107872218B (zh) 2016-09-22 2016-09-22 电流模式逻辑电路

Country Status (3)

Country Link
US (1) US10135442B2 (zh)
CN (1) CN107872218B (zh)
TW (1) TWI685197B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108459653B (zh) * 2018-05-22 2020-01-07 龙迅半导体（合肥）股份有限公司 一种端接电阻校准电路及其控制方法
WO2020056200A1 (en) * 2018-09-12 2020-03-19 Synaptics Incorporated Low-power differential data transmission systems and methods
KR102295708B1 (ko) * 2020-06-05 2021-08-30 한양대학교 산학협력단 전류 모드 로직 회로
KR20220019347A (ko) * 2020-08-10 2022-02-17 매그나칩 반도체 유한회사 전류 모드 로직 드라이버 및 이를 포함하는 전송 드라이버

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018693A1 (en) * 2005-07-12 2007-01-25 Agere Systems Inc. Cml circuit devices having improved headroom
US7397283B2 (en) * 2006-09-29 2008-07-08 Parade Technologies, Ltd. Digital A/V transmission PHY signaling format conversion, multiplexing, and de-multiplexing
US20090219054A1 (en) * 2005-10-27 2009-09-03 Christofer Toumazou Current mode logic digital circuits
US7598779B1 (en) * 2004-10-08 2009-10-06 Altera Corporation Dual-mode LVDS/CML transmitter methods and apparatus
CN103620960A (zh) * 2011-06-23 2014-03-05 松下电器产业株式会社 差动开关驱动电路以及电流舵型数字/模拟变换器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847232B2 (en) * 2001-11-08 2005-01-25 Texas Instruments Incorporated Interchangeable CML/LVDS data transmission circuit
US20030085737A1 (en) * 2001-11-08 2003-05-08 Tinsley Steven J. Innovative high speed LVDS driver circuit
CN100392963C (zh) * 2003-04-17 2008-06-04 中兴通讯股份有限公司 一种低压大电流模块电源
US7061273B2 (en) * 2003-06-06 2006-06-13 Rambus Inc. Method and apparatus for multi-mode driver
US6856178B1 (en) * 2003-07-31 2005-02-15 Silicon Bridge, Inc. Multi-function input/output driver
US6943588B1 (en) * 2003-09-24 2005-09-13 Altera Corporation Dynamically-adjustable differential output drivers
US7034606B2 (en) * 2004-05-07 2006-04-25 Broadcom Corporation VGA-CTF combination cell for 10 Gb/s serial data receivers
US7145359B2 (en) * 2004-06-28 2006-12-05 Silicon Laboratories Inc. Multiple signal format output buffer
US7236018B1 (en) * 2004-09-08 2007-06-26 Altera Corporation Programmable low-voltage differential signaling output driver
US7893719B2 (en) * 2005-06-15 2011-02-22 Ati Technologies, Ulc Apparatus and methods for self-biasing differential signaling circuitry having multimode output configurations for low voltage applications
US7279937B2 (en) * 2006-01-25 2007-10-09 Lsi Corporation Programmable amplitude line driver
JP4798618B2 (ja) * 2006-05-31 2011-10-19 ルネサスエレクトロニクス株式会社 出力回路および半導体集積回路装置
JP4384207B2 (ja) * 2007-06-29 2009-12-16 株式会社東芝 半導体集積回路
CN201097182Y (zh) * 2007-08-29 2008-08-06 比亚迪股份有限公司 汽车空调电机控制器
US7965121B2 (en) * 2008-01-03 2011-06-21 Mediatek Inc. Multifunctional output drivers and multifunctional transmitters using the same
US7936180B2 (en) * 2008-02-01 2011-05-03 Mediatek Inc. Serial link transmitter
US8217682B1 (en) * 2010-08-10 2012-07-10 Xilinx, Inc. Output driver and operation thereof
US8441281B2 (en) * 2011-06-21 2013-05-14 Lsi Corporation Current-mode logic buffer with enhanced output swing
US9120132B2 (en) * 2011-11-09 2015-09-01 ZZ Ventures, LLC Pallet washing apparatus
KR20130096495A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 반도체 장치의 버퍼 회로
US9281810B2 (en) * 2014-05-13 2016-03-08 Qualcomm Incorporated Current mode logic circuit with multiple frequency modes
US9614530B2 (en) * 2014-12-12 2017-04-04 Samsung Display Co., Ltd. Fast fall and rise time current mode logic buffer
US9325316B1 (en) * 2015-04-23 2016-04-26 Broadcom Corporation Low-power high swing CML driver with independent common-mode and swing control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598779B1 (en) * 2004-10-08 2009-10-06 Altera Corporation Dual-mode LVDS/CML transmitter methods and apparatus
US20070018693A1 (en) * 2005-07-12 2007-01-25 Agere Systems Inc. Cml circuit devices having improved headroom
US20090219054A1 (en) * 2005-10-27 2009-09-03 Christofer Toumazou Current mode logic digital circuits
US7397283B2 (en) * 2006-09-29 2008-07-08 Parade Technologies, Ltd. Digital A/V transmission PHY signaling format conversion, multiplexing, and de-multiplexing
CN103620960A (zh) * 2011-06-23 2014-03-05 松下电器产业株式会社 差动开关驱动电路以及电流舵型数字/模拟变换器

Also Published As

Publication number Publication date
TW201815068A (zh) 2018-04-16
CN107872218B (zh) 2021-01-26
TWI685197B (zh) 2020-02-11
US20180083624A1 (en) 2018-03-22
US10135442B2 (en) 2018-11-20

Similar Documents

Publication Publication Date Title
US8416005B2 (en) Multifunctional output drivers and multifunctional transmitters using the same
US6836149B2 (en) Versatile RSDS-LVDS-miniLVDS-BLVDS differential signal interface circuit
JP4814791B2 (ja) レベル・シフター
CN107872218B (zh) 电流模式逻辑电路
US7701262B2 (en) Transmission line drivers and serial interface data transmission devices including the same
US8581628B2 (en) Low voltage transmitter with high output voltage
US20180083628A1 (en) Signal processing devices and methods
US10063233B2 (en) Method of operating a pull-up circuit
TW202145734A (zh) 連接埠控制裝置
Qian et al. A 1.25 Gbps programmable FPGA I/O buffer with multi-standard support
US7656198B1 (en) Method and apparatus for providing a combination differential driver
US8513984B2 (en) Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials
US11005477B2 (en) Driver circuit and control method therefor, and transmission/reception system
EP2640023A1 (en) Transmission circuit for impedance matching
US8344763B2 (en) Low-speed driver circuit
US7327356B2 (en) Data transmission device and data transmission method
TW201834392A (zh) 阻抗匹配電路與接口電路
TW201701587A (zh) 接收電路
CN109450436A (zh) 一种信号传输管的驱动电路和电平转换电路
US10897252B1 (en) Methods and apparatus for an auxiliary channel
US9520708B2 (en) Protection circuit, interface circuit, and communication system
CN215300609U (zh) 一种电平转换电路、主板及计算机设备
JP2023550303A (ja) 自己バイアス差動トランスミッタ
US9515654B2 (en) Semiconductor apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant