KR20220019347A - 전류 모드 로직 드라이버 및 이를 포함하는 전송 드라이버 - Google Patents

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KR20220019347A
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노길성
김상경
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매그나칩 반도체 유한회사
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Abstract

본 개시는 프리 엠퍼시스용으로 구성된 전송 드라이버에 관한 것이다.
일 실시예에 따른 전송 드라이버는 제1 입력 신호의 하강 에지 시점에 동기화하여 제1 펄스 신호(INP_PULSE)를 생성하여 출력하고, 제2 입력 신호의 하강 에지 시점에 동기화하여 제2 펄스 신호(INN_PULSE)를 생성하여 출력하는 펄스 생성기; 상기 제1 입력 신호와 상기 제2 입력 신호를 비교하고 제1 부하 저항 값과 제2 부하 저항 값에 따라 조절되는 증폭 이득에 따라 신호를 출력하는 CML 드라이버; 를 포함하고, 상기 제1 부하 저항 값은 상기 제1 펄스 신호에 기초하여 조절되고, 상기 제2 부하 저항 값은 상기 제2 펄스 신호에 기초하여 조절되는 것을 특징으로 한다.

Description

전류 모드 로직 드라이버 및 이를 포함하는 전송 드라이버{CURRENT MODE LOGIC DRIVER AND TRANSPORT DRIVER INCLUDING THE SAME}
본 개시는 종단 저항 조절을 이용한 프리 엠퍼시스(pre-emphasis) 기능을 가지는 전송 드라이버에 관한 것이다.
반도체 장치의 송신 단에서 손실이 있는 채널을 통하여 디지털 신호를 전송할 때에, 수신 단에서는 전송된 신호가 채널의 주파수 성분에 따라 왜곡된 상태로 수신될 수 있다.
일반적으로, 손실이 있는 채널은 고주파 영역에서 더 많은 손실을 가지기 때문에, 이러한 채널을 통해 전송되는 신호의 고주파 성분이 저주파 성분보다 더 많이 감쇄된다. 디지털 신호에서 고주파 성분은 주로 신호의 전압 레벨이 빠르게 바뀌는 부분, 즉 상승 에지(edge)나 하강 에지(edge)에 해당한다. 그래서, 손실이 있는 채널을 통과한 신호는 원래의 파형보다 찌그러진 파형을 갖게 되며 주파수 별로 전송되는 신호의 도착하는 시간이 달라질 수 있다. 그 결과 많은 지터(jitter)가 발생할 수 있으며 전체적으로 타이밍 마진도 크게 줄어들 수 있다. 한편, 데이터간 간섭 현상(inter-symbol interference, ISI)도 문제된다. 채널 내의 손실로 인하여 신호가 주파수 성분별로 도착하는 시간이 달라지므로 채널이 길거나 고속 통신의 경우 연속하는 데이터가 겹쳐 잘못 전달될 수 있다.
이러한 문제점들을 해결하기 위해, 종래의 반도체 장치의 수신단에 사용되는 버퍼 회로는 주파수 대역별로 신호를 강조하거나 억제함으로써 채널을 통과하는 동안에 왜곡되는 만큼을 보상하고 최종적으로 수신단에서는 원래의 신호를 수신할 수 있도록 신호의 파형을 조절한다. 이러한 기법을 균등화(equalization)라고 하며, 균등화(equalization)의 대표적인 기법이 프리엠퍼시스(pre-emphasis) 기법과 디엠퍼시스(de-emphasis) 기법이다.
도 1은 일반적인 버퍼 회로에서 사용되는 프리엠퍼시스(pre-emphasis)와 디엠퍼시스(de-emphasis)를 설명하는 도면이다.
도 1의 그림(a)를 참조하면, 프리엠퍼시스(pre-emphasis)는 논리 비트 0이 1로 전환되거나 1이 0으로 전환될 때 전환되는 비트의 앞 부분을 전환되는 비트의 기준 전압보다 낮게 또는 높게 하는 것이다. 즉 논리 비트 0이 1로 전환될 때 1비트의 앞쪽 에지(edge)의 전압이 논리 1비트 기준 전압보다 높게 설정된다(11, 12). 마찬가지로, 논리 1비트에서 0비트로 전환될 때 0비트의 앞쪽 에지(edge)의 전압이 논리 0비트 기준전압보다 낮게 설정된다(13, 14). 신호의 고주파 성분은 주로 에지(edge)에 나타나는데 프리엠퍼시스(pre-emphasis) 기법은 에지 부분에서 신호의 크기를 채널에서 감쇄되는 만큼 늘리는 것이라고 할 수 있다.
도 1의 그림(b)를 참조하면, 디엠퍼시스(de-emphasis)는 논리 비트 0이 1로 전환되거나 1이 0으로 전환될 때 전환되는 비트의 뒤 부분을 전환되는 비트의 기준 전압보다 높게 또는 낮게 하는 것이다. 즉 논리 비트 0이 1로 전환될 때 1비트의 뒤쪽 에지(edge)의 전압이 논리 1비트 기준 전압보다 낮게 설정된다(15, 16). 마찬가지로, 논리 1비트에서 0비트로 전환될 때 0비트의 뒤쪽 에지(edge)의 전압이 논리 0비트 기준전압보다 높게 설정된다(17, 18). 디엠퍼시스(de-emphasis) 기술을 적용하면 상대적으로 신호의 앞부분 진폭이 강조된 결과가 되어, 신호 앞부분에 존재하는 고주파 성분으로 인해 진폭이 감쇄되더라도 균등화(equalization)를 이룰 수 있다.
일반적인 반도체 장치에서 신호를 입력 받기 위해 사용되는 버퍼 회로를 설계함에 있어서, 프리엠퍼시스(pre-emphasis) 또는 디엠퍼시스(de-emphasis) 균등화(equalization)를 구현하는 기술 개발이 요구되고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, CML 드라이버의 종단 저항 조절을 이용하여 프리 엠퍼시스(pre-emphasis) 기능을 가지는 전송 드라이버를 제공하는데 목적이 있다.
전술한 과제를 해결하기 위한 수단으로, 본 발명은 다음과 같은 특징이 있는 실시예를 가진다.
실시예에 따른 전송 드라이버는 제1 입력 신호의 하강 에지 시점에 동기화하여 제1 펄스 신호를 생성하여 출력하고, 제2 입력 신호의 하강 에지 시점에 동기화하여 제2 펄스 신호를 생성하여 출력하는 펄스 생성기; 상기 생성된 제1 펄스 신호 및 제2 펄스 신호에 기초하여 제1 부하 저항 값과 제2 부하 저항 값을 가변함으로써 프리 엠퍼시스가 적용된 신호를 출력하는 전류 모드 로직 드라이버; 입력 신호를 입력 받아 상기 제1 입력 신호 및 상기 제2 입력 신호를 상기 펄스 생성기 및 상기 전류 모드 로직 드라이버로 출력하는 위상 반전기;를 포함하는 것을 특징으로 한다.
상기 위상 반전기는 상기 입력 신호를 버퍼링하여 상기 제1 입력 신호를 생성하는 제1 OP 앰프; 두개의 저항 및 제2 OP 앰프로 이루어져 상기 제1 입력 신호의 위상을 반전시켜 상기 제2 입력 신호를 생성하는 반전 증폭기;를 포함하는 것을 특징으로 한다.
상기 전류 모드 로직 드라이버는 상기 제1 입력 신호를 게이트 단자로 입력 받고, 제1 출력 노드와 제3 공통 노드 사이에 연결된 제1 NMOS 트랜지스터; 상기 제2 입력 신호를 게이트 단자로 입력 받고, 제2 출력 노드와 상기 제3 공통 노드 사이에 연결된 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터와 직렬로 연결된 제3 NMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 제3 NMOS 트랜지스터는 바이어스 제어신호에 따라 턴-온되어 바이어스 전류가 흘러 상기 전류 모드 로직 드라이버를 활성화시키는 것을 특징으로 한다.
상기 전류 모드 로직 드라이버는 상기 제1 출력 노드와 전원 전압 사이에 연결되며, 상기 제1 펄스 신호를 입력 받아 상기 제1 부하 저항 값을 조절하는 제1 부하 제어부; 상기 제2 출력 노드와 상기 전원 전압 사이에 연결되며, 상기 제2 펄스 신호를 입력 받아 상기 제2 부하 저항 값을 조절하는 제2 부하 제어부;를 포함하는 것을 특징으로 한다.
상기 제1 부하 제어부는 상기 전원 전압에 일단이 연결되고 타단이 상기 제1 출력 노드와 연결된 제1 저항; 상기 전원 전압에 일단이 연결된 제1 가변 저항; 및 상기 제1 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제1 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제1 출력 노드에 연결된 제1 PMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 제2 부하 제어부는 상기 전원 전압에 일단이 연결되고 타단이 상기 제2 출력 노드와 연결된 제2 저항; 상기 전원 전압에 일단이 연결된 제2 가변 저항; 및 상기 제2 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제2 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제2 출력 노드에 연결된 제2 PMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 전류 모드 로직 드라이버는 상기 제1 출력 노드와 상기 제2 출력 노드 사이에 연결된 제3 저항들을 더 포함하는 것을 특징으로 한다.
상기 제1 입력 신호의 하강 에지 시점에 동기화되어 생성된 상기 제1 펄스 신호는 로우 레벨의 제1 구간을 가지고, 상기 제2 입력 신호의 하강 에지 시점에 동기화되어 생성된 상기 제2 펄스 신호는 로우 레벨의 제2 구간을 가지는 것을 특징으로 한다.
상기 제1 구간에서 상기 제1 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 턴-오프 되고, 상기 제2 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 턴-온 되는 것을 특징으로 한다.
상기 제2 구간에서 상기 제1 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 턴-온 되고, 상기 제2 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 턴-오프 되는 것을 특징으로 한다.
상기 제1 및 제2 구간에서 상기 전류 모드 로직 드라이버의 상기 제1 및 제2 부하 저항 값 조절을 통해 프리 엠퍼시스가 적용된 신호를 출력하는 것을 특징으로 한다.
실시예에 따른 전류 모드 로직 드라이버는, 제1 펄스 신호에 의해 제어되며, 전원 전압과 연결된 제1 부하 제어부; 제2 펄스 신호에 의해 제어되며, 상기 전원 전압과 연결된 제2 부하 제어부; 상기 제1 부하 제어부와 직렬로 연결된 제1 NMOS 트랜지스터; 상기 제2 부하 제어부와 직렬로 연결된 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터와 직렬로 연결된 제3 NMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 NMOS 트랜지스터는 서로 다른 레벨을 가지는 제1 및 제2 입력 신호를 수신하는 것을 특징으로 한다.
상기 제3 NMOS 트랜지스터는 바이어스 제어신호에 따라 턴온되어 바이어스 전류가 흐르는 것을 특징으로 한다. 상기 제1 부하 제어부는 상기 전원 전압에 일단이 연결되고 타단이 제1 출력 노드와 연결된 제1 저항; 상기 전원 전압에 일단이 연결된 제1 가변 저항; 및 상기 제1 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제1 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제1 출력 노드가 연결된 제1 PMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 제2 부하 제어부는 상기 전원 전압에 일단이 연결되고 타단이 제2 출력 노드와 연결된 제2 저항; 상기 전원 전압에 일단이 연결된 제2 가변 저항; 및 상기 제2 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제2 가변 저항의 타단이 연결되고, 드레인 단자는 상기 제2 출력 노드가 연결된 제2 PMOS 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 제1 입력 신호의 하강 에지 시점에 동기화되어 생성되는 상기 제1 펄스 신호는 로우 레벨의 제1 구간을 가지고, 상기 제2 입력 신호의 하강 에지 시점에 동기화되어 생성되는 상기 제2 펄스 신호는 로우 레벨의 제2 구간을 가지는 것을 특징으로 한다.
상기 제1 구간 및 제2 구간에서 상기 제1 및 제2 부하 제어부의 가변 저항 조절을 통해 프리 엠퍼시스가 적용된 신호를 출력하는 것을 특징으로 한다.
본 발명은 입력 신호의 하강 에지 시점에 동기화된 펄스 신호를 생성하고, 생성된 펄스 신호에 기초하여 종단 저항을 조절함으로써, 입력 신호가 데이터의 반복성을 가지더라도 소비 전류의 증가 없이 프리 엠퍼시스(pre-emphasis) 기능 구현이 가능하다.
또한, 본 발명은 종단 저항에 포함된 가변 저항을 조절함으로써, 프리 엠퍼시스의 비를 조절할 수 있다.
도 1은 일반적인 버퍼 회로에서 사용되는 프리엠퍼시스(pre-emphasis)와 디엠퍼시스(de-emphasis)를 설명하는 도면이다.
도 2는 일반적인 프리 엠퍼시스(pre-emphasis) 기능을 가진 전류 모드 논리(CML: Current Mode Logic) 드라이버의 회로도이다.
도 3은 일반적인 CML 드라이버에 입력 데이터를 제공하는 로직 회로부의 회로도이다.
도 4는 일반적인 CML 드라이버의 출력 신호(Vout1)의 파형도이다.
도 5는 일 실시예에 따른 전송 드라이버의 블록도이다.
도 6은 일 실시예에 따른 전송 드라이버를 구성하는 각 블록 구성의 입출력 신호를 도시한 파형이다.
도 7은 일 실시예에 따른 위상 반전기의 회로도이다.
도 8, 도 9는 일 실시예에 따른 CML 드라이버의 회로도이다.
도 10a, 10b는 CML 드라이버의 동작을 설명하기 위한 회로도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 2는 일반적인 프리 엠퍼시스(pre-emphasis) 기능을 가진 전류 모드 논리(CML: Current Mode Logic) 드라이버의 회로도이다.
도 2를 참조하면, 일반적인 CML 드라이버(1)는 유선을 이용하여 데이터를 송신할 때, 보통 최종 단에 사용되는 회로 모듈이다. CML 드라이버(1)는 메인 드라이버(10)와 프리 엠퍼시스 드라이버(12)로 구성된다. 메인 드라이버(10)는 모스(MOS) 트랜지스터 M1, M2, 저항 R1, R2 및 제1 전류원 Iss1으로 구성된다. 메인 드라이버(10)는 직렬화된 차동 입력신호 VIN1, VIN2를 입력 받아, 차동 출력신호 Vout1, Vout2를 출력한다. 프리 엠퍼시스 드라이버(12)는 모스 트랜지스터 M3, M4 및 제2 전류원 Iss2으로 구성되며, 제2 전류원 Iss2를 가변함으로써 차동 출력신호 Vout1, Vout2의 프리 엠퍼시스의 비(ratio)를 조정한다.
도 3은 일반적인 CML 드라이버에 입력 데이터를 제공하는 로직 회로부의 회로도이다. 도 4는 일반적인 CML 드라이버의 출력 신호(Vout1)의 파형도이다.
도 2 내지 도 4를 참조하면, 로직 회로부(14)는 CML 드라이버(1)에 입력 데이터를 제공한다. 로직 회로부(14)는 데이터 직렬화기(140)와 1-탭(tap) 지연부(142)를 포함한다. 데이터 직렬화기(140)는 병렬 데이터와 클럭 신호(CLK)를 입력 받아 병렬 데이터를 직렬화한다. 직렬화된 데이터는 차동 신호로써, CML 드라이버(1)의 메인 드라이버(10)에 입력신호 VIN1, VIN2 형태로 입력된다. 반면, 프리 엠퍼시스 드라이버(12)에 프리 엠퍼시스를 위한 입력신호 VPRE1, VPRE2를 제공하기 위해 1-탭 지연부(142)가 사용된다. 1-탭 지연부(142)는 직렬화된 데이터 VIN1, VIN2를 1-bit 만큼 지연시키는 회로이다.
도 2 내지 도 4에서 기술된 이러한 CML 드라이버의 프리 엠퍼시스 기능은 데이터의 반복 여부를 이용하여 CML 드라이버의 바이어스 전류를 조절하는 방식으로 구현된다. 하지만 이러한 CML 드라이버의 프리 엠퍼시스 기능은 데이터에 의존해 바이어스 전류를 조절하므로 반복되는 데이터 또는 클록에 적용시 소비 전류가 증가하는 단점이 있다. 따라서 본 발명의 CML 드라이버는 반복되는 데이터 또는 클록에 대해서 바이어스 전류의 조절없이 종단 저항(Termination Resistor)을 조절하고 이에 따라 소비 전류 증가 없이 프리 엠퍼시스 기능이 가능한 CML 드라이버를 구현하고자 한다.
도 5는 일 실시예에 따른 전송 드라이버의 블록도이다. 도 6은 일 실시예에 따른 전송 드라이버를 구성하는 각 블록 구성의 입출력 신호를 도시한 파형이다.
도 5 내지 도 6을 참조하여 설명하면, 일 실시예에 따른 전송 드라이버는 프리 엠퍼시스용으로 구성된 것으로서 프리 엠퍼시스 기능을 가진다.
일 실시예에 따른 전송 드라이버(500)는 위상 반전기(510), 펄스 생성기(520), CML 드라이버(530)를 포함한다.
위상 반전기(510)는 외부에서 수신된 입력 신호(IN)를 입력 받아 버퍼링하여 제1 입력 신호(INP)를 출력할 수 있다. 또한 위상 반전기(510)는 제1 입력 신호(INP)의 위상을 반전하여 제2 입력 신호(INN)를 출력할 수 있다.
펄스 생성기(520)는 위상 반전기(510)에서 출력한 제1 입력 신호(INP) 및 제2 입력 신호(INN)를 입력 받는다. 펄스 생성기(520)는 위상 반전기(510)로부터 입력 받은 제1 입력 신호(INP)의 하강 에지 시점에 동기화하여 제1 펄스 신호(INP_PULSE)를 생성하여 출력한다. 또한, 펄스 생성기(520)는 제2 입력 신호(INN)의 하강 에지 시점에 동기화하여 제2 펄스 신호(INN_PULSE)를 생성하여 출력한다.
위상 반전기(510)가 출력한 제1, 제2 입력 신호(INP, INN)는 펄스 생성기(520)에 전송된다. 펄스 생성기(520)는 도 6에 도시된 바와 같이 제1 입력 신호(INP) 및 제2 입력 신호(INN)의 하강 에지 시점에 동기화하여 제1 펄스 신호(INP_PULSE) 및 제2 펄스 신호(INN_PULSE)를 로우 레벨의 펄스 신호로서 생성할 수 있다.
CML 드라이버(530)는 종단 저항 값에 따라 조절되는 증폭 이득에 따라 신호를 출력한다. 구체적으로 CML 드라이버(530)는 위상 반전기(510)로부터 입력 받은 제1 입력 신호(INP)와 제2 입력 신호(INN)를 비교하고 제1 부하 저항 값과 제2 부하 저항 값에 따라 조절되는 증폭 이득에 따라 신호를 출력한다. 다양한 실시예에 따라 CML 드라이버(530)는 제1 입력 신호(INP)는 위상 반전기를 통할 필요 없이 외부 소스로부터 입력 신호를 직접 전송 받을 수도 있다. CML 드라이버(530)는 제1 출력 노드(N1)를 통하여 제1 출력 신호(OUT_N)를 출력하고, 제2 출력 노드(N2)를 통하여 제2 출력 신호(OUT_P)를 출력한다. 제1 출력 노드(N1)를 통하여 출력되는 제1 출력 신호(OUT_N)와, 제2 출력 노드(N2)를 통하여 출력되는 제2 출력 신호(OUT_P)는 전송 드라이버에 연결된 부하단에 차동 입력 신호로서 전송된다.
도 7은 일 실시예에 따른 위상 반전기의 회로도이다.
도 7을 참조하여 설명하면, 일 실시예에 따른 위상 반전기(510)는 두개의 OP앰프를 포함하는 싱글 엔드형 차동 변환기로 구성될 수 있다.
제 1 OP앰프(OP1)는 버퍼로서 기능하여 입력 신호(IN)를 버퍼링하여 제1 입력 신호(INP)를 출력한다.
도 7에 도시된 바와 같이 제2 OP앰프(OP2)는 저항 값이 동일한 두개의 저항(R)을 이용하여 이득이 1이고, 위상이 반전되는 반전 증폭기로 구성되어 제1 입력 신호(INP)의 위상을 반전시켜 제2 입력 신호(INN)를 출력할 수 있다. 구체적으로 하나의 저항은 제1 OP앰프(OP1)의 출력단과 제2 OP앰프(OP2)의 반전 입력 단자 사이에 연결되고, 다른 하나의 저항은 제2 OP앰프(OP2)의 반전 입력 단자와 제2 OP앰프(OP2)의 출력단자 사이에 연결되며 전압원(VCM)이 제2 OP 앰프(OP2)의 비반전 단자에 연결되어 피드백 회로를 구성할 수 있다.
도 8, 도 9는 일 실시예에 따른 CML 드라이버의 회로도이다.
도 8, 도 9를 참조하면, CML 드라이버(530)는 제1 입력 신호(INP)와 제2 입력 신호(INN)를 비교하고 제1 부하 저항 값과 제2 부하 저항 값에 따라 조절되는 증폭 이득에 따라 신호를 출력한다. 제1 입력 신호(INP)와 제2 입력 신호(INN)는 서로 반대의 위상을 가지는 차동신호이다.
CML 드라이버(530)는 제1 출력 노드(N1)를 통하여 제1 출력 신호(OUT_N)를 출력하고, 제2 출력 노드(N2)를 통하여 제2 출력 신호(OUT_P)를 출력한다. 제1 출력 노드(N1)를 통하여 출력되는 제1 출력 신호(OUT_N)와, 제2 출력 노드(N2)를 통하여 출력되는 제2 출력 신호(OUT_P)는 전송 드라이버에 연결된 부하단에 차동 입력 신호로서 전송된다.
CML 드라이버(530)는 바이어스 제어신호(V_Bias)에 응답하여 제3 NMOS 트랜지스터(NT3)의 동작으로 바이어스 전류가 흐르면서 활성화된다. 제1 NMOS 트랜지스터(NT1)와 제2 NMOS 트랜지스터(NT2)는 제1, 2 부하 제어부(531, 532)의 부하 저항값에 따라 제1 입력 신호(INP)와 제2 입력 신호(INN)의 전위 레벨 차를 비교하고 증폭하여 제1 출력신호(OUT_N)와, 제2 출력신호(OUT_P)를 생성한다. 이때, CML 드라이버(530)가 가지는 증폭 이득은 제1, 2 부하제어부(531, 532)의 부하 저항값이 바뀜에 따라 조절된다. 따라서 제1 출력 신호(OUT_N)와, 제2 출력 신호(OUT_P)에서 프리 엠퍼시스 균등화 동작이 이루어진다.
제1 부하 제어부(531)는 제1 출력 노드(N1)와 전원 전압(VDD) 사이에 연결되며 상기 제1 펄스 신호(INP_PULSE)를 입력 받아 제1 부하 저항 값을 조절할 수 있다.
제2 부하 제어부(532)는 제2 출력 노드(N2)와 전원 전압(VDD) 사이에 연결되며 상기 제2 펄스 신호(INN_PULSE)를 입력 받아 제2 부하 저항 값을 조절할 수 있다.
도 9를 참조하면 제1 부하 제어부(531)는 제 1저항(R1), 제1 가변 저항(Rvar1), 제1 PMOS 트랜지스터(PT1)로 구성될 수 있다. 제1 저항(R1)은 전원 전압(VDD)에 일단이 연결되고 타단이 제1 출력 노드(N1)와 연결된다. 제1 가변 저항(Rvar1)은 전원 전압(VDD)에 일단이 연결되고 타단은 제1 PMOS 트랜지스터(PT1)의 소스에 연결된다. 제1 PMOS 트랜지스터(PT1)는 제1 펄스 신호(INP_PULSE)가 게이트에 입력되고, 소스에 제1 가변 저항(Rvar1)이 연결되고, 드레인에 제1 출력 노드(N1)가 연결된다.
제2 부하 제어부(532)는 제2 저항(R2), 제2 가변 저항(Rvar2), 제2 PMOS 트랜지스터(PT2)로 구성될 수 있다. 제2 저항(R2)은 전원 전압(VDD)에 일단이 연결되고 타단이 제2 출력 노드(N2)와 연결된다. 제2 가변 저항(Rvar2)은 전원 전압(VDD)에 일단이 연결되고 타단은 제2 PMOS 트랜지스터(PT2)의 소스에 연결된다. 제2 PMOS 트랜지스터(PT2)는 제2 펄스 신호(INN_PULSE)가 게이트에 입력되고, 소스에 제2 가변 저항(Rvar2)이 연결되고, 드레인에 제2 출력 노드(N2)가 연결된다.
도 9는 도 6의 c구간에서의 CML 드라이버의 동작상태를 도시한다. 도 6의 c구간을 도 9를 참조하여 설명하면, 제1 입력 신호(INP)는 하이 레벨, 제2 입력 신호(INN)는 로우 레벨을 가진다. 또한, 제1 펄스 신호(INP_PULSE) 및 제2 펄스 신호(INN_PULSE)는 모두 하이 레벨을 가진다.
c구간에서 제1 PMOS 트랜지스터(PT1)는 제1 펄스 신호(INP_PULSE)의 하이 레벨에 따라 턴-오프 동작한다. 제1 NMOS트랜지스터(NT1)은 제1 입력 신호(INP)의 하이 레벨에 따라 턴-온 동작한다. 제2 PMOS 트랜지스터(PT2)는 제2 펄스 신호(INN_PULSE)의 하이 레벨에 따라 턴-오프 동작한다. 제2 NMOS트랜지스터(NT2)는 제2 입력 신호(INN)의 로우 레벨에 따라 턴-오프 동작한다.
이러한 동작에 의하여 c구간에서 제1 출력 신호(OUT_N) 및 제2 출력 신호(OUT_P)를 계산하면, 수학식 1 내지 3와 같다. 수학식 1 내지 12에서 “||” 기호는 저항 간의 병렬 연결을 의미한다.
도 9 내지 도 10에서 제1 저항(R1), 제2 저항(R2), 제1 가변 저항(Rvar1), 제2 가변 저항(Rvar2), 제3 저항(RT)은 각각 50Ω이고 Ibias는 8mA일 수 있다. 다만, 각각의 수치는 이에 한정되는 것은 아니다.
또한, 도 9 내지 도 10에서 OUT_N = VDD - VN, OUT_P = VDD - VP의 수식을 만족한다.
본 명세서에서 종단 저항은 전원 전압(VDD)에 직/간접적으로 연결된 제1 저항(R1), 제2 저항(R2), 제3 저항(RT), 제1 가변 저항(Rvar1) 및 제2 가변저항(Rvar2)을 포함할 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
도 10a는 도 6에서 제1 펄스 신호(INP_PULSE)의 a 구간에서의 CML 드라이버의 동작상태를 도시한다.
도 6 및 도 10a를 참조하여 a 구간에서의 CML 드라이버의 동작을 설명하면, 제1 펄스 신호(INP_PULSE)는 제1 입력 신호(INP)의 하강 에지 시점에 동기화하여 로우 레벨을 가진다. 반면에, 제2 입력 신호(INN) 및 제2 펄스 신호(INN_PULSE)는 하이 레벨을 가진다.
a구간에서 제1 PMOS 트랜지스터(PT1)는 제1 펄스 신호(INP_PULSE)의 로우 레벨에 따라 턴-온 동작한다. 제1 NMOS트랜지스터(NT1)은 제1 입력 신호(INP)의 로우 레벨에 따라 턴-오프 동작한다. 제2 PMOS 트랜지스터(PT2)는 제2 펄스 신호(INN_PULSE)의 하이 레벨에 따라 턴-오프 동작한다. 제2 NMOS트랜지스터(NT2)는 제2 입력 신호(INN)의 하이 레벨에 따라 턴-온 동작한다.
이러한 동작에 의하여 a구간에서 제1 출력 신호(OUT_N) 및 제2 출력 신호(OUT_P)를 계산하면, 수학식 4 내지 6과 같다.
Figure pat00004
Figure pat00005
Figure pat00006
도 10b는 도 6에서 제2 펄스 신호(INN_PULSE)의 b 구간에서의 CML 드라이버의 동작상태를 도시한다.
도 6 및 도 10b를 참조하여 b 구간에서의 CML 드라이버의 동작을 설명하면, 제2 펄스 신호(INN_PULSE)는 제2 입력 신호(INN)의 하강 에지 시점에 동기화하여 로우 레벨을 가진다. 반면에, 제1 입력 신호(INP) 및 제1 펄스 신호(INP_PULSE)는 하이 레벨을 가진다.
b구간에서 제1 PMOS 트랜지스터(PT1)는 제1 펄스 신호(INP_PULSE)의 하이 레벨에 따라 턴-오프 동작한다. 제1 NMOS트랜지스터(NT1)은 제1 입력 신호(INP)의 하이 레벨에 따라 턴-온 동작한다. 제2 PMOS 트랜지스터(PT2)는 제2 펄스 신호(INN_PULSE)의 로우 레벨에 따라 턴-온 동작한다. 제2 NMOS트랜지스터(NT2)는 제2 입력 신호(INN)의 로우 레벨에 따라 턴-오프 동작한다.
이러한 동작에 의하여 b구간에서 제1 출력 신호(OUT_N) 및 제2 출력 신호(OUT_P)를 계산하면, 수학식 7 내지 9와 같다.
Figure pat00007
Figure pat00008
Figure pat00009
본 발명의 실시예에 따라 CML 드라이버(530)에서 출력되는 제1 출력 신호(OUT_N) 및 제2 출력 신호(OUT_P), 즉 부하단에 입력되는 차동 입력 신호의 프리 엠퍼시스의 비는 제1 및 제2 가변 저항(Rvar1, Rvar2)의 저항 값을 가변함으로써 조절할 수 있다.
도 6 및 도 10b를 참조하여 제2 가변 저항(Rvar2)을 20Ω으로 가변하여 설명하면, 아래의 수학식 10 내지 12와 같다. 본 발명의 실시예에 따라, 제2 가변 저항(Rvar2)의 저항값을 가변하면 V_Diff를 증가시킬 수 있고 프리 엠퍼시스의 효율을 높힐 수 있다.
Figure pat00010
Figure pat00011
Figure pat00012
도 6 내지 도 10을 참조하면, V_Diff는 부하단에 입력되는 차동 입력 신호의 차를 나타낸 것이다. V_Diff가 클수록 고주파 영역에서 진폭이 감쇄되더라도 신호의 균등화를 이룰 수 있다.
본 발명의 실시예에 따라 제1 입력신호(INP) 및 제2 입력신호(INN)의 하강 에지 시점에 동기화하여 제1 펄스신호(INP_PULSE) 및 제2 펄스신호(INN_PULSE)가 로우 레벨(a구간 및 b구간)을 가질 때, 본 발명의 CML 드라이버는 전원 전압에 연결된 종단 저항들에 따라 프리 엠퍼시스 기능을 구현할 수 있다. 또한, 제1 가변 저항(Rvar1) 및 제2 가변 저항(Rvar2)의 저항 값을 가변함으로써 프리 엠퍼시스의 비를 조절할 수 있다. 따라서, 본 발명의 CML 드라이버는 종단 저항 조절을 통해 V_Diff를 증가시켜 고주파 영역에서 손실된 신호를 균등화 할 수 있다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 청구범위에 포함되는 것으로 해석되어야 한다.
500: 전송 드라이버
510: 위상 지연기
520: 펄스 생성기
530: CML 드라이버

Claims (20)

  1. 제1 입력 신호의 하강 에지 시점에 동기화하여 제1 펄스 신호를 생성하여 출력하고, 제2 입력 신호의 하강 에지 시점에 동기화하여 제2 펄스 신호를 생성하여 출력하는 펄스 생성기;
    상기 생성된 제1 펄스 신호 및 제2 펄스 신호에 기초하여 제1 부하 저항 값과 제2 부하 저항 값을 가변함으로써 프리 엠퍼시스가 적용된 신호를 출력하는 전류 모드 로직 드라이버;를 포함하는,
    전송 드라이버.
  2. 제1항에 있어서,
    입력 신호를 입력 받아 상기 제1 입력 신호 및 상기 제2 입력 신호를 상기 펄스 생성기 및 상기 전류 모드 로직 드라이버로 출력하는 위상 반전기;를 더 포함하는,
    전송 드라이버.
  3. 제2항에 있어서,
    상기 위상 반전기는
    상기 입력 신호를 버퍼링하여 상기 제1 입력 신호를 생성하는 제1 OP 앰프;
    두개의 저항 및 제2 OP 앰프로 이루어져 상기 제1 입력 신호의 위상을 반전시켜 상기 제2 입력 신호를 생성하는 반전 증폭기;를 포함하는 것을 특징으로 하는
    전송 드라이버.
  4. 제1항에 있어서,
    상기 전류 모드 로직 드라이버는
    상기 제1 입력 신호를 게이트 단자로 입력 받고, 제1 출력 노드와 제3 공통 노드 사이에 연결된 제1 NMOS 트랜지스터;
    상기 제2 입력 신호를 게이트 단자로 입력 받고, 제2 출력 노드와 상기 제3 공통 노드 사이에 연결된 제2 NMOS 트랜지스터; 및
    상기 제1 및 제2 NMOS 트랜지스터와 직렬로 연결된 제3 NMOS 트랜지스터;를 포함하는,
    전송 드라이버.
  5. 제4항에 있어서,
    상기 제3 NMOS 트랜지스터는
    바이어스 제어신호에 따라 턴온되어 바이어스 전류가 흘러 상기 전류 모드 로직 드라이버를 활성화시키는,
    전송 드라이버.
  6. 제5항에 있어서,
    상기 전류 모드 로직 드라이버는
    상기 제1 출력 노드와 전원 전압 사이에 연결되며, 상기 제1 펄스 신호를 입력 받아 상기 제1 부하 저항 값을 조절하는 제1 부하 제어부;
    상기 제2 출력 노드와 상기 전원 전압 사이에 연결되며, 상기 제2 펄스 신호를 입력 받아 상기 제2 부하 저항 값을 조절하는 제2 부하 제어부;를 포함하는,
    전송 드라이버.
  7. 제6항에 있어서,
    상기 제1 부하 제어부는
    상기 전원 전압에 일단이 연결되고 타단이 상기 제1 출력 노드와 연결된 제1 저항;
    상기 전원 전압에 일단이 연결된 제1 가변 저항; 및
    상기 제1 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제1 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제1 출력 노드에 연결된 제1 PMOS 트랜지스터;를 포함하는,
    전송 드라이버.
  8. 제7항에 있어서,
    상기 제2 부하 제어부는
    상기 전원 전압에 일단이 연결되고 타단이 상기 제2 출력 노드와 연결된 제2 저항;
    상기 전원 전압에 일단이 연결된 제2 가변 저항; 및
    상기 제2 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제2 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제2 출력 노드에 연결된 제2 PMOS 트랜지스터;를 포함하는,
    전송 드라이버.
  9. 제8항에 있어서,
    상기 전류 모드 로직 드라이버는
    상기 제1 출력 노드와 상기 제2 출력 노드 사이에 연결된 제3 저항들을 더 포함하는,
    전송 드라이버.
  10. 제9항에 있어서,
    상기 제1 입력 신호의 하강 에지 시점에 동기화되어 생성된 상기 제1 펄스 신호는 로우 레벨의 제1 구간을 가지고,
    상기 제2 입력 신호의 하강 에지 시점에 동기화되어 생성된 상기 제2 펄스 신호는 로우 레벨의 제2 구간을 가지는 것을 특징으로 하는,
    전송 드라이버.
  11. 제10항에 있어서,
    상기 제1 구간에서
    상기 제1 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 턴-오프 되고,
    상기 제2 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 턴-온 되는 것을 특징으로 하는,
    전송 드라이버.
  12. 제11항에 있어서,
    상기 제2 구간에서
    상기 제1 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 턴-온 되고,
    상기 제2 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터는 턴-오프 되는 것을 특징으로 하는,
    전송 드라이버.
  13. 제12항에 있어서,
    상기 제1 및 제2 구간에서
    상기 전류 모드 로직 드라이버의 상기 제1 및 제2 부하 저항 값 조절을 통해 프리 엠퍼시스가 적용된 신호를 출력하는 것을 특징으로 하는
    전송 드라이버.
  14. 제1 펄스 신호에 의해 제어되며, 전원 전압과 연결된 제1 부하 제어부;
    제2 펄스 신호에 의해 제어되며, 상기 전원 전압과 연결된 제2 부하 제어부;
    상기 제1 부하 제어부와 직렬로 연결된 제1 NMOS 트랜지스터;
    상기 제2 부하 제어부와 직렬로 연결된 제2 NMOS 트랜지스터; 및
    상기 제1 및 제2 NMOS 트랜지스터와 직렬로 연결된 제3 NMOS 트랜지스터;를 포함하는,
    전류 모드 로직 드라이버.　
  15. 제14항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터는 서로 다른 레벨을 가지는 제1 및 제2 입력 신호를 수신하는 것을 특징으로 하는,
    전류 모드 로직 드라이버.
  16. 제15항에 있어서,
    상기 제3 NMOS 트랜지스터는
    바이어스 제어신호에 따라 턴온되어 바이어스 전류가 흐르는 것을 특징으로 하는,
    전류 모드 로직 드라이버.
  17. 제16항에 있어서,
    상기 제1 부하 제어부는
    상기 전원 전압에 일단이 연결되고 타단이 제1 출력 노드와 연결된 제1 저항;
    상기 전원 전압에 일단이 연결된 제1 가변 저항; 및
    상기 제1 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제1 가변 저항의 타단에 연결되고, 드레인 단자는 상기 제1 출력 노드가 연결된 제1 PMOS 트랜지스터;를 포함하는,
    전류 모드 로직 드라이버.
  18. 제17항에 있어서,
    상기 제2 부하 제어부는
    상기 전원 전압에 일단이 연결되고 타단이 제2 출력 노드와 연결된 제2 저항;
    상기 전원 전압에 일단이 연결된 제2 가변 저항; 및
    상기 제2 펄스 신호를 게이트 단자에 연결하고, 소스 단자는 상기 제2 가변 저항의 타단이 연결되고, 드레인 단자는 상기 제2 출력 노드가 연결된 제2 PMOS 트랜지스터;를 포함하는,
    전류 모드 로직 드라이버.
  19. 제18항에 있어서,
    상기 제1 입력 신호의 하강 에지 시점에 동기화되어 생성되는 상기 제1 펄스 신호는 로우 레벨의 제1 구간을 가지고,
    상기 제2 입력 신호의 하강 에지 시점에 동기화되어 생성되는 상기 제2 펄스 신호는 로우 레벨의 제2 구간을 가지는 것을 특징으로 하는,
    전류 모드 로직 드라이버.
  20. 제19항에 있어서,
    상기 제1 구간 및 제2 구간에서
    상기 제1 및 제2 부하 제어부의 가변 저항 조절을 통해 프리 엠퍼시스가 적용된 신호를 출력하는 것을 특징으로 하는,
    전류 모드 로직 드라이버.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1231388B (it) * 1989-08-25 1991-12-02 Sgs Thomson Microelectronics Convertitore di segnali elettrici analogici sbilanciati in segnali tutto-differenziali
US6329876B1 (en) * 1999-01-04 2001-12-11 Tripath Technology, Inc. Noise reduction scheme for operational amplifiers
US7173489B1 (en) * 2003-08-25 2007-02-06 Marvell Semiconductor, Inc. Programmable gain voltage buffer
JP2008160304A (ja) * 2006-12-21 2008-07-10 Nec Electronics Corp Ｃｍｌ回路
JP2010109233A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
US8248135B2 (en) * 2010-01-15 2012-08-21 Integrated Device Technology, Inc. Circuit including current-mode logic driver with multi-rate programmable pre-emphasis delay element
US8446168B2 (en) 2010-12-14 2013-05-21 Qualcomm, Incorporated Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers
US8441281B2 (en) * 2011-06-21 2013-05-14 Lsi Corporation Current-mode logic buffer with enhanced output swing
EP2562929A1 (en) * 2011-08-26 2013-02-27 Dialog Semiconductor GmbH High gain amplifier method using low-valued reistances
KR20130096495A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 반도체 장치의 버퍼 회로
KR102003926B1 (ko) 2012-12-26 2019-10-01 에스케이하이닉스 주식회사 디엠퍼시스 버퍼 회로
KR101726396B1 (ko) 2015-12-17 2017-04-13 (주) 엠칩스 프리엠퍼시스의 상하비율을 조정하기 위한 전류 모드 논리 드라이버 및 그 방법
CN107872218B (zh) * 2016-09-22 2021-01-26 联发科技（新加坡）私人有限公司 电流模式逻辑电路
US11031936B1 (en) * 2020-04-19 2021-06-08 Novatek Microelectronics Corp. Hybrid transmitter

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