CN114079454A - 电流模式逻辑驱动器和包括其的传输驱动器 - Google Patents

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Abstract

本申请公开了电流模式逻辑驱动器和包括其的传输驱动器。传输驱动器包括脉冲生成器和电流模式逻辑驱动器。脉冲生成器被配置成通过在第一输入信号的下降沿时间点处进行同步来生成并输出第一脉冲信号，并且通过在第二输入信号的下降沿时间点处进行同步来生成并输出第二脉冲信号。电流模式逻辑驱动器被配置成：通过分别基于第一脉冲信号和第二脉冲信号来改变第一负载电阻值和第二负载电阻值，来输出已经应用了预加重技术的预加重信号。

Description

电流模式逻辑驱动器和包括其的传输驱动器
相关申请的交叉引用
本申请要求于2020年8月10日提交于韩国知识产权局的韩国专利申请第10-2020-0099677号的权益，其全部公开内容通过引用并入本文中以用于所有目的。
技术领域
本公开内容涉及电流模式逻辑驱动器和包括该电流模式逻辑驱动器的传输驱动器。
背景技术
当数字信号通过在半导体器件的传输端中的具有损耗的信道传输时，接收端可能接收到由于信道的频率分量而失真的传输信号。
通常，由于具有损耗的信道在高频范围中具有更多的损耗，因此通过这种信道传输的信号的高频分量比低频分量衰减的更多。数字信号的高频分量主要对应于信号的电压电平快速变化的部分，即，上升沿或下降沿。因此，通过具有损耗的信道的信号与其原始波形相比具有失真的波形，并且传输信号到达所需的时间根据频率可能不同。因此，可能会出现大量抖动，并且总体上会显著降低定时裕量。附加地，存在符号间干扰(ISI)的问题。由于信道内的损耗，信号到达所需的时间根据频率分量而改变。因此，当信道长或者执行高速通信时，连续的数据可能会交叠并且被错误地传输。
为了解决这些问题，在传统半导体器件的接收端中使用的缓冲电路根据频带来加重或抑制信号，使得补偿的信号与在通过信道期间失真的信号一样多，并且最终接收端控制信号的波形以接收原始信号。该技术被称为均衡，并且包括预加重技术和去加重技术作为代表。
发明内容
提供本发明内容来以简化形式介绍在以下的具体实施方式中进一步描述的一系列概念。本发明内容不旨在识别所要求保护的主题的关键特征或必要特征，也不旨在用作帮助确定所要求保护的主题的范围。
在一个一般方面，一种传输驱动器包括脉冲生成器和电流模式逻辑驱动器。脉冲生成器被配置成通过在第一输入信号的下降沿时间点处进行同步来生成并输出第一脉冲信号，并且通过在第二输入信号的下降沿时间点处进行同步来生成并输出第二脉冲信号。电流模式逻辑驱动器被配置成：通过分别基于第一脉冲信号和第二脉冲信号来改变第一负载电阻值和第二负载电阻值，来输出已经应用了预加重技术的预加重信号。
传输驱动器还可以包括反相器，所述反相器被配置成接收输入信号并且将第一输入信号和第二输入信号分别输出至脉冲生成器和电流模式逻辑驱动器。
反相器可以包括：第一运算放大器，其被配置成通过缓冲输入信号来生成第一输入信号；以及反相放大器，其包括两个电阻器和第二运算放大器，该第二运算放大器被配置成通过使第一输入信号的相位反相来生成第二输入信号。
电流模式逻辑驱动器可以包括：第一NMOS晶体管，所述第一NMOS晶体管被配置成通过栅极端子接收第一输入信号，该第一NMOS晶体管连接在第一输出节点与第三公共节点之间；第二NMOS晶体管，所述第二NMOS晶体管被配置成通过栅极端子接收第二输入信号，该第二NMOS晶体管连接在第二输出节点与第三公共节点之间；以及第三NMOS晶体管，所述第三NMOS晶体管串联连接至第一NMOS晶体管和第二NMOS晶体管。
可以根据偏置控制信号使第三NMOS晶体管导通以使偏置电流流动，从而激活电流模式逻辑驱动器。
电流模式逻辑驱动器可以包括：第一负载控制器，所述第一负载控制器连接在第一输出节点与电源电压之间，该第一负载控制器通过接收第一脉冲信号来控制第一负载电阻值；以及第二负载控制器，所述第二负载控制器连接在第二输出节点与电源电压之间，该第二负载控制器通过接收第二脉冲信号来控制第二负载电阻值。
第一负载控制器可以包括：第一电阻器，其一端连接至电源电压并且另一端连接至第一输出节点；第一可变电阻器，其一端连接至电源电压；以及第一PMOS晶体管，其将第一脉冲信号连接至栅极端子，将源极端子连接至第一可变电阻器的另一端，并且将漏极端子连接至第一输出节点。
第二负载控制器可以包括：第二电阻器，其一端连接至电源电压并且另一端连接至第二输出节点；第二可变电阻器，其一端连接至电源电压；以及第二PMOS晶体管，其将第二脉冲信号连接至栅极端子，将源极端子连接至第二可变电阻器的另一端，并且将漏极端子连接至第二输出节点。
电流模式逻辑驱动器还可以包括：连接在第一输出节点与第二输出节点之间的第三电阻器。
与第一输入信号的下降沿时间点同步生成的第一脉冲信号可以具有低电平第一部分。与第二输入信号的下降沿时间点同步生成的第二脉冲信号可以具有低电平第二部分。
在低电平第一部分中，第一NMOS晶体管和第二PMOS晶体管可以被关断，并且第二NMOS晶体管和第一PMOS晶体管可以被导通。
在低电平第二部分中，第一NMOS晶体管和第二PMOS晶体管可以被导通，并且第二NMOS晶体管和第一PMOS晶体管可以被关断。
在低电平第一部分和低电平第二部分中，可以通过控制电流模式逻辑驱动器的第一负载电阻值和第二负载电阻值来输出预加重信号。
在另一一般方面，电流模式逻辑驱动器包括：第一负载控制器、第二负载控制器、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管。由第一脉冲信号控制的第一负载控制器连接至电源电压。由第二脉冲信号控制的第二负载控制器连接至电源电压。第一NMOS晶体管串联连接至第一负载控制器。第二NMOS晶体管串联连接至第二负载控制器。第三NMOS晶体管串联连接至第一NMOS晶体管和第二NMOS晶体管。
第一NMOS晶体管和第二NMOS晶体管可以被配置成接收具有不同电平的第一输入信号和第二输入信号。
可以根据偏置控制信号使第三NMOS晶体管导通以使偏置电流流动。
第一负载控制器可以包括：第一电阻器，其一端连接至电源电压并且另一端连接至第一输出节点；第一可变电阻器，其一端连接至电源电压；以及第一PMOS晶体管，其将第一脉冲信号连接至栅极端子，将源极端子连接至第一可变电阻器的另一端，并且将漏极端子连接至第一输出节点。
第二负载控制器可以包括：第二电阻器，其一端连接至电源电压并且另一端连接至第二输出节点；第二可变电阻器，其一端连接至电源电压；以及第二PMOS晶体管，其将第二脉冲信号连接至栅极端子，将源极端子连接至第二可变电阻器的另一端，并且将漏极端子连接至第二输出节点。
与第一输入信号的下降沿时间点同步生成的第一脉冲信号可以具有低电平第一部分。与第二输入信号的下降沿时间点同步生成的第二脉冲信号可以具有低电平第二部分。
在低电平第一部分和低电平第二部分中可以通过第一负载控制器和第二负载控制器的可变电阻器控制来输出已经应用了预加重技术的预加重信号。
在另一一般方面，一种传输驱动器包括脉冲生成器和电流模式逻辑驱动器。脉冲生成器被配置成在第一输入信号的下降沿时间点处进行同步以生成第一脉冲信号，并且在第二输入信号的下降沿时间点处进行同步以生成第二脉冲信号。电流模式逻辑驱动器包括：第一负载控制器，所述第一负载控制器由第一脉冲信号控制，所述第一负载控制器连接至电源电压；以及第二负载控制器，所述第二负载控制器由第二脉冲信号控制，所述第二负载控制器连接至电源电压。
电流模式逻辑驱动器还可以包括：串联连接至第一负载控制器的第一NMOS晶体管；串联连接至第二负载控制器的第二NMOS晶体管；以及串联连接至第一NMOS晶体管和第二NMOS晶体管的第三NMOS晶体管。
电流模式逻辑驱动器可以被配置成：通过分别基于第一脉冲信号和第二脉冲信号来改变第一负载电阻值和第二负载电阻值，来输出已经应用了预加重技术的预加重信号。
传输驱动器还可以包括反相器，所述反相器被配置成接收输入信号并且将第一输入信号和第二输入信号分别输出至脉冲生成器和电流模式逻辑驱动器。
反相器可以包括：第一运算放大器，其被配置成通过缓冲输入信号来生成第一输入信号；以及反相放大器，其包括两个电阻器和第二运算放大器，所述第二运算放大器被配置成通过使第一输入信号的相位反相来生成第二输入信号。
根据以下详细描述、附图和权利要求，其他特征和方面将是明显的。
附图说明
图1是描述在通用缓冲器电路中使用的预加重技术和去加重技术的视图。
图2是具有预加重功能的通用电流模式逻辑(CML)驱动器的示例的电路图。
图3是向通用CML驱动器提供输入数据的逻辑电路的示例的电路图。
图4是通用CML驱动器的输出信号Vout1的示例的波形图。
图5是传输驱动器的示例的框图。
图6是示出构成传输驱动器的每个块的输入信号和输出信号的示例的波形的视图。
图7是反相器的示例的电路图。
图8和图9是CML驱动器的示例的电路图。
图10A和图10B是描述CML驱动器的操作的示例的电路图。
在整个附图和详细描述中，相同的附图标记指代相同的元件。附图可能未按比例绘制，并且为了清楚、说明和方便，附图中的元件的相关尺寸、比例和描绘可能被夸大。
具体实施方式
提供以下详细描述以帮助读者获得对本文中描述的方法、设备和/或系统的全面理解。然而，在本申请的公开内容的理解之后，本文中描述的方法、设备和/或系统的各种改变、修改以及等同内容将是明显的。例如，本文中描述的操作的顺序仅是示例，并且不限于本文中阐述的那些，而且除必须以特定顺序出现的操作之外可以改变，只要在本申请的公开内容的理解之后将是明显的即可。此外，为了增加的清楚性和简洁性，可以省略本领域已知的特征的描述。
本文中描述的特征可以以不同的形式体现，并且不应被理解为限制于本文中描述的示例。而且，提供了本文中描述的示例仅用于说明实现在本申请的公开内容的理解之后将是明显的本文中描述的方法、设备和/或系统的许多可能的方式中的一些方式。
在整个说明书中，当诸如层、区域或基板的元件被描述为在另一元件“上”、“连接至”或“耦接至”另一元件时，该元件可以直接在另一元件“上”、“连接至”或“耦接至”另一元件，或者在该元件与另一元件之间可以置入一个或更多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接至”或“直接耦接至”另一元件时，该元件与另一元件之间不可以置入其他元件。
如在本文中使用的，术语“和/或”包括相关联的列出项目的任何两个或更多个的任何一个和任何组合。
尽管本文中可以使用诸如“第一”、“第二”和“第三”的术语来描述各种构件、部件、区域、层或部分，但是这些构件、部件、区域、层或部分不受这些术语的限制。而且，这些术语仅用于区分一个构件、部件、区域、层或部分与另一构件、部件、区域、层或部分。因此，在不偏离本示例的教导的情况下，在本文中描述的示例中被称为第一构件、第一部件、第一区域、第一层或第一部分也可以被称为第二构件、第二部件、第二区域、第二层或第二部分。
为了描述如图所示的一个元件与另一元件的关系的描述，可以在本文中使用空间上相关的术语例如“之上”、“上方”、“之下”和“下方”。除了图中描绘的方向之外，这样的空间上相关的术语旨在包括使用或操作中的装置的不同的方向。例如，如果图中的装置被翻转，被描述为相对于另一元件的“之上”或“上方”的元件然后将为相对于其他元件的“之下”或“下方”。因此，根据装置的空间上的方向，术语“之上”涵盖“之上”和“之下”两个方向。装置还可以以其他方式来取向(例如，旋转90度或在其他方向)，并且在本文中使用的空间上相关的术语相应地被理解。
在本文中使用的术语仅是为了描述各种示例，并且不用于限制本公开内容。除非上下文另有明确指示，否则冠词“一种”、“一个”和“该”也旨在包括复数形式。术语“包含”、“包括”和“具有”指定所述特征、数字、操作、构件、元件和/或其组合的存在，但是不排除存在或添加一个或更多个其他特征、数字、操作、构件、元件和/或其组合。
由于制造技术和/或公差，可以产生附图中示出的形状的变化。因此，本文中描述的示例不限于附图中示出的具体的形状，而是包括在制造期间产生的形状的改变。
本文中描述的示例的特征可以以各种方式来组合，只要其在本申请的公开内容的理解之后将是明显的即可。此外，尽管本文中描述的示例具有多种配置，但是其他配置是可能的，只要其在本申请的公开内容的理解之后将是明显的即可。
图1是描述在通用缓冲器电路中使用的预加重技术和去加重技术的视图。
在图1的(a)中，根据预加重技术，当逻辑位0转换为1或者逻辑位1转换为0时，经转换成的位的前部被设置成低于或高于经转换成的位的参考电压。也就是说，当逻辑位0转换为1时，该1位的前沿的电压被设置成高于逻辑位1的参考电压(参见附图标记11和12)。同样，当逻辑位1转换为0时，0位的前沿的电压被设置成低于逻辑位0的参考电压(参见附图标记13和14)。信号的高频分量主要出现在边缘处。可以说，预加重技术是用于增加与在信道中衰减的信号一样多的在边缘处的信号的幅度。
在图1的(b)中，根据去加重，当逻辑位0转换为1或者逻辑位1转换为0时，经转换成的位的后部被设置成高于或低于经转换成的位的参考电压。也就是说，当逻辑位0转换为1时，1位的后沿的电压被设置成低于逻辑位1的参考电压(参见附图标记15和16)。同样，当逻辑位1转换为0时，0位的后沿的电压被设置成高于逻辑位0的参考电压(参见附图标记17和18)。通过应用去加重技术，信号的前部的幅度被相应地加重，使得即使幅度由于信号的前部中存在的高频分量而衰减也可以实现均衡。
在用于在通用半导体器件中接收信号的缓冲电路的设计中，需要开发用于实现预加重或去加重均衡的技术。
图2是具有预加重功能的通用电流模式逻辑(CML)驱动器的示例的电路图。
在图2中，通用CML驱动器1可以是通常在以有线方式传输数据时的最后阶段使用的电路模块。CML驱动器1可以包括主驱动器10和预加重驱动器12。主驱动器10可以包括MOS晶体管M1和M2、电阻器R1和R2、以及第一电流源Iss1。主驱动器10接收串行化的差分输入信号VIN1和VIN2，并且输出差分输出信号Vout1和Vout2。预加重驱动器12可以包括MOS晶体管M3和M4以及第二电流源Iss2，并且通过改变第二电流源Iss2来控制差分输出信号Vout1和Vout2的预加重比。
图3是向通用CML驱动器提供输入数据的逻辑电路的示例的电路图。图4是通用CML驱动器的输出信号Vout1的示例的波形图。
在图2至图4中，逻辑电路14向CML驱动器1提供输入数据。逻辑电路14包括数据串行化器140、1抽头延迟器142。数据串行化器140被配置成接收并行数据和时钟信号CLK，并且使并行数据串行化。串行化数据作为差分信号以输入信号VIN1和VIN2的形式输入至CML驱动器1的主驱动器10。同时，1抽头延迟器142用于为预加重驱动器12提供用于预加重技术的输入信号VPRE1和VPRE2。1抽头延迟器142是将串行化数据VIN1和VIN2延迟1位的电路。
图2至图4中描述的CML驱动器的预加重功能是以通过使用数据是否重复来控制CML驱动器的偏置电流的方式来实现的。然而，由于CML驱动器的预加重功能根据数据来控制偏置电流，因此当将预加重功能应用于重复的数据或时钟时，电流消耗会增加。因此，本公开内容的CML驱动器对于重复数据或时钟控制终端电阻器而不控制偏置电流。因此，旨在实现能够在不增加电流消耗的情况下进行预加重技术的CML驱动器。
图5是传输驱动器的示例的框图。图6是示出构成传输驱动器的每个块的输入信号和输出信号的示例的波形的视图。
在图5和图6中，传输驱动器可以被配置成用于预加重并且可以具有预加重功能。
传输驱动器500包括反相器510、脉冲生成器520和CML驱动器530。
反相器510可以通过接收从外部接收的输入信号IN并且进行缓冲来输出第一输入信号INP。此外，反相器510可以通过使第一输入信号INP的相位反相来输出第二输入信号INN。
脉冲生成器520被配置成接收从反相器510输出的第一输入信号INP和第二输入信号INN。脉冲生成器520被配置成在从反相器510接收到的第一输入信号INP的下降沿时间点处进行同步，并且生成并输出第一脉冲信号INP-PULSE。脉冲生成器520被配置成在接收到的第二输入信号INN的下降沿时间点处进行同步，并且生成并输出第二脉冲信号INN-PULSE。
由反相器510输出的第一输入信号INP和第二输入信号INN被传输至脉冲生成器520。如图6所示，脉冲生成器520可以在第一输入信号INP和第二输入信号INN的下降沿时间点处进行同步，并且生成第一脉冲信号INP-PULSE和第二脉冲信号INN-PULSE作为低电平脉冲信号。
CML驱动器530根据由终端电阻值调整的放大增益来输出信号。具体地，CML驱动器530将从反相器510接收的第一输入信号INP与第二输入信号INN进行比较，并且根据由第一负载电阻值和第二负载电阻值调整的放大增益来输出信号。根据各种实施方式，CML驱动器530可以从外部源直接接收第一输入信号INP，而无需通过反相器。CML驱动器530通过第一输出节点N1输出第一输出信号OUT_N，并且通过第二输出节点N2输出第二输出信号OUT_P。通过第一输出节点N1输出的第一输出信号OUT_N和通过第二输出节点N2输出的第二输出信号OUT_P作为差分输入信号被传输至与传输驱动器连接的负载单元。
图7是反相器的示例的电路图。
在图7中，根据实施方式的反相器510可以由包括两个运算放大器(OP amp)的单端差分变压器组成。
第一运算放大器OP1用作缓冲器并且缓冲输入信号IN并输出第一输入信号INP。
如图7所示，反相放大器可以由两个电阻器R和第二运算放大器OP2构成。第二运算放大器OP2通过使用具有相同电阻值的两个电阻器R具有1的增益并且第二运算放大器OP2使第一输入信号INP的相位反相。第二运算放大器OP2可以使第一输入信号INP的相位反相并且输出第二输入信号INN。具体地，一个电阻器可以连接在第一运算放大器OP1的输出端子与第二运算放大器OP2的反相输入端子之间，另一电阻器可以连接在第二运算放大器OP2的反相输入端子与第二运算放大器OP2的输出端子之间。此外，电压源VCM连接至第二运算放大器OP2的非反相端子，使得可以配置反馈电路。
图8和图9是CML驱动器的示例的电路图。
在图8和图9中，CML驱动器530将第一输入信号INP与第二输入信号INN进行比较，并且根据由第一负载电阻值和第二负载电阻值调整的放大增益来输出信号。第一输入信号INP和第二输入信号INN是具有反相相位的差分信号。
CML驱动器530通过第一输出节点N1输出第一输出信号OUT_N，并且通过第二输出节点N2输出第二输出信号OUT_P。通过第一输出节点N1输出的第一输出信号OUT_N和通过第二输出节点N2输出的第二输出信号OUT_P作为差分输入信号被传输至与传输驱动器连接的负载单元。
当偏置电流响应于偏置控制信号V_Bias通过第三NMOS晶体管NT3的操作流动时，激活CML驱动器530。第一NMOS晶体管NT1和第二NMOS晶体管NT2根据第一负载控制器531和第二负载控制器532的负载电阻值来比较第一输入信号INP与第二输入信号INN之间的电势电位差并且放大，并且然后生成第一输出信号OUT_N和第二输出信号OUT_P。此处，根据第一负载控制器531和第二负载控制器532的负载电阻值的变化来调整CML驱动器530的放大增益。因此，在第一输出信号OUT_N和第二输出信号OUT_P中执行预加重均衡操作。
第一负载控制器531可以连接在第一输出节点N1与电源电压VDD之间，并且可以通过接收第一脉冲信号INP-PULSE来控制第一负载电阻值。
第二负载控制器532可以连接在第二输出节点N2与电源电压VDD之间，并且可以通过接收第二脉冲信号INN-PULSE来控制第二负载电阻值。
在图9中，第一负载控制器531可以由第一电阻器R1、第一可变电阻器Rvar1和第一PMOS晶体管PT1组成。第一电阻器R1的一端连接至电源电压VDD，并且另一端连接至第一输出节点N1。第一可变电阻器Rvar1的一端连接至电源电压VDD，并且另一端连接至第一PMOS晶体管PT1的源极。第一PMOS晶体管PT1的栅极连接至第一脉冲信号INP-PULSE，源极连接至第一可变电阻器Rvar1，并且漏极连接至第一输出节点N1。
第二负载控制器532可以由第二电阻器R2、第二可变电阻器Rvar2和第二PMOS晶体管PT2组成。第二电阻器R2的一端连接至电源电压VDD，并且另一端连接至第二输出节点N2。第二可变电阻器Rvar2的一端连接至电源电压VDD，并且另一端连接至第二PMOS晶体管PT2的源极。第二PMOS晶体管PT2的栅极连接至第二脉冲信号INN-PULSE，源极连接至第二可变电阻器Rvar2，并且漏极连接至第二输出节点N2。
图9示出了由图6的“c”指示的部分中的CML驱动器的操作状态。参照图9描述由图6的“c”指示的部分，第一输入信号INP具有高电平，并且第二输入信号INN具有低电平。此外，第一脉冲信号INP-PULSE和第二脉冲信号INN-PULSE两者都具有高电平。
在由“c”指示的部分中，第一PMOS晶体管PT1根据第一脉冲信号INP_PULSE的高电平执行关断操作。第一NMOS晶体管NT1根据第一输入信号INP的高电平执行导通操作。第二PMOS晶体管PT2根据第二脉冲信号INN_PULSE的高电平执行关断操作。第二NMOS晶体管NT2根据第二输入信号INN的低电平执行关断操作。
通过以下等式1至3来计算通过上述操作在由“c”指示的部分中的第一输出信号OUT_N和第二输出信号OUT_P。等式1至12中的符号“||”意指电阻器之间的并联连接。
在图9至图10中，第一电阻器R1、第二电阻器R2、第一可变电阻器Rvar1、第二可变电阻器Rvar2、第三电阻器RT可以均为50Ω，并且I_Bias可以为8mA。然而，每个数值不限于此。
此外，在图9至图10中满足等式OUT_N＝VDD-VN和OUT_P＝VDD-VP。
在本说明书中，终端电阻器可以包括直接/间接连接至电源电压VDD的第一电阻器R1、第二电阻器R2、第三电阻器RT、第一可变电阻器Rvar1和第二可变电阻器Rvar2。
等式1：
Figure BDA0003092709620000111
等式2：
Figure BDA0003092709620000112
等式3：
V_Diff＝|OUT_N-OUT_P|＝200mV
图10A示出了由图6中的第一脉冲信号INP_PULSE的“a”指示的部分中的CML驱动器的操作状态。
将参照图6和图10A描述在由“a”指示的部分中的CML驱动器的操作。第一脉冲信号INP_PULSE具有与第一输入信号INP的下降沿时间点同步的低电平。同时，第二输入信号INN和第二脉冲信号INN_PULSE具有高电平。
在由“a”指示的部分中，第一PMOS晶体管PT1根据第一脉冲信号INP_PULSE的低电平执行导通操作。第一NMOS晶体管NT1根据第一输入信号INP的低电平执行关断操作。第二PMOS晶体管PT2根据第二脉冲信号INN_PULSE的高电平执行关断操作。第二NMOS晶体管NT2根据第二输入信号INN的高电平执行导通操作。
通过以下等式4至6来计算通过以上操作在由“a”指示的部分中的第一输出信号OUT_N和第二输出信号OUT_P。
等式4：
Figure BDA0003092709620000121
等式5：
Figure BDA0003092709620000122
等式6：
V_Diff＝|OUT_N-OUT_P|＝228.6mV
图10B示出了由图6中的第二脉冲信号INN-PULSE的“b”指示的部分中的CML驱动器的操作状态。
将参照图6和图10B描述在由“b”指示的部分中的CML驱动器的操作。第二脉冲信号INN-PULSE具有与第二输入信号INN的下降沿时间点同步的低电平。同时，第一输入信号INP和第一脉冲信号INP-PULSE具有高电平。
在由“b”指示的部分中，第一PMOS晶体管PT1根据第一脉冲信号INP_PULSE的高电平执行关断操作。第一NMOS晶体管NT1根据第一输入信号INP的高电平执行导通操作。第二PMOS晶体管PT2根据第二脉冲信号INN_PULSE的低电平执行导通操作。第二NMOS晶体管NT2根据第二输入信号INN的低电平执行关断操作。
通过以下等式7至9来计算通过以上操作在由“b”指示的部分中的第一输出信号OUT_N和第二输出信号OUT_P。
等式7：
Figure BDA0003092709620000131
等式8：
Figure BDA0003092709620000132
等式9：
V_Diff＝|OUT_N-OUT_P|＝228.6mV
根据本公开内容的实施方式，从CML驱动器530输出的第一输出信号OUT_N和第二输出信号OUT_P的预加重比，即，输入至负载单元的差分输入信号的预加重比，可以通过改变第一可变电阻器Rvar1和第二可变电阻器Rvar2的电阻值来控制。
如以下等式10至12所示，将参照图6和图10B通过将第二可变电阻器Rvar2改变为20Ω来描述预加重比。根据本公开内容的实施方式，当第二可变电阻器Rvar2的电阻值改变时，可以增加V_Diff，并且可以提高预加重技术的效率。
等式10：
Figure BDA0003092709620000133
等式11：
Figure BDA0003092709620000134
等式12：
V_Diff＝|OUT_N-OUT_P|＝243.5mV
在图6至图10中，V_Diff表示输入至负载单元的差分输入信号之间的差。随着V_Diff变大，即使幅度在高频范围内衰减，也可以均衡信号。
根据本公开内容的实施方式，当第一脉冲信号INP_PULSE和第二脉冲信号INN_PULSE具有与第一输入信号INP和第二输入信号INN的下降沿时间点同步的低电平(由“a”和“b”指示的部分)时，本公开内容的CML驱动器能够根据连接至电源电压的终端电阻器来实现预加重功能。此外，可以通过改变第一可变电阻器Rvar1和第二可变电阻器Rvar2的电阻值来控制预加重比。因此，本公开内容的CML驱动器能够通过终端电阻器的控制通过增加V_Diff来均衡高频范围中的损耗信号。
如上所述，根据本公开内容的实施方式的驱动器生成在输入信号的下降沿时间点处同步的脉冲信号，并且基于所生成的脉冲信号来控制终端电阻器，使得即使输入信号具有数据可重复性，也可以在不增加电流消耗的情况下实现预加重功能。此外，可以通过控制终端电阻器中包括的可变电阻器来控制预加重比。
虽然本公开内容包括具体示例，但是在理解本申请的公开内容之后将明显的是，在不脱离权利要求及其等同内容的精神和范围的情况下，可以在这些示例中进行形式和细节上的各种改变。本文中描述的示例仅被认为是描述性的，并且不是为了限制的目的。在每个示例中的特征或方面的描述被认为是适用于其他示例中的相似特征或方面。如果以不同顺序执行所描述的技术，以及/或者如果以不同的方式组合和/或通过其他部件或其等同物来代替或增补所描述的系统、架构、装置或电路中的部件，可以实现合适的结果。因此，本公开内容的范围不是由详细描述限定，而是由权利要求及其等同内容限定，并且在权利要求及其等同内容的范围内的所有变化都应解释为包括在本公开内容中。

Claims (25)

1.一种传输驱动器，包括：
脉冲生成器，其被配置成通过在第一输入信号的下降沿时间点处进行同步来生成并输出第一脉冲信号，并且通过在第二输入信号的下降沿时间点处进行同步来生成并输出第二脉冲信号；以及
电流模式逻辑驱动器，其被配置成：通过分别基于所述第一脉冲信号和所述第二脉冲信号来改变第一负载电阻值和第二负载电阻值，来输出已经应用了预加重技术的预加重信号。
2.根据权利要求1所述的传输驱动器，还包括反相器，所述反相器被配置成接收输入信号并且将所述第一输入信号和所述第二输入信号分别输出至所述脉冲生成器和所述电流模式逻辑驱动器。
3.根据权利要求2所述的传输驱动器，其中，所述反相器包括：
第一运算放大器，其被配置成通过缓冲所述输入信号来生成所述第一输入信号；以及
反相放大器，其包括两个电阻器和第二运算放大器，所述第二运算放大器被配置成通过使所述第一输入信号的相位反相来生成所述第二输入信号。
4.根据权利要求1所述的传输驱动器，其中，所述电流模式逻辑驱动器包括：
第一NMOS晶体管，所述第一NMOS晶体管被配置成通过栅极端子接收所述第一输入信号，所述第一NMOS晶体管连接在第一输出节点与第三公共节点之间；
第二NMOS晶体管，所述第二NMOS晶体管被配置成通过所述栅极端子接收所述第二输入信号，所述第二NMOS晶体管连接在第二输出节点与所述第三公共节点之间；以及
第三NMOS晶体管，所述第三NMOS晶体管串联连接至所述第一NMOS晶体管和所述第二NMOS晶体管。
5.根据权利要求4所述的传输驱动器，其中，根据偏置控制信号使所述第三NMOS晶体管导通以使偏置电流流动，从而激活所述电流模式逻辑驱动器。
6.根据权利要求5所述的传输驱动器，其中，所述电流模式逻辑驱动器包括：
第一负载控制器，所述第一负载控制器连接在所述第一输出节点与电源电压之间，所述第一负载控制器通过接收所述第一脉冲信号来控制所述第一负载电阻值；以及
第二负载控制器，所述第二负载控制器连接在所述第二输出节点与所述电源电压之间，所述第二负载控制器通过接收所述第二脉冲信号来控制所述第二负载电阻值。
7.根据权利要求6所述的传输驱动器，其中，所述第一负载控制器包括：
第一电阻器，其一端连接至所述电源电压并且另一端连接至所述第一输出节点；
第一可变电阻器，其一端连接至所述电源电压；以及
第一PMOS晶体管，其将所述第一脉冲信号连接至栅极端子，将源极端子连接至所述第一可变电阻器的另一端，并且将漏极端子连接至所述第一输出节点。
8.根据权利要求7所述的传输驱动器，其中，所述第二负载控制器包括：
第二电阻器，其一端连接至所述电源电压并且另一端连接至所述第二输出节点；
第二可变电阻器，其一端连接至所述电源电压；以及
第二PMOS晶体管，其将所述第二脉冲信号连接至栅极端子，将源极端子连接至所述第二可变电阻器的另一端，并且将漏极端子连接至所述第二输出节点。
9.根据权利要求8所述的传输驱动器，其中，所述电流模式逻辑驱动器还包括：连接在所述第一输出节点与所述第二输出节点之间的第三电阻器。
10.根据权利要求9所述的传输驱动器，其中，与所述第一输入信号的下降沿时间点同步生成的所述第一脉冲信号具有低电平第一部分，并且其中，与所述第二输入信号的下降沿时间点同步生成的所述第二脉冲信号具有低电平第二部分。
11.根据权利要求10所述的传输驱动器，其中，在所述低电平第一部分中，所述第一NMOS晶体管和所述第二PMOS晶体管被关断，并且所述第二NMOS晶体管和所述第一PMOS晶体管被导通。
12.根据权利要求11所述的传输驱动器，其中，在所述低电平第二部分中，所述第一NMOS晶体管和所述第二PMOS晶体管被导通，并且所述第二NMOS晶体管和所述第一PMOS晶体管被关断。
13.根据权利要求12所述的传输驱动器，其中，在所述低电平第一部分和所述低电平第二部分中，通过控制所述电流模式逻辑驱动器的所述第一负载电阻值和所述第二负载电阻值来输出所述预加重信号。
14.一种电流模式逻辑驱动器，包括：
第一负载控制器，所述第一负载控制器由第一脉冲信号控制，所述第一负载控制器连接至电源电压；
第二负载控制器，所述第二负载控制器由第二脉冲信号控制，所述第二负载控制器连接至所述电源电压；
第一NMOS晶体管，其串联连接至所述第一负载控制器；
第二NMOS晶体管，其串联连接至所述第二负载控制器；以及
第三NMOS晶体管，其串联连接至所述第一NMOS晶体管和所述第二NMOS晶体管。
15.根据权利要求14所述的电流模式逻辑驱动器，其中，所述第一NMOS晶体管和所述第二NMOS晶体管被配置成接收具有不同电平的第一输入信号和第二输入信号。
16.根据权利要求15所述的电流模式逻辑驱动器，其中，根据偏置控制信号使所述第三NMOS晶体管导通以使偏置电流流动。
17.根据权利要求16所述的电流模式逻辑驱动器，其中，所述第一负载控制器包括：
第一电阻器，其一端连接至所述电源电压并且另一端连接至第一输出节点；
第一可变电阻器，其一端连接至所述电源电压；以及
第一PMOS晶体管，其将所述第一脉冲信号连接至栅极端子，将源极端子连接至所述第一可变电阻器的另一端，并且将漏极端子连接至所述第一输出节点。
18.根据权利要求17所述的电流模式逻辑驱动器，其中，所述第二负载控制器包括：
第二电阻器，其一端连接至所述电源电压并且另一端连接至第二输出节点；
第二可变电阻器，其一端连接至所述电源电压；以及
第二PMOS晶体管，其将所述第二脉冲信号连接至栅极端子，将源极端子连接至所述第二可变电阻器的另一端，并且将漏极端子连接至所述第二输出节点。
19.根据权利要求18所述的电流模式逻辑驱动器，其中，与所述第一输入信号的下降沿时间点同步生成的所述第一脉冲信号具有低电平第一部分，并且其中，与所述第二输入信号的下降沿时间点同步生成的所述第二脉冲信号具有低电平第二部分。
20.根据权利要求19所述的电流模式逻辑驱动器，其中，在所述低电平第一部分和所述低电平第二部分中通过所述第一负载控制器和所述第二负载控制器的可变电阻器控制来输出已经应用了预加重技术的预加重信号。
21.一种传输驱动器，包括：
脉冲生成器，其被配置成在第一输入信号的下降沿时间点处进行同步以生成第一脉冲信号，并且在第二输入信号的下降沿时间点处进行同步以生成第二脉冲信号；以及
电流模式逻辑驱动器，包括：
第一负载控制器，所述第一负载控制器由所述第一脉冲信号控制，所述第一负载控制器连接至电源电压；以及
第二负载控制器，所述第二负载控制器由所述第二脉冲信号控制，所述第二负载控制器连接至所述电源电压。
22.根据权利要求21所述的传输驱动器，其中，所述电流模式逻辑驱动器还包括：串联连接至所述第一负载控制器的第一NMOS晶体管；串联连接至所述第二负载控制器的第二NMOS晶体管；以及串联连接至所述第一NMOS晶体管和所述第二NMOS晶体管的第三NMOS晶体管。
23.根据权利要求21所述的传输驱动器，其中，所述电流模式逻辑驱动器被配置成：通过分别基于所述第一脉冲信号和所述第二脉冲信号来改变第一负载电阻值和第二负载电阻值，来输出已经应用了预加重技术的预加重信号。
24.根据权利要求21所述的传输驱动器，还包括反相器，所述反相器被配置成接收输入信号并且将所述第一输入信号和所述第二输入信号分别输出至所述脉冲生成器和所述电流模式逻辑驱动器。
25.根据权利要求24所述的传输驱动器，其中，所述反相器包括：
第一运算放大器，其被配置成通过缓冲所述输入信号来生成所述第一输入信号；以及
反相放大器，其包括两个电阻器和第二运算放大器，所述第二运算放大器被配置成通过使所述第一输入信号的相位反相来生成所述第二输入信号。
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Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1231388B (it) * 1989-08-25 1991-12-02 Sgs Thomson Microelectronics Convertitore di segnali elettrici analogici sbilanciati in segnali tutto-differenziali
US6329876B1 (en) * 1999-01-04 2001-12-11 Tripath Technology, Inc. Noise reduction scheme for operational amplifiers
US7173489B1 (en) * 2003-08-25 2007-02-06 Marvell Semiconductor, Inc. Programmable gain voltage buffer
JP2008160304A (ja) * 2006-12-21 2008-07-10 Nec Electronics Corp Ｃｍｌ回路
JP2010109233A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
US8248135B2 (en) * 2010-01-15 2012-08-21 Integrated Device Technology, Inc. Circuit including current-mode logic driver with multi-rate programmable pre-emphasis delay element
US8446168B2 (en) 2010-12-14 2013-05-21 Qualcomm, Incorporated Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers
US8441281B2 (en) * 2011-06-21 2013-05-14 Lsi Corporation Current-mode logic buffer with enhanced output swing
EP2562929A1 (en) * 2011-08-26 2013-02-27 Dialog Semiconductor GmbH High gain amplifier method using low-valued reistances
KR20130096495A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 반도체 장치의 버퍼 회로
KR102003926B1 (ko) 2012-12-26 2019-10-01 에스케이하이닉스 주식회사 디엠퍼시스 버퍼 회로
KR101726396B1 (ko) 2015-12-17 2017-04-13 (주) 엠칩스 프리엠퍼시스의 상하비율을 조정하기 위한 전류 모드 논리 드라이버 및 그 방법
CN107872218B (zh) * 2016-09-22 2021-01-26 联发科技（新加坡）私人有限公司 电流模式逻辑电路
US11031936B1 (en) * 2020-04-19 2021-06-08 Novatek Microelectronics Corp. Hybrid transmitter

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