JP4756965B2

JP4756965B2 - 出力バッファ回路

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Description

本発明は、半導体装置の出力バッファ回路に関し、特にプリエンファシス機能を有する出力バッファ回路に関する。

図１は、従来のＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）ドライバ回路の構成の一例を示す図である。共通接続されたソースが定電流源ＣＳに接続され、ゲートに差動入力端子ＩＮＴ、ＩＮＢにそれぞれ接続され、ドレインが出力抵抗Ｒｏｕｔ１、Ｒｏｕｔ２を介して電源ＶＤＤに接続された差動回路で構成されスイッチング素子をなすＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）Ｎ１、Ｎ２を備え、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインが差動出力端子ＤＯＴ、ＤＯＢに接続され、差動出力端子ＤＯＴとＤＯＢは終端抵抗の両端からとり、出力電位はアナログレベルとされる。

図１に示したＣＭＬドライバ回路は、高速差動伝送においては一般的な回路構成であるが、定電流源を必要とするため、消費電流の増大が懸念される。

特に、ＣＭＬドライバを多く搭載するＳｅｒＤｅｓマクロ（パラレルデータをパラレルシリアル変換し、出力バッファ回路からシリアルに出力するシリアライザ（ＳＥＲｉａｌｉｚｅｒ）と、シリアルデータを入力バッファより入力しシリアルパラレル変換するデシリアライザ（ＤＥＳｅｒｉａｌｉｚｅｒ）とを含むインタフェース・マクロ）において、競合他社を含めた各社の特性については、規格を満足する限り、大差はなく、消費電力が製品の優劣を決める大きな要因となっているのが実情である。

伝送速度の高速化、伝送距離の増大による波形劣化、近年のブロードバンド化、高速化に伴い、図２に模式的に示したように、伝送路損失に起因する波形の劣化は、重要な問題となっている。送信側（出力バッファ回路側）で、出力信号の遷移時点において出力信号の振幅を強調するプリエンファシス機能が無い場合、伝送路を伝送され受信端で受信される信号の遷移点の振幅は、歪みにより、減衰している。

特にＧＨｚクラスの伝送においては表皮効果、誘電損失に起因する信号減衰量の対数は周波数の対数に比例して増大していく。このため、プリエンファシス機能により、図３に示すように、送信側で、出力信号波形の立ち上がり時に、意図的に、オーバーシュートさせ、受信側での波形の劣化すなわちジッタの増大を防止している。ＧＨｚクラスの伝送において、プリエンファシス機能は必要不可欠な手段となっている。

図１において、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート（ＩＮＴ、ＩＮＢ）に、図４に示す波形の入力差動信号を入力するとする。図４のタイミングｔ３では、ＩＮＴ＝Ｈｉｇｈ側電位、ＩＮＢ＝Ｌｏｗ側電位を入力することで、ＮＭＯＳトランジスタＮ１はオン状態、ＮＭＯＳトランジスタＮ２はオフ状態となり、電源電位ＶＤＤとＧＮＤ間に次の２つの電流パスが出来る。

（Ｉ）出力抵抗Ｒｏｕｔ１→ＮＭＯＳトランジスタＮ１
（II）出力抵抗Ｒｏｕｔ２→終端抵抗Ｒｔｅｒｍ１→終端抵抗Ｒｔｅｒｍ２→ＮＭＯＳトランジスタＮ１

この場合、出力端子ＤＯＴがＨｉｇｈ側電位、ＤＯＢがＬｏｗ側電位となる。なお、入力論理が、図４のタイミングｔ５からｔ６に示すように、反転した場合、出力論理は、出力端子ＤＯＴがＬｏｗ側電位、ＤＯＢがＨｉｇｈ側電位となる。２つの電流比は出力抵抗と終端抵抗の値から定まり、これらの電流・抵抗値から、出力電位と振幅（Ｈｉｇｈ側電位−Ｌｏｗ側電位）が決定される。

また、振幅と出力電位についての、図４のタイミングｔ１の状態における、振幅、出力信号のＨｉｇｈ側電位ＶＯＨ、出力信号のＬｏｗ側電位ＶＯＬを式（１）乃至（３）に示す（式（１）乃至（３）において、各記号は図１に対応する）

振幅Vout＝I×｛Rout1/(Rout1+Rout2+Rterm1+Rterm2)｝×(Rterm1+Rterm2) …（１）

High側電位VOH＝VDD-{Rout2×I×｛Rout1/(Rout1+Rout2+Rterm1+Rterm2)｝｝ …（２）

Low側電位VOL＝VDD-｛Rout1×I×｛（Rout2+Rterm1+Rterm2)/(Rout1+Rout2+Rterm1+Rterm2)｝｝ …（３）

図５は、プリエンファシス機能を備えた出力バッファの構成の一例を示す図である（特許文献１等参照）。共通接続されたソースが定電流源ＣＳ１に接続され、ゲートが差動入力端子ＩＮＴ、ＩＮＢにそれぞれ接続され、ドレインが出力抵抗Ｒｏｕｔ１、Ｒｏｕｔ２を介して電源に接続されたＮＭＯＳトランジスタＮ１、Ｎ２よりなる差動回路（図１参照）と、共通接続されたソースが定電流源ＣＳ２に接続され、ゲートが差動入力端子ＥＭＴ、ＥＭＢにそれぞれ接続され、ドレインが出力抵抗Ｒｏｕｔ１、Ｒｏｕｔ２を介して電源に接続されたＮＭＯＳトランジスタＮ３、Ｎ４よりなる差動回路を備え、ＮＭＯＳトランジスタＮ２、Ｎ４のドレインは共通にＤＯＴに接続され、ＮＭＯＳトランジスタＮ１、Ｎ３のドレインは共通にＤＯＢに接続されている。

図６は、図５のＮＭＯＳトランジスタＮ１とＮ２に入力される差動データ信号と、図５のＮＭＯＳトランジスタＮ３とＮ４のゲートに差動入力されるエンファシスデータ（Ｅｍｐｈａｓｓｉｓ論理）の信号波形と、差動出力端子ＤＯＴ、ＤＯＢの信号波形を示す図である。図５において、出力抵抗と終端抵抗に流れる電流比を変更させ、プリエンファシス時とデエンファシス時（プリエンファシスが効いていない状態）で振幅を変化させることが出来る。

エンファシスデータ（Ｅｍｐｈａｓｓｉｓ論理）ＥＭＴ、ＥＭＢは、差動のデータ信号（Ｄａｔａ論理）ＩＮＴ、ＩＮＢを反転した信号を、所定時間（例えばｔ１の１サイクル相当期間）遅延した信号に対応する。

図６のタイミングｔ３では、出力信号の振幅が強調される。データ信号の正転端子ＩＮＴがＨｉｇｈ、反転端子ＩＮＢがＬｏｗであり、該データ信号を反転し１周期遅延させたエンファシス信号の正転端子ＥＭＴがＨｉｇｈ、反転端子ＥＭＢがＬｏｗのとき、電源電位ＶＤＤとＧＮＤ間の電流パスとして、定電流源ＣＳ１側の電流ＩＤａｔａについては、
（Ａ）出力抵抗Ｒｏｕｔ１→ＮＭＯＳトランジスタＮ１と、
（Ｂ）出力抵抗Ｒｏｕｔ２→終端抵抗Ｒｔｅｒｍ１→終端抵抗Ｒｔｅｒｍ２→ＮＭＯＳトランジスタＮ１
となる。

定電流源ＣＳ２側の電流ＩＥｍｐについては、
（Ｃ）Ｒｏｕｔ１→ＮＭＯＳトランジスタＮ３と、
（Ｄ）出力抵抗Ｒｏｕｔ２→終端抵抗Ｒｔｅｒｍ１→終端抵抗Ｒｔｅｒｍ２→ＮＭＯＳトランジスタＮ３
となる。Ｒｏｕｔ１＝Ｒｏｕｔ２＝Ｒｔｅｒｍ１＝Ｒｔｅｒｍ２としてＲｏｕｔ１とＲｏｕｔ２それぞれに流れる電流を表現すると、Ｒｏｕｔ１に流れる電流は、（３／４）×ＩＤａｔａ＋（３／４）×ＩＥｍｐとなり、Ｒｏｕｔ２に流れる電流は、（１／４）×ＩＤａｔａ＋（１／４）×ＩＥｍｐとなる。

この時、終端抵抗Ｒｔｅｒｍ１、Ｒｔｅｒｍ２に対しての、電流ＩＤａｔａとＩＥｍｐの向きは同一方向となる。

一方、振幅を縮小させる図６のｔ４のタイミングでは、データ信号の正転端子ＩＮＴがＨｉｇｈレベル、反転端子ＩＮＢがＬｏｗレベルであり、該データ信号を反転し１周期遅延させたエンファシス信号の正転端子ＥＭＴがＬｏｗ、反転端子ＥＭＢがＨｉｇｈのとき、電源電位ＶＤＤとＧＮＤ間の電流パスは、以下のようになる。

定電流源ＣＳ１側の電流ＩＤａｔａについては、ｔ３のタイミングと同様、
（Ｅ）出力抵抗Ｒｏｕｔ１→ＮＭＯＳトランジスタＮ１と、
（Ｆ）出力抵抗Ｒｏｕｔ２→終端抵抗Ｒｔｅｒｍ１→終端抵抗Ｒｔｅｒｍ２→ＮＭＯＳトランジスタＮ１
となる。

定電流源ＣＳ２側の電流ＩＥｍｐについては、
（Ｇ）出力抵抗Ｒｏｕｔ２→ＮＭＯＳトランジスタＮ４と、
（Ｈ）出力抵抗Ｒｏｕｔ１→終端抵抗Ｒｔｅｒｍ２→終端抵抗Ｒｔｅｒｍ１→ＮＭＯＳトランジスタＮ４
となり、終端抵抗Ｒｔｅｒｍ１、Ｒｔｅｒｍ２に対しての、電流ＩＤａｔａとＩＥｍｐの向きは、逆方向となる。Ｒｏｕｔ１＝Ｒｏｕｔ２＝Ｒｔｅｒｍ１＝Ｒｔｅｒｍ２とすると、Ｒｏｕｔ１に流れる電流は、（３／４）×ＩＤａｔａ＋（１／４）×ＩＥｍｐとなり、Ｒｏｕｔ２に流れる電流は、（１／４）×ＩＤａｔａ＋（３／４）×ＩＥｍｐとなる。

以上より、出力抵抗Ｒｏｕｔ１、Ｒｏｕｔ２と、それらに流れる電流から出力電圧ＶＯＨ、ＶＯＬを求め、プリエンファシス時とデエンファシス時とで、出力振幅Ｖｏｕｔ＝ＶＯＨ−ＶＯＬを比較すると、プリエンファシス時：Ｖｏｕｔ＝（１／２）×Ｒｏｕｔ１×（ＩＤａｔａ＋ＩＥｍｐ）、デエンファシス時：Ｖｏｕｔ＝（１／２）×Ｒｏｕｔ１×（ＩＤａｔａ−ＩＥｍｐ）となり、図６に示す様な出力波形が得られる。

なお、特許文献２には、ＬＶＤＳドライバにおいて、入力信号におけるパルス波形のエッジを検出し、エッジから微小時間だけ各スイッチング素子を介して出力信号線に供給する電流を増加し、出力信号線に出力される差動信号における立ち上がり、立ち下がり特性を向上し周波数特性を向上するようにした構成が開示されている。

特開２００４−８８６９３号公報特開２００４−１５６２１号公報

前述した従来のＣＭＬドライバ回路は、消費電流の面では不利な回路構成であり、これ自体が問題点の一つとなる。

更に、プリエンファシス機能を用いてジッタを削減する場合、振幅強調度、すなわちプリエンファシス時とデエンファシス時の振幅の比率が重要となり、図７（Ａ）、図７（Ｂ）に示すように、伝送路長が伸びるにつれ、その振幅強調度（プリエンファシスの比率）を高める必要がある。

図５及び図６を参照して説明した従来のＣＭＬドライバ回路においては、振幅強調度を高めると、消費電流が増大する。また、図５及び図６を参照して説明した従来のＣＭＬドライバ回路において、ジッタを削減しようとすると、消費電力が大きくなる、という課題がある。すなわち、ジッタ削減と消費電力とは、互いにトレードオフの関係がある。以下に説明する。

図５に示した、プリエンファシス機能付きＣＭＬバッファ回路において、プリエンファシス時の振幅をＶｅｍｐ、デエンファシス時の振幅をＶｄｅＥｍｐとすると、振幅強調度は、Ｖｅｍｐ／ＶｄｅＥｍｐで表される。

ここで、図６でのｔ３のタイミングにおいて、Ｖｅｍｐ、ＶｄｅＥｍｐは、次式（５）、（６）で与えられる。

Vemp = (IData+IEmp)・{Rout1/(Rout1+Rout2+Rterm1+Rterm2)}×(Rterm1+Rterm2) …（５）

VdeEmp = (IData-IEmp)・{Rout1/(Rout1+Rout2+Rterm1+Rterm2)}×(Rterm1+Rterm2) …（６）

一般的なＣＭＬドライバの場合、
Ｒｏｕｔ１＝Ｒｏｕｔ２＝Ｒｔｅｒｍ１＝Ｒｔｅｒｍ２
となるため、Ｖeｍｐ、ＶdｅＥｍｐは、それぞれ式（７）、（８）で表すことが出来る。

Vemp = (IData+IEmp)×(1/2)×Rout1 …（７）

VdeEmp = (IData-IEmp)×(1/2)×Rout1 …（８）

以上より、振幅強調度は、式（９）で表すことが出来る。

Vemp/VdeEmp =(IData+IEmp)/(IData-IEmp) …（９）

単に振幅強調度の値を大きくする場合、ＩＤａｔａとＩＥｍｐの比率ＩＤａｔａ／ＩＥｍｐを大きくすれば良いが、伝送後の振幅＝本来の振幅であるＶｄｅＥｍｐを維持する場合には、ＩＤａｔａ、ＩＥｍｐ共に大きくする必要がある。このため、ＣＭＬドライバ回路の全体の電流であるＩＤａｔａ−ＩＥｍｐの増加を伴うことになる。具体的な計算値を、図８に示す。なお、図８には、図５の電流源ＣＳ１、ＣＳ２の電流ＩＤａｔａ、ＩＥｍｐ、その和ＩＤａｔａ＋ＩＥｍｐ、Ｖｅｍｐ、ＶｄｅＥｍｐ、振幅強調度Ｖｅｍｐ／ＶｄｅＥｍｐについて、基準、全体の電流を固定とした場合、デエンファシス時の振幅を固定とした場合のそれぞれの一例が示されている。

本発明は、差動回路の出力対と電源間に出力抵抗を備えたカレントモードの出力バッファ回路において、出力抵抗の抵抗値をプリエンファシス時に相対的に大、デエンファシス時に相対的に小に可変制御する回路を備えている。

本発明は、データ信号を差動入力する第１の差動対と、エンファシスデータ信号を差動入力する第２の差動対と、を備え、前記第１、第２の差動対の出力対同士は共通に接続され、前記出力対同士の共通接続点である第１、第２の出力ノードは、それぞれ、第１、第２の出力抵抗回路を介して第１の電源に接続され、前記第１、第２の出力抵抗回路は、入力される制御信号によって抵抗値を可変する第１、第２の可変抵抗素子をそれぞれ備え、データ信号と、エンファシスデータ信号とを入力し、出力信号の論理が遷移するとき振幅を強調するプリエンファシス時とそれ以外とで異なる値の制御信号を出力し、前記制御信号が、前記第１、第２の可変抵抗素子に入力される論理回路と、を備えている。

本発明において、プリエンファシス時に、前記第１、第２の出力抵抗回路の抵抗値を相対的に大きくし、デエンファシス時に、前記第１、第２の出力抵抗回路の抵抗値を相対的に小さくなるように切替制御させる。

本発明において、前記エンファシスデータ信号は、前記データ信号を所定時間遅延させ反転した信号である。

本発明において、前記第１の出力抵抗回路は、前記第１の出力ノードと前記第１の電源間に接続された第１の出力抵抗と、前記第１の出力抵抗と並列に、第１の抵抗素子と第１のトランジスタよりなる第１の直列回路と、を備え、前記第２の出力抵抗回路は、前記第２の出力ノードと前記第１の電源間に接続された第２の出力抵抗と、前記第２の出力抵抗と並列に、第２の抵抗素子と、第２のトランジスタよりなる第２の直列回路と、を備え、
前記第１、第２のトランジスタの制御端子に、前記論理回路からの前記制御信号が供給される構成としてもよい。

本発明においては、前記第１、第２のトランジスタは、前記第１、第２の差動対を構成する差動トランジスタ対の導電型と逆導電型である。

本発明においては、前記第１の出力抵抗回路は、第１の抵抗素子と第１のトランジスタよりなる第１の並列回路と、第１の出力抵抗と、を備え、前記第１の並列回路と前記第１の出力抵抗とは、前記第１の出力ノードと前記第１の電源間に直列に接続され、前記第２の出力抵抗回路は、第２の抵抗素子と第２のトランジスタよりなる第２の並列回路と、第２の出力抵抗と、を備え、前記第２の並列回路と前記第２の出力抵抗とは、前記第２の出力ノードと前記第１の電源間に直列に接続され、前記第１、第２のトランジスタの制御端子に、前記論理回路からの前記制御信号が供給される、構成としてもよい。

本発明においては、前記第１、第２のトランジスタは、前記第１、第２の差動対を構成する差動トランジスタ対の導電型と同一導電型である。

本発明によれば、ＣＭＬドライバ回路において、出力抵抗を、プリエンファシス動作と連動させて可変に制御することで、プリエンファシス機能を適用した際に、消費電流を増加させることなく、ジッタを削減することができる。

上記した本発明についてさらに詳細に説明すべく、添付図面を参照して説明する。本発明は、差動回路の出力対と電源間に出力抵抗を備え、出力信号の論理が遷移するとき振幅を強調するプリエンファシス機能を具備したカレントモードロジックの出力バッファ回路であって、プリエンファシス時に、前記出力抵抗の抵抗値を相対的に大となるように切替制御する。プリエンファシス以降、出力信号が前記遷移した論理と同一の論理のとき前記強調されていた振幅を縮減するデエンファシスを行うが、この時、前記出力抵抗の抵抗値を相対的に小となるように切替制御する。より詳細には、差動回路の出力対と電源間の出力抵抗は、プリエンファシスとデエンファシスに応じて値を切り替える制御信号を制御端子に受けて抵抗値を可変させる可変抵抗素子（図９のＰ１、Ｐ２、あるいは、図１４のＮＮ１、ＮＮ２）を含む。以下実施例に即して詳細に説明する。

図９は、本発明の一実施例のＣＭＬドライバ回路の構成を示す図である。図９を参照すると、本実施例のＣＭＬドライバ回路は、共通接続されたソースが定電流源ＣＳ１に接続され、ゲートがデータ入力用の差動入力端子ＩＮＴ、ＩＮＢにそれぞれ接続され、ドレインがそれぞれ出力抵抗ＲｏｕｔＡ、ＲｏｕｔＢを介して電源ＶＤＤに接続されたＮＭＯＳトランジスタＮ１、Ｎ２よりなる差動回路と、共通接続されたソースが定電流源ＣＳ２に接続され、ゲートがエンファシスデータ入力用の差動入力端子ＥＭＴ、ＥＭＢにそれぞれ接続され、ドレインがそれぞれ出力抵抗ＲｏｕｔＡ、ＲｏｕｔＢを介して電源ＶＤＤに接続されたＮＭＯＳトランジスタＮ３、Ｎ４よりなる差動回路を備えている。ＮＭＯＳトランジスタＮ２、Ｎ４のドレインはＤＯＴに共通に接続され、ＮＭＯＳトランジスタＮ１、Ｎ３のドレインはＤＯＢに共通に接続されている。電源ＶＤＤとＮＭＯＳトランジスタＮ１、Ｎ３の共通接続されたドレイン間には、ＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）Ｐ１と抵抗Ｒ１の直列回路が出力抵抗ＲｏｕｔＡと並列に設けられており、電源ＶＤＤとＮＭＯＳトランジスタＮ２、Ｎ４の共通接続されたドレイン間には、ＰＭＯＳトランジスタＰ２と抵抗Ｒ２の直列回路が出力抵抗ＲｏｕｔＢと並列に設けられている。さらに、データＩＮＴ、エンファシスデータＥＭＴを受ける排他的否定論理和（ＥＸ−ＮＯＲ）回路を備え、ＥＸ−ＮＯＲ回路の出力は、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートに共通に接続されている。

図９に示す回路において、図１０示す信号波形を、差動入力端子ＩＮＴ、ＩＮＢに入力する。図１０のＰＭＯＳＧＡＴＥは、ＥＸ−ＮＯＲ回路の出力ノード（図９参照）の信号波形であり、ＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子の信号波形である。

なお、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のゲートにそれぞれ接続されるＩＮＴ、ＩＮＢ、ＥＭＴ、ＥＭＢに、それぞれに入力される信号は、図６に示したものと同様である。

この場合、ＥＸ−ＮＯＲ回路の出力ＰＭＯＳＧＡＴＥの論理は、出力波形のプリエンファシス動作と連動し、図１０におけるｔ３、ｔ６、ｔ８、ｔ９、ｔ１０、ｔ１２のプリエンファシスのタイミングのみ、Ｈｉｇｈ側電位を出力し、それ以外のタイミングでは、Ｌｏｗ側電位を出力する。

このため、プリエンファシス時のｔ３、ｔ６、ｔ８、ｔ９、ｔ１０、ｔ１２のタイミングにおいて、ＰＭＯＳトランジスタＰ１、Ｐ２はオフ状態となり、ＰＭＯＳトランジスタＰ１、Ｐ２のインピーダンスは増大し、デエンファシス時である、上記以外のタイミングにおいて、ＰＭＯＳトランジスタＰ１、Ｐ２はオン状態となり、ＰＭＯＳトランジスタＰ１、Ｐ２のインピーダンスは減少する。

一方、ＰＭＯＳトランジスタＰ１、Ｐ２、及び、抵抗素子Ｒ１、Ｒ２は、出力抵抗ＲｏｕｔＡ、ＲｏｕｔＢにそれぞれ並列接続されている。

したがって、ドライバの出力抵抗は、
出力抵抗ＲｏｕｔＡと、直列接続されたＰＭＯＳトランジスタＰ１と抵抗Ｒ１との合成抵抗、
出力抵抗ＲｏｕｔＢと、直列接続されたＰＭＯＳトランジスタＰ２と抵抗Ｒ２の合成抵抗となる。

よって、図９に示した回路に、図１０に示す入力信号波形を与えることで、プリエンファシス時（例えばタイミングｔ３）には、ＰＭＯＳＧＡＴＥがＨＩＧＨレベルとなり、ＰＭＯＳトランジスタＰ１、Ｐ２のインピーダンスが大、すなわち、ＣＭＬドライバ回路の出力抵抗が大きい状態を、デエンファシス時は、ＰＭＯＳトランジスタＰ１、Ｐ２のインピーダンスが小、すなわちＣＭＬドライバ回路の出力抵抗が小さい状態を作り出すことが出来る。

プリエンファシス機能を有するＣＭＬドライバ回路の振幅は、式（１０）、（１１）から定まる。なお、下式の各記号は、図５に対応している。

Vemp = (IData+IEmp)・{Rout1/(Rout1+Rout2+Rterm1+Rterm2)}×(Rterm1+Rterm2) …（１０）

VdeEmp = (IData-IEmp)・{Rout1/(Rout1+Rout2+Rterm1+Rterm2)}×(Rterm1+Rterm2) …（１１）

上式（１０）、（１１）より、出力抵抗Ｒｏｕｔ１及びＲｏｕｔ２を増加させることで、電流Ｉｄａｔａ、ＩＥｍｐを増加させることなく、振幅を増加できることが分かる。

本実施例によれば、これに対し、プリエンファシス時にのみ、出力抵抗Ｒｏｕｔ１及びＲｏｕｔ２を増加させることで、消費電流を増加させること無く、デエンファシス時の振幅も減少させること無く、振幅強調度を高めることが出来る。

すなわち、図５等に示した従来のＣＭＬドライバ回路においては、ジッタ削減と消費電力とがトレードオフの関係にあったのに対し、本実施例によれば、消費電力を増加させること無く、ジッタの削減が可能となる。

図１１は、ＣＭＬドライバ回路においてジッタ削減対策前（ジッタ削減対策無）の場合、図９の本発明の一実施例によるジッタ削減対策、図５に示した従来のＣＭＬドライバ回路によるジッタ削減対策について、図５、図９の電流源ＣＳ１、ＣＳ２の電流ＩＤａｔａ、ＩＥｍｐ、その和ＩＤａｔａ＋ＩＥｍｐ、Ｖｅｍｐ、ＶｄｅＥｍｐ、振幅強調度Ｖｅｍｐ／ＶｄｅＥｍｐ、ジッタ（ｐｓ）が、それぞれ示されている。本発明の一実施例によれば、ＩＤａｔａ、ＩＥｍｐはジッタ削減対策前同じ電流値でありながら、ジッタ（９９・６ｐｓ）は、ジッタ削減対策前のもの（１３１ｐｓ）と比べ２４％も削減されている。これに対して、図５等に示した従来のＣＭＬドライバ回路によるジッタ削減対策においては、本発明の一実施例と同程度のジッタ削減効果を得る場合、電流ＩＤａｔａ、ＩＥｍｐの値はともに、本発明の一実施例よりも大であり、振幅強調度Ｖｅｍｐ／ＶｄｅＥｍｐも、本発明の一実施例よりも大とされる。

図１２は、比較例として、従来のＣＭＬドライバ回路（ジッタ削減対策前）のシミュレーション結果を示す図である。図１３は、図９の本発明の一実施例のシミュレーション結果を示す図である。図１２において、ジッタは、１３１．２ｐｓとされる。図１３において、ジッタは、９９．６ｐｓとされる。

次に、本発明の第２の実施例について説明する。図１４は、本発明の第２の実施例の構成を示す図である。図１４を参照すると、本実施例においては、差動対を構成するＮＭＯＳトランジスタＮ１、Ｎ３の共通接続されたドレインと電源間には、抵抗ＲＲ１とＮＭＯＳトランジスタＮＮ１の並列回路と、出力抵抗ＲｏｕｔＣとが直列に接続され、差動対を構成するＮＭＯＳトランジスタＮ２、Ｎ４の共通接続されたドレインと電源間には、抵抗ＲＲ２とＮＭＯＳトランジスタＮＮ２の並列回路と、出力抵抗ＲｏｕｔＤとが直列に接続されている。本実施例は、出力抵抗の抵抗調整部を、ＰＭＯＳトランジスタと抵抗素子の直列回路（Ｐ１とＲ１の直列回路、Ｐ２とＲ２の直列回路）の前記実施例１の構成から、ＮＭＯＳトランジスタＮＮ１と抵抗素子ＲＲ１の並列回路、ＮＭＯＳトランジスタＮＮ２と抵抗素子ＲＲ２の並列回路に変更し、並列回路と出力抵抗を、電源と差動出力端子間に直列に接続する構成としている。

これに伴い、図９の排他的否定論理和（ＥＸ−ＮＯＲ）回路を排他的論理和（ＥＸ−ＯＲ）回路に変更している。

入力波形に対する各点の波形は、図１５に示すものとなり、ＥＸ−ＯＲの出力で、かつ、ＮＭＯＳトランジスタＮＮ１、ＮＮ２のゲート端子であるＮＭＯＳＧＡＴＥは、図１５に示すｔ３、ｔ６、ｔ８、ｔ９、ｔ１０、ｔ１２のプリエンファシスのタイミングのみ、Ｌｏｗ側電位を出力し、それ以外のタイミングでは、Ｈｉｇｈ側電位を出力する。

このため、プリエンファシス時は、ＮＭＯＳトランジスタＮＮ１、ＮＮ２はオフ状態となり、ＮＭＯＳトランジスタＮＮ１、ＮＮ２のインピーダンスは増大し、デエンファシス時は、オン状態となり、ＮＭＯＳトランジスタＮＮ１、ＮＮ２のインピーダンスは減少する。

一方、ＮＭＯＳトランジスタＮＮ１は、抵抗ＲＲ１と並列に、ＮＭＯＳトランジスタＮＮ２は抵抗ＲＲ２と並列に接続されている。したがって、図１４のドライバ回路の出力抵抗は、
並列接続されたＮＭＯＳトランジスタＮＮ１と抵抗ＲＲ１と、この並列回路に直列に接続された抵抗ＲｏｕｔＣの合成抵抗と、
並列接続されたＮＭＯＳトランジスタＮＮ２と抵抗ＲＲ２と、この並列回路に直列に接続された抵抗ＲｏｕｔＤの合成抵抗となる。

上記動作により、プリエンファシス時は、ＮＭＯＳトランジスタＮＮ１、ＮＮ２のインピーダンスが大、すなわち出力抵抗が大きく、デエンファシス時は、ＮＭＯＳトランジスタＮＮ１、ＮＮ２のインピーダンスが小、すなわち、出力抵抗が小さくなる。よって、本実施例においても、前記実施例１と同様の作用効果を奏する。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

ＣＭＬドライバ回路の典型的な構成を示す図である。伝送路による信号の減衰の概念を説明するための図であるプリエンファシスの概略を説明するための図である。ＣＭＬドライバ回路における信号波形を示すタイミングチャートである。プリエンファシス機能付きのＣＭＬドライバ回路の構成を示す図である。プリエンファシス機能付きのＣＭＬドライバ回路の信号波形を示すタイミングチャートである。（Ａ）、（Ｂ）は伝送路長とプリエンファシスの強調度の関係を説明するための図である。振幅強調度を高めた場合の、電流、振幅の計算値を一覧で示す図である。本発明の一実施例の構成を示す図である。本発明の一実施例における信号波形を示すタイミングチャートである。本発明の一実施例と従来の回路の特性を比較して示す図である。従来の回路のシミュレーション波形を示す図である。本発明の一実施例のシミュレーション波形を示す図である。本発明の第２の実施例の構成を示す図である。本発明の第２の実施例における信号波形を示すタイミングチャートである。

符号の説明

ＣＳ１、ＣＳ２定電流源
ＤＯＴ、ＤＯＢデータ信号の差動出力端子
ＥＭＴ、ＥＭＢエンファシスデータ入力差動端子
ＩＮＴ、ＩＮＢデータ信号の差動入力端子
Ｎ１、Ｎ２、Ｎ３、Ｎ４、ＮＮ１、ＮＮ２ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ＰＭＯＳトランジスタ
ＲｏｕｔＡ、ＲｏｕｔＢ、ＲｏｕｔＣ、ＲｏｕｔＤ、Ｒｏｕｔ１、Ｒｏｕｔ２出力抵抗
ＲＲ１、ＲＲ２抵抗
Ｒｔｅｒｍ１、Ｒｔｅｒｍ２終端抵抗

Claims

データ信号を差動入力する第１の差動対と、
エンファシスデータ信号を差動入力する第２の差動対と、
を備え、
前記第１、第２の差動対の出力対同士は共通に接続され、前記出力対同士の共通接続点である第１、第２の出力ノードは、それぞれ、第１、第２の出力抵抗回路を介して第１の電源に接続され、
前記第１、第２の出力抵抗回路は、入力される制御信号によって抵抗値を可変する第１、第２の可変抵抗素子をそれぞれ備え、
データ信号と、エンファシスデータ信号とを入力し、出力信号の論理が遷移するとき振幅を強調するプリエンファシス時とそれ以外とで異なる値の制御信号を出力し、前記制御信号が、前記第１、第２の可変抵抗素子に入力される論理回路と、
を備えている、ことを特徴とする出力バッファ回路。
プリエンファシス時に、前記第１及び第２の出力抵抗回路の抵抗値は相対的に大とされ、
前記出力信号が前記遷移以降、前記遷移した論理と同一の論理のとき前記強調されていた振幅を縮減するデエンファシス時には、前記第１及び第２の出力抵抗回路の抵抗値は相対的に小さくなるように、切替えられる、ことを特徴とする請求項１記載の出力バッファ回路。
前記エンファシスデータ信号は、前記データ信号を所定時間遅延させ反転した信号である、ことを特徴とする請求項１記載の出力バッファ回路。
前記第１の出力抵抗回路は、
前記第１の出力ノードと前記第１の電源間に接続された第１の出力抵抗と、
前記第１の出力ノードと前記第１の電源間に、前記第１の出力抵抗と並列に接続され、第１の抵抗素子と第１のトランジスタよりなる第１の直列回路と、
を備え、
前記第２の出力抵抗回路は、
前記第２の出力ノードと前記第１の電源間に接続された第２の出力抵抗と、
前記第２の出力ノードと前記第１の電源間に、前記第２の出力抵抗と並列に接続され、第２の抵抗素子と第２のトランジスタよりなる第２の直列回路と、
を備え、
前記第１、第２のトランジスタの制御端子に、前記論理回路からの前記制御信号が供給される、ことを特徴とする請求項１記載の出力バッファ回路。
前記第１の出力抵抗回路は、
第１の抵抗素子と第１のトランジスタよりなる第１の並列回路と、第１の出力抵抗と、を備え、前記第１の並列回路と前記第１の出力抵抗とは、前記第１の出力ノードと前記第１の電源間に直列に接続され、
前記第２の出力抵抗回路は、
第２の抵抗素子と第２のトランジスタよりなる第２の並列回路と、第２の出力抵抗と、を備え、前記第２の並列回路と前記第２の出力抵抗とは、前記第２の出力ノードと前記第１の電源間に直列に接続され、
前記第１、第２のトランジスタの制御端子に、前記論理回路からの前記制御信号が供給される、ことを特徴とする請求項１記載の出力バッファ回路。
前記第１、第２の差動対は、それぞれ、前記第１、第２の差動対にそれぞれ電流を供給する第１、第２の電流源を介して、第２の電源に接続されている、ことを特徴とする請求項１記載の出力バッファ回路。
請求項１乃至６のいずれか一に記載の出力バッファ回路を備えた半導体装置。
請求項１乃至６のいずれか一に記載の出力バッファ回路をシリアル出力に備えたインタフェース回路。