JP4680004B2 - デエンファシス機能を有する出力バッファ回路 - Google Patents

Description

本発明は、半導体回路に関し、特にデエンファシス機能を有する出力バッファ回路に関する。

出力信号の論理の変化時に強調（エンファシス）された振幅を、信号値が無変化時に該強調された振幅から小さくするデエンファシス機能を備えた出力バッファとして特許文献１、２等が参照される。特許文献１には、メインバッファと、遅延回路と、エンファシスドライバと、差動回路よりなる減算器を備えた構成が開示されている。特許文献２には、ＣＭＯＳインバータによるエンファシス回路として、エンファシス機能の要否を制御信号に基づき切替制御するトライステート型バッファを備えた構成が開示されている。

図８は、従来のデエンファシス機能を備えた出力バッファ回路の構成を示す図である。なお、以下では、説明のため、特許文献１に記載された構成(差動回路)に、エンファシス機能を活性化する制御信号として、ＥＮＡＢＬＥ信号を導入した場合の構成を例に説明する。また、特許文献１、２には、信号の論理が変化した直後の１ビット目の信号であるトランジションビットで振幅を強調するプリエンファシス機能とトランジションビットにつづくビットで論理が遷移しないとき、振幅を減少させるデエンファシス機能を備えた、出力バッファが開示されているが、以下では、トランジションビットでは電源電位ＶＤＤで規定される振幅を出力し、トランジションビットにつづくビットで論理が遷移しないとき、振幅を減少させるデエンファシス機能を備えた出力バッファについて説明する。

図８を参照すると、出力バッファ回路は、データ信号を差動入力する差動入力端子（ＩＮＰ／ＩＮＮ）と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力された差動信号を入力するメインデータ用プリバッファ５３と、メインデータ用プリバッファ５３からの差動出力５７を入力するメインデータ用メインバッファ５１と、差動入力端子（ＩＮＰ／ＩＮＮ）に入力された差動信号を入力し遅延させて差動出力する遅延回路５５と、遅延回路５５からの出力５６を差動入力するデエンファシス用プリバッファ５４と、デエンファシス用プリバッファ５４からの出力５８を差動入力するデエンファシス用メインバッファ５２を備えている。メインデータ用メインバッファ５１の正転出力とデエンファシス用メインバッファ５２の反転出力（○印）は正転出力端子ＯＵＴＰに共通に接続され、メインデータ用メインバッファ５１の反転出力とデエンファシス用メインバッファ５２の正転出力は反転出力端子ＯＵＴＮに共通に接続されている。デエンファシス用プリバッファ５４とデエンファシス用メインバッファ５２は、制御信号ＥＮＡＢＬＥを受け、制御信号ＥＮＡＢＬＥが活性状態のとき、活性化され、動作状態となり、制御信号ＥＮＡＢＬＥが非活性状態のとき、非活性状態とされる。

メインデータ用メインバッファ５１とデエンファシス用メインバッファ５２により、出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理の変化時の振幅を強調して出力する。

デエンファシス非設定時には、制御信号ＥＮＡＢＬＥにより、デエンファシス用メインバッファ５２、デエンファシス用プリバッファ５４を非活性状態にして、メインデータ用メインバッファ５１単体で、伝送線路（ＯＵＴＰ、ＯＵＴＮに接続される平衡型伝送線路）を駆動できる駆動能力を有する。

メインバッファ５０から出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理が変化した直後の１ビット目の信号であるトランジションビットの振幅は、デエンファシスの設定と非設定で同じである。トランジションビット以降の信号であるノントランジションビットの振幅を減衰させることで、波形強調が行われる。例えばＬＯＷからＨＩＧＨに遷移するトランジションビットで出力信号レベルＶＯＨを電源電位ＶＤＤとした場合、つづくビットがＨＩＧＨの場合（ノントランジションビット）、この信号の振幅ＶＯＨをＶＤＤよりも下げる。ＨＩＧＨからＬＯＷに遷移するトランジションビットで出力信号レベルＶＯＬをＧＮＤ電位とした場合、つづくビットがＬＯＷの場合（ノントランジションビット）、この信号の振幅ＶＯＬをＧＮＤよりも上げる。

図９は、図８のメインデータ用メインバッファ５１とデエンファシス用メインバッファ５２の構成例を示す図である。図９において、図８のバッファ５１が回路６０に対応し、図８のバッファ５２が回路６１に対応する。

図９を参照すると、ソースが共通接続され定電流源Ｉ３（電流値は可変に制御される）に接続され、ゲートに、図８のメインデータ５７の正転信号(Main data positive）と反転信号(Main data negative）をそれぞれ入力するＮチャネルＭＯＳトランジスタ６２、６３と、ソースが共通接続され定電流源Ｉ４（電流値は可変に制御される）に接続され、ゲートに、図８のエンファシスデータ５８の正転信号(Emphasis data positive）と反転信号(Emphasis data negative）を入力するＮチャネルＭＯＳトランジスタ６４、６５とを備え、トランジスタ６２のドレインとトランジスタ６５のドレインは共通接続されて反転端子ＯＵＴＮに接続されるとともに、抵抗Ｒ１を介して電源ＶＤＤに接続され、トランジスタ６３のドレインとトランジスタ６４のドレインは共通接続されて正転端子ＯＵＴＰに接続されるとともに、抵抗Ｒ２を介して電源ＶＤＤに接続される。ＮチャネルＭＯＳトランジスタ６４、６５の共通ソースとグランド間には、定電流源Ｉ４とスイッチＳＷが直列形態に接続されており、エンファシス非設定時、制御信号ＥＮＡＢＬＥが非活性状態でスイッチＳＷはオフする。以下、エンファシス設定時（制御信号ＥＮＡＢＬＥが活性状態でスイッチＳＷがオン）の動作を説明する。なお、以下では、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。

メインデータ５７の正転信号と反転信号が１、０で、エンファシスデータ５８の正転信号、反転信号が０、１のとき（メインデータ５７の正転信号が０から１へ変化するトランジションビット）、ドレインが共通接続されたトランジスタ６２、６５がオンし、トランジスタ６３、６４はオフし、抵抗Ｒ１には、定電流源Ｉ３とＩ４の電流和Ｉに対応する電流が流れる。ＯＵＴＮ＝ＶＤＤ−（Ｉ３＋Ｉ４）×Ｒ１、ＯＵＴＰ＝ＶＤＤとなり、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝（Ｉ３＋Ｉ４）×Ｒ１となる。

メインデータ５７の正転信号と反転信号が１、０で、エンファシスデータ５８の正転信号、反転信号が１、０のとき、トランジスタ６２、６４がオンし、トランジスタ６３、６５はオフし、抵抗Ｒ１、Ｒ２には、Ｉ３と、Ｉ４に対応する電流が流れ、ＯＵＴＰとＯＵＴＮの差電圧は、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ３、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ４より、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ３−Ｒ２×Ｉ４となる。Ｒ１＝Ｒ２＝Ｒの場合、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ３−Ｉ４）となり、図９の回路は、減算回路となる。ＯＵＴＰ−ＯＵＴＮの振幅は、トランジションビットのとき（（Ｉ３＋Ｉ４）×Ｒ１）よりも狭まりデエンファシスが行われる。

メインデータ５７の正転信号と反転信号が０、１で、エンファシスデータ５８の正転信号、反転信号が１、０のとき（メインデータ５７の正転信号が１から０へ変化するトランジションビット）、トランジスタ６３、６４がオンし、トランジスタ６２、６５はオフし、抵抗Ｒ２には、Ｉ３とＩ４の電流和に対応する電流が流れる。ＯＵＴＰ＝ＶＤＤ−（Ｉ３＋Ｉ４）×Ｒ２、ＯＵＴＮ＝ＶＤＤとなり、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝−（Ｉ３＋Ｉ４）×Ｒ２となる。メインデータ５７の正転信号と反転信号が０、１で、エンファシスデータ５８の正転信号、反転信号が０、１のとき、トランジスタ６３、６５がオンし、トランジスタ６２、６４はオフし、抵抗Ｒ１、Ｒ２には、Ｉ４と、Ｉ３に対応する電流が流れ、ＯＵＴＰとＯＵＴＮの差電圧は、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ４、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ３より、出力信号の振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ４−Ｒ２×Ｉ３となる。Ｒ１＝Ｒ２＝Ｒの場合、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ４−Ｉ３）となり、図９の回路は、減算回路となる。ＯＵＴＰ−ＯＵＴＮの振幅はトランジションビットのときよりも狭まりデエンファシスが行われることがわかる。

エンファシス非設定時、差動回路６１は非活性状態とされ、差動回路６０のみ動作する。

差動回路６０のトランジスタ６２、６３は、デエンファシス非設定時に、差動回路６０単体で、伝送線路を駆動できる回路サイズを有しており、回路６１は、デエンファシスレベルにより決まる駆動電流から回路サイズが決まる。

デエンファシス設定時（制御信号ＥＮＡＢＬＥ活性化時）に、差動回路６０、６１のそれぞれの定電流源Ｉ３と定電流源Ｉ４に流す電流は、デエンファシスレベルによって決まる比率の関係を有する電流値であり、デエンファシス非設定時には、定電流源Ｉ３にのみ、伝送線路を駆動する電流が流れ、定電流源Ｉ４には電流が流れない。

そして、デエンファシス設定と、デエンファシス非設定のいずれの場合も、トランジションビットの振幅が同じとなるような構成とした場合、デエンファシス設定時の定電流源Ｉ３と定電流源Ｉ４の合計の電流値Ｉと、デエンファシス非設定時の定電流源Ｉ３の電流値Ｉが等しくなるように制御される。例えばデエンファシス非設定時（回路６１は非活性）には、回路６０の定電流源Ｉ３が、デエンファシス設定時における定電流源Ｉ３と定電流源Ｉ４の合計値Ｉとなるように、電流値が可変制御される。

ここで、
Ａを、伝送線路を駆動するために必要な駆動能力（駆動電流、回路サイズ）、
Ｂを、回路６０の駆動能力、
Ｃを、回路６１の駆動能力、
Ｄを、エンファシス設定時に必要なエンファシスレベル（［ｄＢ］）とすると、以下の（１）、（２）がなりたつ。

Ａ＝Ｂ …（１）
Ｄ＝２０＊ｌｏｇ［（Ｂ−Ｃ）／（Ｂ＋Ｃ）］ （Ｂ＞Ｃ） …（２）
の関係が成り立つ。

具体的な数値を上式（１）、（２）に代入して調べてみる。

仮に、Ａ＝１２０、Ｄ＝−３．５［ｄＢ］とすると、式（１）、（２）より、
Ｂ＝１２０、Ｃ＝２４となり、回路６０、６１の駆動能力の比Ｂ：Ｃは、５：１の関係となる。

また、Ａ＝１２０、Ｄ＝−６［ｄＢ］とすると、式（１）、（２）より、
Ｂ＝１２０、Ｃ＝４０となり、回路６０、６１の駆動能力の比Ｂ：Ｃは、３：１の関係となる。

このように、デエンファシスレベルが−３．５［ｄＢ］、−６［ｄＢ］の場合、回路６０、６１の駆動能力の比はそれぞれ、５：１、３：１となる。すなわち、デエンファシスレベルが大きくなる程、デエンファシス用メインバッファのサイズが大きくなり、それに伴いプリバッファサイズも大きくなる。

特開２００４−８８６９３号公報 特開２００２−９４３６５号公報

デエンファシス非設定時には、デエンファシス用メインバッファをディスエーブル状態にして、メインデータ用メインバッファ単体で、伝送線路を駆動できる駆動能力（回路サイズ）を確保する必要がある。これに伴って、メインバッファ、プリバッファサイズが大型化してレイアウト面積、パワーの面で非常に非効率となる、という課題がある。

また、デエンファシスレベルが大きくなれば大きくなる程、デエンファシス用出力バッファ（メインバッファ、プリバッファ）の回路サイズが大きくなっていく。

このように、デエンファシス用メインバッファ、メインデータ用メインバッファをそれぞれ専用化して設計した場合、デエンファシス非設定時には、デエンファシス用メインバッファを動作させない状態が起きるため、メインデータ用メインバッファ単体で伝送線路を駆動できる駆動能力（回路サイズ）を確保する必要がある。

このため、メインバッファ、プリバッファサイズも大型化してレイアウト面積、パワーの面で非常に非効率となるという課題がある。

本発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る装置は、データ信号を入力し出力端子から出力するデータ用の第１の出力バッファと、前記出力端子に出力端が接続された第２の出力バッファと、デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記第２の出力バッファの入力端に前記データ信号を入力してデータ用のバッファとして動作させ、前記制御信号がデエンファシス設定を示す時には、前記第２の出力バッファの入力端に、前記データ信号を遅延させたエンファシスデータを入力してデエンファシス用のバッファとして動作させるように切替制御する選択回路と、を備えている、ことを特徴とする。

本発明において、前記データ信号は差動信号よりなり、前記第１の出力バッファが、差動回路よりなる第１のプリバッファと、前記第１のプリバッファを受ける差動回路よりなる第１のメインバッファと、を備え、前記第２の出力バッファが、差動回路よりなる第２のメインバッファを備え、前記第１のメインバッファの差動出力の正転、反転出力は、前記第２のメインバッファの差動出力の反転、正転出力とそれぞれ共通接続され、前記選択回路には、前記データ信号を反転させた差動信号と、前記データ信号を遅延回路で遅延させた差動信号とを入力し、前記制御信号がデエンファシス設定を示す時には、前記データ信号を前記遅延回路で遅延させた信号を、前記第２のメインバッファの入力端に差動入力し、前記制御信号がデエンファシス非設定を示す時には、前記データ信号を反転した信号を前記第２のメインバッファに入力して、前記第１、第２のメインバッファを加算器として動作させ、前記第２の出力バッファをメインデータ用出力バッファとして動作させる。

本発明の他のアスペクトに係る装置は、データ信号を差動入力して差動出力する第１のバッファと、第２、第３のバッファとを備え、前記第１のバッファの正転、反転出力は、前記第２、第３のバッファの反転、正転出力とそれぞれ共通接続され、前記データ信号を遅延させる遅延回路と、前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第１の選択制御信号に基づき一方を出力して前記第２のバッファに出力する第１の選択回路と、前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第２の選択制御信号に基づき一方を出力して前記第３のバッファに出力する第２の選択回路と、を含む。

本発明の他のアスペクトに係る回路は、データ信号を入力して出力する反転回路と、前記反転回路の出力を入力として受け出力端子より出力する第１の反転型の出力バッファと、前記データ信号を遅延させる遅延回路と、前記遅延回路の出力と前記反転回路の出力を入力し、デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記反転回路の出力を選択して出力し、前記制御信号がデエンファシス設定を示す時には、前記遅延回路の出力を選択して出力する選択回路と、前記選択回路の出力を入力として受け、前記第１の反転型の出力バッファの出力と出力が共通に接続された第２の反転型の出力バッファと、を備えている。

本発明は、デエンファシス（「プリエンファシス」とも呼ばれる）機能を有する出力バッファを構成するメインデータ用出力バッファ（メインバッファとプリバッファ）と、デエンファシス用出力バッファ（メインバッファとプリバッファ）のうち、デエンファシス用出力バッファを、デエンファシス非設定時には、メインデータ用出力バッファとして動作させる。

本発明によれば、デエンファシス用出力バッファを、デエンファシス非設定時には、メインデータ用出力バッファとして動作させることで、プリバッファを含めた回路全体の最適化をはかり、回路素子数を削減すると共に、低消費電力化を可能とする。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、図１を参照すると、メインデータ用出力バッファ（１３、１１）と、デエンファシス用出力バッファ（１２）と、デエンファシス設定とデエンファシス非設定を指示する制御信号（ＳＥＬＥＣＴ）を入力し、前記制御信号がデエンファシス非設定を示す時には、前記デエンファシス用出力バッファ（１２）にメインデータを入力してメインデータ用出力バッファとして動作させ、前記制御信号がデエンファシス設定を示す時には、前記デエンファシス用出力バッファ（１２）に、前記メインデータを遅延回路（１５）で遅延させたエンファシスデータを入力してデエンファシス用出力バッファとして動作させるように切替制御するセレクタ（１４）と、を備えている。

本発明の他の実施の形態に係る回路は、図３を参照すると、データ信号を差動入力して差動出力する第１のバッファ（１１）と、第２、第３のバッファ（１２、１２ａ）とを備え、前記第１のバッファ（１１）の正転、反転出力は、前記第２、第３のバッファ（１２、１２ａ）の反転、正転出力とそれぞれ共通接続され、前記データ信号を遅延させる遅延回路（１５）と、前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第１の選択制御信号（ＳＥＬＥＣＴ１）に基づき一方を出力して前記第２のバッファに出力する第１の選択回路（１４）と、前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第２の選択制御信号（ＳＥＬＥＣＴ２）に基づき一方を出力して前記第３のバッファに出力する第２の選択回路（１４ａ）と、を含む。

本発明の他の実施の形態に係る回路は、図４を参照すると、データ信号を入力して出力する反転回路（２３）と、前記反転回路の出力を入力として受け出力端子より出力する第１の反転型の出力バッファ（２１）と、前記データ信号を遅延させる遅延回路（２５）と、前記遅延回路の出力と前記反転回路の出力を入力し、デエンファシス設定とデエンファシス非設定を指示する制御信号（ＳＥＬＥＣＴ）を入力し、前記制御信号がデエンファシス非設定を示す時には、前記反転回路の出力を選択して出力し、前記制御信号（ＳＥＬＥＣＴ）がデエンファシス設定を示す時には、前記遅延回路の出力を選択して出力する選択回路２４と、前記選択回路（２４）の出力を入力として受け、前記第１の反転型の出力バッファ（２１）の出力と出力が共通に接続された第２の反転型の出力バッファ（２２）と、を備えている。以下各実施例を詳細に説明する。

図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例の出力バッファ回路は、データ信号を差動入力する差動入力端子（ＩＮＰ／ＩＮＮ）と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力されたデータ信号１９を差動入力するメインデータ用プリバッファ１３と、メインデータ用プリバッファ１３の差動出力１７を差動で入力するメインデータ用メインバッファ１１と、差動入力端子（ＩＮＰ／ＩＮＮ）に入力されたデータ信号１９を差動入力し遅延させて出力する遅延回路１５と、遅延回路１５から差動出力１６と、差動入力端子（ＩＮＰ／ＩＮＮ）に入力された差動データ信号１９の反転信号１９ａ（正転信号と反転信号を入れ替えた差動信号）とを入力とし、制御信号ＳＥＬＥＣＴによって、いずれか一方の差動信号を出力する選択回路１４と、選択回路１４の出力１８を差動入力するメインバッファ（「デエンファシス用メインバッファ」という）１２と、を備えている。

メインデータ用メインバッファ１１の正転出力と、デエンファシス用メインバッファ１２の反転出力（○印）とは、正転端子ＯＵＴＰに共通接続され、メインデータ用メインバッファ１１の反転出力（○印）と、デエンファシス用メインバッファ１２の正転出力とは反転端子ＯＵＴＮに共通接続されている。メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２により、出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理の変化時の振幅を広げて信号を強調して出力する。

メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２を合わせた駆動能力が、伝送線路を駆動するために必要な駆動能力であり、メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２それぞれの駆動能力（回路サイズ）は、必要とするデエンファシスレベルの比率により決められる。

メインバッファから出力（ＯＵＴＰ／ＯＵＴＮ）する信号の論理が変化した直後の１ビット目の信号であるトランジションビット（遷移ビット）の振幅は、デエンファシス設定時と、デエンファシス非設定時で同じである。

トランジションビット以降の信号であり、トランジションビットにおける遷移後の論理と同じ論理のノントランジションビット（非遷移ビット）の振幅を減衰させる。

選択回路１４は、制御信号ＳＥＬＥＣＴがデエンファシス設定を示す場合、遅延回路１５からの信号１６を選択する。

選択回路１４は、制御信号ＳＥＬＥＣＴがデエンファシス非設定を示す場合には、入力差動信号（ＩＮＰ／ＩＮＮ）１９の反転信号１９ａを選択する。正転入力端子ＩＮＰと反転入力端子ＩＮＮの各信号は、選択回路１４には、クロスして、反転入力端と正転入力端に入力されており、選択回路１４の出力は、デエンファシス用メインバッファ１２に入力される。

回路１０は、デエンファシス設定時には、差動入力端子（ＩＮＰ／ＩＮＮ）から入力され、プリバッファ１３を経由してくる差動信号１７と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力され遅延回路１５で遅延させた差動信号１６との２つの信号の減算を行い、信号の論理の変化時の振幅が強調（エンファシス）された信号を出力する回路である。

一方、メインバッファ回路１０は、デエンファシス非設定時には、差動入力端子（ＩＮＰ／ＩＮＮ）から入力された差動データ信号１９と、該差動データ信号１９の反転信号１９ａの２つの信号の減算を行い、つまり、差動データ信号１９同士の加算を行う。すなわち、減衰した信号は出力せず、常にトランジションビットと、非トランジションビットの振幅が同じ振幅の信号を出力する。

本実施例では、デエンファシス非設定時には、デエンファシス用出力メインバッファ１２は、メインデータ用出力バッファとして動作する。

図２は、図１の回路１０の構成の一実施例を示す図であり、図２の３６は、図１の回路１０に対応する。差動出力バッファである場合、メインデータ用メインバッファ１１およびデエンファシス用メインバッファ１２は、回路３０および回路３１から構成される。

図２を参照すると、ソースが共通接続され定電流源Ｉ１に接続され、ゲートに、メインデータ１７の正転信号（Main data positive）と反転信号（Main data negative）をそれぞれ入力するＮチャネルＭＯＳトランジスタ３２、３３と、ソースが共通接続され定電流源Ｉ２に接続され、ゲートに、選択回路１４の出力１８の正転信号と反転信号を入力するＮチャネルＭＯＳトランジスタ３４、３５とを備え、トランジスタ３２とトランジスタ３５のドレインは共通接続されて反転端子ＯＵＴＮに接続されるとともに、抵抗Ｒ１を介して電源ＶＤＤに接続され、トランジスタ３３とトランジスタ３４のドレインは共通接続されて正転端子ＯＵＴＰに接続されるとともに、抵抗Ｒ２を介して電源ＶＤＤに接続される。

図１及び図２を参照して、まずエンファシス設定時の動作を説明する。デエンファシス設定時には、回路３６では、差動入力端子（ＩＮＰ／ＩＮＮ）から入力され、図１のプリバッファ１３を経由してくる差動信号１７と、差動入力端子（ＩＮＰ／ＩＮＮ）から入力され遅延回路１５で遅延させた差動信号１８の２つの差動信号の減算を行い、信号の論理の変化時の振幅が強調（エンファシス）された信号を出力する。なお、以下では、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。

メインデータ１７の正転信号と反転信号が１、０で、選択回路１４の出力１８（遅延回路１５の出力１６）の正転信号、反転信号が０、１のとき（メインデータ１７の正転信号が０から１へ変化するトランジションビット）、ドレインが共通接続されたトランジスタ３２、３５がオンし、トランジスタ３３、３４はオフし、抵抗Ｒ１には、定電流源Ｉ１とＩ２の電流和に対応する電流が流れる。ＯＵＴＮ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１、ＯＵＴＰ＝ＶＤＤとなり、振幅（ＯＵＴＰとＯＵＴＮの差電位）は、ＯＵＴＰ−ＯＵＴＮ＝（Ｉ１＋Ｉ２）×Ｒ１となる。

メインデータ１７の正転信号と反転信号が１、０で、選択回路１４の出力１８（遅延回路１５の出力１６）の正転信号、反転信号が１、０のとき、トランジスタ３２、３４がオンし、トランジスタ３３、３５はオフし、抵抗Ｒ１、Ｒ２には、定電流源Ｉ１、Ｉ２にそれぞれ対応する電流が流れ、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ１、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ２より、振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ１−Ｒ２×Ｉ２となる。Ｒ１＝Ｒ２＝Ｒのとき、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ１−Ｉ２）となる。ＯＵＴＰ−ＯＵＴＮの振幅は、トランジションビットよりも狭まりデエンファシスが行われる。

メインデータ１７の正転信号と反転信号が０、１で、選択回路１４の出力１８（遅延回路１５の出力１６）の正転信号、反転信号が１、０のとき（メインデータ１７の正転信号が１から０へ変化するトランジションビット）、トランジスタ３３、３４がオンし、トランジスタ３２、３５はオフし、抵抗Ｒ２には、定電流源Ｉ１とＩ２の電流和に対応する電流が流れる。ＯＵＴＰ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ２、ＯＵＴＮ＝ＶＤＤ、したがって、振幅（ＯＵＴＰとＯＵＴＮの差電位）は、ＯＵＴＰ−ＯＵＴＮ＝−（Ｉ１＋Ｉ２）×Ｒ２となる。

メインデータ１７の正転信号と反転信号が０、１で、選択回路１４の出力１８（遅延回路１５の出力１６）の正転信号、反転信号が０、１のとき、トランジスタ３３、３５がオンし、トランジスタ３２、３４はオフし、抵抗Ｒ１、Ｒ２には、定電流源Ｉ２、定電流源Ｉ１に対応する電流が流れ、ＯＵＴＰとＯＵＴＮの差電圧は、ＯＵＴＮ＝ＶＤＤ−Ｒ１×Ｉ２、ＯＵＴＰ＝ＶＤＤ−Ｒ２×Ｉ１より、振幅は、ＯＵＴＰ−ＯＵＴＮ＝Ｒ１×Ｉ２−Ｒ２×Ｉ１となる。Ｒ１＝Ｒ２＝Ｒのとき、ＯＵＴＰ−ＯＵＴＮ＝Ｒ×（Ｉ２−Ｉ１）となる。ＯＵＴＰ−ＯＵＴＮの振幅は、トランジションビットよりも狭まりデエンファシスが行われる。

次に、図１及び図２を参照して、デエンファシス非選択時（ＳＥＬＥＣＴは、反転信号１９ａを選択）の動作を説明する。

メインデータ１７の正転信号と反転信号がそれぞれ１、０のとき、選択回路１４の出力１８（差動データ信号１９の反転信号１９ａ）の正転信号、反転信号はそれぞれ０、１となり、ドレインが共通接続されたトランジスタ３２、３５がオンし、トランジスタ３３、３４はオフし、抵抗Ｒ１には、Ｉ１とＩ２の電流和に対応する電流が流れる。

ＯＵＴＮ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ１、ＯＵＴＰ＝ＶＤＤとなり、振幅は、ＯＵＴＰ−ＯＵＴＮ＝（Ｉ１＋Ｉ２）×Ｒ１となる。

メインデータ１７の正転信号と反転信号がそれぞれ０、１で、選択回路１４の出力１８（差動データ信号１９の反転信号１９ａ）の正転信号、反転信号がそれぞれ１、０のとき、トランジスタ３３、３４がオンし、トランジスタ３２、３５はオフし、抵抗Ｒ２には、Ｉ１とＩ２の電流和に対応する電流が流れる。ＯＵＴＰ＝ＶＤＤ−（Ｉ１＋Ｉ２）×Ｒ２、ＯＵＴＮ＝ＶＤＤとなり、振幅は、ＯＵＴＰ−ＯＵＴＮ＝−（Ｉ１＋Ｉ２）×Ｒ２となる。

出力信号の値が変化しないノントランジションビットにおいても、エンファシスされた振幅のままとされる。

ＮチャネルＭＯＳトランジスタ３２、３３とＮチャネルＭＯＳトランジスタ３４、３５のトランジスタサイズの比率、および、定電流源Ｉ１とＩ２の電流比率は、必要とするエンファシスレベルにより決まり、その合計のトランジスタサイズおよび駆動する合計電流は、デエンファシス非設定時に伝送路を駆動するために必要とする駆動能力から決まる。

ここで決まったそれぞれのメインバッファの駆動電流は、デエンファシスの設定、非設定に関わらず固定である。ただし、エンファシスの設定とは関係なく出力振幅を可変の構成にしている出力バッファの場合は、その制御される振幅に応じてそれぞれの電流は変化するがＩ１とＩ２の比率は固定である。

具体的な比率の計算の一例を以下に示す。

Ａを、デエンファシス非設定時に伝送路を駆動するために必要な合計の駆動能力（駆動電流、回路サイズ）、
Ｂを、回路３０の駆動能力、
Ｃを、回路３１の駆動能力、
Ｄを、エンファシス設定時に必要なエンファシスレベル［ｄＢ］とすると、以下の式（３）、（４）が成り立つ。

Ａ＝Ｂ＋Ｃ …（３）

Ｄ＝２０＊ｌｏｇ［（Ｂ−Ｃ）／（Ｂ＋Ｃ）］ （Ｂ＞Ｃ） …（４）

本実施例は、上記関係式を持つメインデータ用メインバッファ１１とデエンファシス用メインバッファ１２を有する。

メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２のサイズ比率について具体的に数値を当てはめると、
Ａ＝１２０、Ｄ＝−３．５［ｄＢ］とすると、式（３）、（４）より、
Ｂ＝１００、Ｃ＝２０で、メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２のサイズ比は、５：１の関係となる。

Ａ＝１２０、Ｄ＝−６［ｄＢ］とすると、Ｂ＝９０、Ｃ＝３０で、メインデータ用メインバッファ１１とデエンファシス用メインバッファ１２のサイズ比は、３：１の関係となる。

このように、伝送線路を駆動するために必要な駆動能力からメインバッファ全体の回路サイズが決まり、必要としているデエンファシスレベルから決まる比率によって設計されたメインデータ用メインバッファ１１と、デエンファシス用メインバッファ１２を駆動するプリバッファサイズ（図１の１３と、セレクタ１４内の不図示の出力バッファ）の比率も、ほぼ、メインバッファ１１、１２の比率と同等になる。

図６及び図７は、メインバッファ１１とメインバッファ１２に入力される信号の論理と、それらバッファから出力される信号の論理、振幅の関係を模式的に示す波形図である（簡単のため、正転信号のみ示す）。

デエンファシス設定時の波形を示す図６において、信号Ｄ１は、メインバッファ１１に入力される信号であり、信号Ｄ２は遅延回路１５により信号Ｄ１に対して、遅延時間（図６のｄｅｌａｙ）だけ遅延が加えられた信号であり、メインバッファ１２に入力される信号であり、信号Ｄ３は回路１０の出力である。図６に示すように、回路１０にて、信号Ｄ１と信号Ｄ２の減算が行われ、Ｄ３に示すように信号の論理の変化時の振幅が強調された出力信号となる。

一方、デエンファシス非設定時の波形を示す図７において、信号Ｄ１は、メインバッファ１１に入力される信号であり、信号Ｄ４は、選択回路１４により選択されたＤ１の反転信号でメインバッファ１２に入力される信号であり、信号Ｄ５は、回路１０の出力である。回路１０にて、信号Ｄ１とＤ４の減算が行われ、信号Ｄ５に示すように、エンファシス、デエンファシスの行われない（信号の論理の変化時の振幅が強調されず、トランジションビットにつづくビットでデエンファシスもされない）出力信号波形となり、その振幅は、デエンファシス設定時のトランジションビットの振幅と等しい。

デエンファシスレベルが１つの設定の場合の説明を行ったが、２つ以上のデエンファシスレベルを設定することができる出力バッファ回路についても同様に本発明を適用することが可能である。

次に、本発明の別の実施例を説明する。図３は、本発明の第２の実施例の構成を示す図である。この回路は、デエンファシスレベルを、３種類設定ができる出力バッファ回路である。選択回路１４ａは、選択回路１４と同様に、制御信号ＳＥＬＥＣＴ２によって遅延回路１５で遅延を加えられた信号、あるいは元の差動入力信号１９の反転信号を選択する回路である。

第２のデエンファシス用メインバッファ１２ａは、第１のデエンファシス用メインバッファ１２と同様に、メインデータ用メインバッファ１１に対して、減算を行う接続になっている。

選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２の論理が１のときに、選択回路１４と選択回路１４ａで選択される信号が、遅延回路１５の出力である場合、この２ビットバイナリ符号により、３種類のエンファシス量を設定することができる。選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２が論理０のとき選択回路１４と選択回路１４ａは、データ信号の反転信号を選択し、メインバッファ１２、メインバッファ１２ａは、メインバッファ１１とともに、メインデータ用メインバッファとして動作する。

選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２が論理１のときに、選択回路１４と選択回路１４ａは、遅延回路１５の出力を選択し、メインバッファ１２、メインバッファ１２ａはデエンファシス用メインバッファとして動作する。

選択信号ＳＥＬＥＣＴ１が論理１、選択信号ＳＥＬＥＣＴ２が論理０のとき選択回路１４は遅延回路１５の出力を選択し、選択回路１４ａは、データ信号の反転信号を選択し、メインバッファ１２はデエンファシス用メインバッファ、メインバッファ１２ａは、メインバッファ１１とともに、メインデータ用メインバッファとして動作する。

選択信号ＳＥＬＥＣＴ１が論理０、選択信号ＳＥＬＥＣＴ２が論理１のとき選択回路１４ａは遅延回路１５の出力を選択し、選択回路１４は、データ信号の反転信号を選択し、メインバッファ１２ａはデエンファシス用メインバッファ、メインバッファ１２は、メインバッファ１１とともに、メインデータ用メインバッファとして動作する。

メインバッファ１１、メインバッファ１２、メインバッファ１２ａの駆動能力（駆動電流、回路サイズ）の比率を、９：２：１とすると設定により、以下のエンファシスレベルを出力するバッファ回路となる。

［ＳＥＬＥＣＴ１，ＳＥＬＥＣＴ２］＝［０，１］のとき、
２０×ｌｏｇ［（９＋２−１）／（９＋２＋１）］＝−１．６［ｄＢ］

［ＳＥＬＥＣＴ１，ＳＥＬＥＣＴ２］＝［１，０］のとき、
２０×ｌｏｇ［（９−２＋１）／（９＋２＋１）］＝−３．５［ｄＢ］

［ＳＥＬＥＣＴ１，ＳＥＬＥＣＴ２］＝［１，１］のとき、
２０×ｌｏｇ［（９−２−１）／（９＋２＋１）］＝−６．０［ｄＢ］

また、逆に必要とするデエンファシスレベルからメインバッファ１１、メインバッファ１２、メインバッファ１２ａの駆動能力を決めることも可能である。

いずれの設定においても、第１のデエンファシス用メインバッファ、第２のデエンファシス用メインバッファは常に動作しており、駆動電流が流れている。

単相の信号で動作する出力バッファにおいても、本発明は適用が可能である。図４は、本発明の第３の実施例の構成を示す図である。図４を参照すると、入力端子ＩＮに入力されるデータ信号を反転するインバータ２３と、インバータ２３の出力を受けるメインデータ用メインバッファ（インバータ）２１と、入力端子ＩＮに入力されるデータ信号を遅延させる遅延回路２５と、インバータ２３の出力信号と遅延回路２５の出力を入力とし選択制御信号ＳＥＬＥＣＴで一方を選択するセレクタ２４と、セレクタ２４の出力を受けるデエンファシス用メインバッファ（インバータ）２２を備えている。

図５は、図４のメインデータ用メインバッファ（インバータ）２１とデエンファシス用メインバッファ（インバータ）２２から構成されるメインバッファ２０の一例を示す図である。図５を参照すると、メインバッファ２１は、メインバッファ４０に対応し、メインバッファ２２は、メインバッファ４１に対応する。図５を参照すると、回路４０は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタ４２と、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタ４３を備え、ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４３のゲートとドレインは、それぞれ、メインデータ端子Ｍａｉｎ ｄａｔａ、出力端子ＯＵＴに共通接続されている。回路４１は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタ４４と、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタ４５を備え、ＰチャネルＭＯＳトランジスタ４４とＮチャネルＭＯＳトランジスタ４５のゲートとドレインは、それぞれ、エンファシスデータ端子Ｅｍｐｈａｓｉｓ ｄａｔａ、出力端子ＯＵＴに共通接続されている。

図４及び図５を参照して、本実施例の動作を説明する。まずデエンファシス非設定時の動作を説明する。なお、以下では、ＨＩＧＨレベルを論理１、ＬＯＷレベルを論理０とする。

デエンファシス非設定時、図４のセレクタ２４はインバータ２３の出力信号を選択し、入力信号が論理１のとき、メインデータ用メインバッファ２１は論理１を出力し、デエンファシス用メインバッファ２２は論理１を出力し、デエンファシス用メインバッファ２２は、メインデータ用メインバッファとして機能し２つのメインバッファの駆動能力で伝送線路を駆動する。入力信号が論理０のとき、メインデータ用メインバッファ２１は論理０を出力し、デエンファシス用メインバッファ２２は論理０を出力し、デエンファシス用メインバッファ２２は、メインデータ用メインバッファとして機能し、２つのメインバッファの駆動能力で伝送線路を駆動する。

このように、デエンファシス非設定時、図５において、デエンファシス用メインバッファ４１のエンファシスデータには、メインデータ用メインバッファ４０のメインデータと、同じ信号が入力される。

次に、デエンファシス設定時の動作を説明する。デエンファシス設定時、セレクタ２４は、遅延回路２５の出力を選択し、入力信号が論理０から論理１に遷移すると、メインデータ用メインバッファ２１は論理１を出力し、デエンファシス用メインバッファ２２は、遅延回路２５の遅延出力０を受けこれを反転して論理１を出力し、信号の論理遷移時（トランジションビット）、電源電位ＶＤＤ側に振幅が強調される。図５において、メインデータ用メインバッファ４０のＰチャネルＭＯＳトランジスタ４２がオンしＮチャネルＭＯＳトランジスタ４３がオフし、デエンファシス用メインバッファ４１のＰチャネルＭＯＳトランジスタ４４がオンしＮチャネルＭＯＳトランジスタ４５がオフし、電源電圧ＶＤＤが出力端子ＯＵＴに出力される。

つづく入力信号が論理１のとき、メインデータ用メインバッファ２１は論理１を出力し、デエンファシス用メインバッファ２２は、遅延回路２５の出力信号の論理１を受けこれを反転して論理０を出力し、振幅が、電源電位ＶＤＤから下がる。図５において、メインデータ用メインバッファ４０のＰチャネルＭＯＳトランジスタ４２がオンしＮチャネルＭＯＳトランジスタ４３がオフし、デエンファシス用メインバッファ４１のＮチャネルＭＯＳトランジスタ４５がオンしＰチャネルＭＯＳトランジスタ４４がオフし、ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４５のオン抵抗で規定されるＨＩＧＨレベル電圧が出力端子ＯＵＴに出力される。

入力信号が論理１から論理０に遷移すると、メインデータ用メインバッファ２１は論理０を出力し、デエンファシス用メインバッファ２２は、遅延回路２５の遅延出力１を受けこれを反転して論理０を出力し、信号の論理遷移時（トランジションビット）、振幅がＧＮＤ側に強調される。図５において、メインデータ用メインバッファ４０のＰチャネルＭＯＳトランジスタ４２がオフしＮチャネルＭＯＳトランジスタ４３がオンし、デエンファシス用メインバッファ４１のＰチャネルＭＯＳトランジスタ４４がオフしＮチャネルＭＯＳトランジスタ４５がオンし、ＧＮＤ電位が出力端子ＯＵＴに出力される。

つづく入力信号が論理０のとき、メインデータ用メインバッファ２１は論理０を出力し、デエンファシス用メインバッファ２２は、遅延回路２５の出力信号０を受けこれを反転して論理１を出力し、振幅がＧＮＤ側から上昇する。図５において、メインデータ用メインバッファ４０のＰチャネルＭＯＳトランジスタ４２がオフしＮチャネルＭＯＳトランジスタ４３がオンし、デエンファシス用メインバッファ４１のＮチャネルＭＯＳトランジスタ４５がオフしＰチャネルＭＯＳトランジスタ４４がオンし、ＰチャネルＭＯＳトランジスタ４４とＮチャネルＭＯＳトランジスタ４３のオン抵抗で規定されるＬＯＷレベル電圧が出力端子ＯＵＴに出力される。なお、デエンファシス用メインバッファ４１のトランジスタ４４、４５の電流駆動能力は、デエンファシスの振幅減衰特性に応じて、メインデータ用メインバッファ４０のトランジスタ４２、４３の電流駆動能力よりも小さく設定される。

差動バッファの場合と同様に、伝送線路を駆動するために必要な駆動能力から、メインバッファ全体の回路サイズが決まり、必要とするデエンファシスレベルから、バッファ４０、バッファ４１のサイズ比率は決められる。

本実施例によれば、メインデータ用メインバッファとデエンファシス用メインバッファ、およびそれらメインバッファを駆動するメインデータ用プリバッファとデエンファシス用プリバッファの回路サイズを最適化することが可能であり、レイアウト面積の縮小化、低消費電力化が可能となる。

デエンファシス用プリバッファ、デエンファシス用メインバッファをデエンファシスの設定を決める制御信号によりメインデータ用プリバッファ、メインデータ用メインバッファとして機能させることが可能となるため、デエンファシス非設定時においてメインデータ用メインバッファとデエンファシス用メインバッファを合わせた回路で伝送線路を駆動させることが可能となり、従来のようにメインデータ用メインバッファ単体で伝送線路を駆動できる回路サイズにする必要がなくなり回路サイズを小さくすることが可能となる。

なお、図３の差動型の出力バッファ回路を、図４、図５を参照して説明したシングルエンド型のデエンファシス機能を備えた出力バッファ回路に適用できることは勿論である。図４において、遅延回路２４の出力とインバータ２３の出力を入力し第２の選択制御信号で一方を選択する第２の選択回路（図３の１４ａに対応する）と、第２の選択回路の出力を受け、出力が出力端子ＯＵＴに接続されたインバータ（図３の１２ａに対応する）をさらに設けることで構成される。

図１の本発明と、図８の従来の回路のメインデータ用メインバッファとデエンファシス用メインバッファの合計サイズを比べた場合、次の表１のようになる。

本発明によれば、デエンファシスレベルの大小によらず、同一の回路構成とされ、回路規模の増大を抑止している。これに対して、従来回路では、デエンファシスレベルを−３．５ｄＢから−６．０ｄＢとすると、回路規模は１８０／１４４で増大する。

本発明は、シリアル化／デシリアル化（Ｓｅｒ／Ｄｅｓ）インタフェース（半導体装置）のシリアル化回路（送信シリアルデータを伝送路に出力）の出力バッファ等に用いて好適とされる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 図１の回路１０の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明のさらに別の実施例の構成を示す図である。 図４の回路２０の構成を示す図である。 本発明の一実施例のデエンファシス設定時の動作を示す図である。 本発明の一実施例のデエンファシス非設定時の動作を示す図である。 従来回路を説明する図である。 図８の回路５０の構成を示す図である。

符号の説明

１０、３６ メインバッファ
１１、４０ メインデータ用メインバッファ
１２、１２ａ、４１ デエンファシス用メインバッファ
１３ メインデータ用プリバッファ
１４、１４ａ セレクタ
１５ 遅延回路
１６ 差動信号（遅延回路の出力）
１７ 差動信号（メインデータ）
１８ 差動信号（セレクタの出力）
１９ 差動入力（データ信号）
１９ａ 反転信号
２０ メインバッファ
２１ メインデータ用メインバッファ
２２ デエンファシス用メインバッファ
２３ インバータ
２４ セレクタ
２５ 遅延回路
２６ 遅延出力
２８ セレクタ出力
３０、３１ 回路
３６ メインバッファ回路
３２、３３、３４、３５ ＮチャネルＭＯＳトランジスタ
４２、４４ ＰチャネルＭＯＳトランジスタ
４３、４５ ＮチャネルＭＯＳトランジスタ

Claims (8)

1. 出力すべきデータ信号の論理が変化する遷移時点では出力信号の振幅を強調して出力し、前記遷移以降前記データ信号が前記遷移後の論理と同じ論理値をとる非遷移時では出力信号の振幅を減衰させて出力するエンファシス機能を有する出力バッファ回路を構成するデータ用の第１の出力バッファと、デエンファシス用の第２の出力バッファと、を備え、
   デエンファシス非設定時には、デエンファシス用の前記第２の出力バッファをデータ用の出力バッファとして動作させるように切替制御する回路を備えている、ことを特徴とする出力バッファ回路。
2. データ信号を入力し出力端子から出力するデータ用の第１の出力バッファと、
   前記出力端子に出力端が接続された第２の出力バッファと、
   デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記第２の出力バッファの入力端に前記データ信号を入力してデータ用のバッファとして動作させ、
   前記制御信号がデエンファシス設定を示す時には、前記第２の出力バッファの入力端に、前記データ信号を遅延させたエンファシスデータを入力してデエンファシス用のバッファとして動作させるように切替制御する選択回路と、
   を備えている、ことを特徴とする出力バッファ回路。
3. 前記データ信号は差動信号よりなり、
   前記第１の出力バッファが、差動回路よりなる第１のプリバッファと、前記第１のプリバッファを受ける差動回路よりなる第１のメインバッファと、を備え、
   前記第２の出力バッファが、差動回路よりなる第２のメインバッファを備え、
   前記第１のメインバッファの差動出力の正転、反転出力は、前記第２のメインバッファの差動出力の反転、正転出力とそれぞれ共通接続され、差動出力端子の正転、反転端子に接続され、
   前記選択回路には、前記データ信号を反転させた差動信号と、前記データ信号を遅延回路で遅延させた差動信号とを入力し、前記制御信号がデエンファシス設定を示す時には、前記データ信号を前記遅延回路で遅延させた信号を、前記第２のメインバッファの入力端に差動入力し、
   前記制御信号がデエンファシス非設定を示す時には、前記データ信号を反転した信号を前記第２のメインバッファに入力して、前記第１、第２のメインバッファを加算器として動作させ、前記第２の出力バッファをメインデータ用出力バッファとして動作させる、ことを特徴とする請求項１記載の出力バッファ回路。
4. データ信号を差動入力して差動出力する第１のバッファと、
   第２及び第３のバッファとを少なくとも備え、
   前記第１のバッファの正転、反転出力は、前記第２、第３のバッファの反転、正転出力とそれぞれ共通接続され、
   前記データ信号を遅延させる遅延回路と、
   前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第１の選択制御信号に基づき一方を選択して出力し前記第２のバッファの入力端に供給する第１の選択回路と、
   前記データ信号を反転した信号と、前記遅延回路の出力とを入力し、第２の選択制御信号に基づき一方を選択して出力し前記第３のバッファの入力端に供給する第２の選択回路と、
   を含む、ことを特徴とする出力バッファ回路。
5. データ信号を入力して出力する反転回路と、
   前記反転回路の出力を入力として受け出力端子より出力する第１の反転型の出力バッファと、
   前記データ信号を遅延させる遅延回路と、
   前記遅延回路の出力と、前記反転回路の出力を入力し、デエンファシス設定とデエンファシス非設定を指示する制御信号を入力し、前記制御信号がデエンファシス非設定を示す時には、前記反転回路の出力を選択して出力し、前記制御信号がデエンファシス設定を示す時には、前記遅延回路の出力を選択して出力する選択回路と、
   前記選択回路の出力を入力として受け、出力が前記第１の反転型の出力バッファの出力と共通に接続された第２の反転型の出力バッファと、
   を備えている、ことを特徴とする出力バッファ回路。
6. データ信号を入力して出力する反転回路と、
   前記反転回路の出力を入力として受け出力端子より出力する第１の反転型の出力バッファと、
   前記データ信号を遅延させる遅延回路と、
   前記遅延回路の出力と、前記反転回路の出力を入力し、第１の制御信号に基づき一方を選択して出力する第１の選択回路と、
   前記第１の選択回路の出力を入力として受け、出力が前記第１の反転型の出力バッファの出力と共通に接続された第２の反転型の出力バッファと、
   前記遅延回路の出力と、前記反転回路の出力を入力し、第２の制御信号に基づき一方を選択して出力する第２の選択回路と、
   前記第２の選択回路の出力を入力として受け、出力が前記第１の反転型の出力バッファの出力と共通に接続された第３の反転型の出力バッファと、
   を備えている、ことを特徴とする出力バッファ回路。
7. 請求項１乃至６のいずれか一記載の前記出力バッファ回路を備えた半導体装置。
8. 請求項１乃至６のいずれか一記載の前記出力バッファ回路を備えたシリアルインタフェース回路。

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