JP4937609B2 - 出力バッファ回路と差動出力バッファ回路並びに伝送方法 - Google Patents
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Description
従って、出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスと整合しないタイミングが必然的に発生する。この出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスとの不整合により、スルーホールやコネクタ等の特性インピーダンスのミスマッチ箇所で発生した反射波の、出力バッファの出力端子での再反射が生じてジッタが増大することによって、動作速度に制限が生じる問題があった。
本発明の実施例について、図面を用いて説明する。本発明の実施例によれば、プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定にして、伝送線路の特性インピーダンスに整合するようにする目的を、バッファ前段の制御論理による遅延時間の増大によるジッタの許容できない増加を回避し、プリエンファシス量の設定を制限することなく実現する。
式1:Rs=(R1+Rs1)×(R2+Rs2)×(R3+Rs3)/((R1+Rs1)+(R2+Rs2)+(R3+Rs3))
式2:Voh01=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式3:Voh02=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2))
式4:Vol01=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式5:Vol02=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2))
式6:Voh22=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
-Rt×(Vt-Vss)×(1/(Rt+R3+Rs3))
式7:Voh24=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式8:Vol22=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
+Rt×(Vdd-Vt)×(1/(Rt+R3+Rs3))
式9:Vol24=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式10:Rs=(R4+Rs4)×((R5+Rs5)/2)/((R4+Rs4)+(R5+Rs5)/2)
式11:Voh11=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式12:Voh12=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))
式13:Vol11=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式14:Vol12=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))
式15:Voh42=Vt+Rt×(Vdd-Vt)×(2/(Rt+R4+Rs4))
式16:Voh44=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))-Rt×(Vt-Vss)
×(2/(Rt+R5+Rs5))
式17:Vol42=Vt-Rt×(Vt-Vss)×(2/(Rt+R4+Rs4))
式18:Vol44=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))+Rt×(Vdd-Vt)
×(2/(Rt+R5+Rs5))
本発明による出力バッファ回路は、伝送線路に論理信号を送信し、且つ当該伝送線路での当該論理信号の減衰量に応じて当該論理信号を4種以上の信号電圧レベルからなる信号波形として生成する。この出力バッファ回路は、その出力端に対して並列に接続される2個以上のバッファ、及び当該バッファの夫々に対応する複数のセレクタを備える。複数のセレクタの各々には、前記論理信号の論理値となるデータ信号及びその反転信号が入力され、各セレクタは、当該データ信号及びその反転信号の一方を選択し、これをセレクタ論理として、当該各セレクタに対応する前記バッファの一つに入力する。前記バッファの各々は、これに対応する前記セレクタの一つから受けた前記セレクタ論理で相補的に動作するP型トランジスタとN型トランジスタとを有する。前記P型トランジスタ及び前記N型トランジスタは2つの電源電位の間で直列に接続され、その各々のゲート(前記各バッファの入力端子)に印加される前記セレクタ論理に応じてP型トランジスタ及びN型トランジスタのいずれか一方のターンオン抵抗と当該一方のトランジスタに接続される前記電源電位の一方とで決まる電圧信号を当該P型トランジスタと当該N型トランジスタとの接続点から前記出力バッファ回路の前記出力端へ出力する。前記複数のセレクタは、夫々に対応する前記バッファの一つにおいて、前記P型トランジスタ及び前記N型トランジスタのターンオンされた一方からその前記接続点を通して前記出力バッファ回路の出力端に出力される前記電圧信号を調整して前記論理信号となる信号波形を生成し、且つ当該バッファの夫々における抵抗の合成値を前記出力バッファ回路の出力端に接続された前記伝送線路の特性インピーダンスに一致させるように前記セレクタ論理を生成するように制御される。
前記出力バッファ回路の複数個を、その出力端の後段に設けた第2のセレクタに対して並列に接続し、第2のセレクタにより当該複数個の出力バッファ回路からの出力を選択してもよい(第1の応用例)。また、前記複数個の出力バッファ回路を出力端の後段にて並列に接続し、出力バッファ回路の各々の出力端側に設けたスイッチで、当該複数個の出力バッファ回路から出力を選択し、例えば、当該出力端の後段から前記伝送線路への出力を調整してもよい(第2の応用例)。さらに、出力端側にスイッチが各々設けられた前記複数個の出力バッファ回路を、当該スイッチの後段にて前記第2のセレクタに並列に接続し、当該複数個の出力バッファ回路からの出力を当該スイッチ及び当該第2のセレクタで選択してもよい(第3の応用例)。
前記出力バッファ回路の出力端側の抵抗(例えば、前記2個以上のバッファの各々に設けられる)を可変にして、出力バッファ回路からの電圧出力を制御してもよい。また、当該バッファの一対を同期させ、その各々の出力を差動増幅器等のバッファ回路に入力させて、出力バッファ回路の出力信号を反転させてもよい。さらに当該出力バッファ回路の出力端の後段に一端が接続される伝送線路の他端を、先述した如く、テブナン形終端にしてもよい。
Rt:終端抵抗
Vdd:高位の電源
Vss:低位の電源
R1〜5:バッファを構成するトランジスタのオン抵抗値
Rs1〜5:バッファを構成する直列抵抗の抵抗値
SEL1〜3:セレクタのセレクト信号
T1〜12:タイムチャートのタイミング
SW1:バッファ32〜36を出力端子に接続するスイッチ
Ra、Rb:バッファを構成するトランジスタのオン抵抗値
11,13,15,21,23,51,52,55,61,63,65,101,103,104:P型トランジスタ
12,14,16,22,24,53,54,56,62,64,66,102,105,106:N型トランジスタ
Claims (13)
- それぞれがバッファのオン抵抗を有し、並列接続された第1、第2のバッファを備え、データ信号と、該データ信号の反転信号を入力とし、伝送線路に送信信号を出力する出力バッファ回路であって、
前記データ信号を反転し、該反転信号を前記第1、第2のバッファに出力する第1のインバータと、
前記データ信号の反転信号を一定時間遅延して出力する遅延回路と、
前記遅延回路の出力信号を反転し、遅延信号として、前記第1、第2のバッファ回路に出力する第2のインバータと、
前記第1、第2のバッファへの前記データ信号および前記反転信号の入力信号または前記バッファオン抵抗を選択し、該第1、第2のバッファを選択する手段
を設け、
前記選択手段により、プリエンファシス量を選択可能とし、前記オン抵抗を一定とし、出力バッファ回路の出力インピーダンスと前記伝送線路の特性インピーダンスを整合させることを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記選択手段が、前記第1、第2のインバータと前記第1、第2のバッファの間に配置されたセレクタ回路または前記第1、第2のバッファと前記伝送線路の間に配置されたスイッチからなり、外部回路により生成される制御信号を受けて、前記データ信号および前記反転信号の入力または前記バッファオン抵抗を選択することを特徴する出力バッファ回路。 - それぞれがバッファのオン抵抗を有し、並列接続された第1、第2のバッファを備え、データ信号と、該データ信号の反転信号を入力とし、伝送線路に送信信号を出力する出力バッファ回路であって、
前記データ信号を反転し、該反転信号を前記第1、第2のバッファに出力する第1のインバータと、
前記データ信号の反転信号を一定時間遅延して出力する遅延回路と、
前記遅延回路の出力信号を反転し、遅延信号として、前記第1、第2のバッファ回路に出力する第2のインバータと、
前記第1、第2のインバータと前記第1、第2のバッファの間に配置され、外部回路により生成される制御信号を受けて、前記データ信号および前記反転信号の入力を選択し、出力バッファ回路の出力インピーダンスと前記伝送線路の特性インピーダンスを整合させる前記第1、第2のバッファへの前記データ信号および前記反転信号の入力を選択し、該第1、第2のバッファを選択するセレクタ手段
を設け、
前記セレクタ手段により、プリエンファシス量を選択可能とし、前記オン抵抗を一定とすることを特徴とする出力バッファ回路。 - それぞれがバッファのオン抵抗を有し、並列接続された第1、第2、第3および第4、第5、第6のバッファを備え、データ信号と、該データ信号の反転信号を入力とし、伝送線路に送信信号を出力する出力バッファ回路であって、
前記データ信号を反転し、該反転信号を前記第1、第2、第3のバッファに出力する第1のインバータと、
前記データ信号の反転信号を一定時間遅延して出力する第1の遅延回路と、
前記第1の遅延回路の出力信号を反転し、第1の遅延信号として、前記第4、第5のバッファ回路に出力する第2のインバータと、
前記データ信号を前記一定時間とは相違する時間遅延して出力する第2の遅延回路と、
前記第2の遅延回路の出力信号を反転し、第2の遅延信号として、前記第6のバッファに出力する第3のインバータと、
前記第1、第2のバッファと前記伝送線路の間に配置され、外部回路により生成される制御信号を受けて、前記第2〜前記第6のバッファに前記バッファオン抵抗を接続、または断し、前記第1〜前記第6のバッファの出力端子を制御するスイッチ手段
を設け、
前スイッチ手段により、前記バッファの並列数を制御可能な構成とし、出力バッファ回路の出力インピーダンスと前記伝送線路の特性インピーダンスを整合させることを特徴とする出力バッファ回路。 - 請求項4に記載の出力バッファ回路において、
前記バッファ回路は、2個以上の冗長に並列接続しており、該バッファのうち同時にオンするバッファの数を制限して、同時にオンする前記バッファのオン抵抗の並列合成抵抗値で決まる一定値が、前記出力端子に接続された前記伝送線路の特性インピーダンスと一致するように、かつ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定され、また、同時にオンするバッファの数は、各バッファの出力抵抗である前記オン抵抗に直列に備える前記スイッチ手段により制御され、該スイッチ手段をオンする前記バッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、前記伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記バッファを構成する出力抵抗は、抵抗素子または相補的に動作するP型トランジスタとN型トランジスタと一体にして構成することを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記伝送線路の受信端終端形態が高位の電源と低位の電源に接続するテブナン形終端であることを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1、第2のバッファの一部又は全部のオン抵抗が、バッファ外部から供給される電圧により抵抗値が制御される可変抵抗からなることを特徴とする出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1、第2のバッファは、高位の電源と低位の電源の間に接続されたP型トランジスタとN型トランジスタを有し、該P型トランジスタとN型トランジスタが、入力端子に印加される前記信号により相補的に動作し、該P型トランジスタとN型トランジスタの間に、可変抵抗として機能するトランジスタを接続し、該可変抵抗用トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整してバッファのオン抵抗を調整することを特徴とする出力バッファ回路。 - 請求項9に記載の出力バッファ回路において、
前記オン抵抗を可変抵抗として制御している前記バッファは、前記可変抵抗用トランジスタよる寄生容量の立ち上り時間に与える影響を低減するために、立ち上り加速トランジスタを具備することを特徴とする出力バッファ回路。 - 請求項9に記載の出力バッファ回路において、
出力バッファ回路を構成し、前記オン抵抗を可変抵抗として制御している前記バッファが、高位の電源と低位の電源の間に接続された、P型トランジスタとN型トランジスタが、入力端子に印加される信号により相補的に動作し、該P型トランジスタとN型トランジスタの出力と前記バッファの出力端子の間に、可変抵抗として機能するトランジスタを接続し、該トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整して、前記バッファのオン抵抗を調整することを特徴とする出力バッファ回路。 - それぞれがバッファのオン抵抗を有し、並列接続された第1、第2、第3のバッファと、データ信号の反転信号を第1の遅延時間だけ遅延する第1の遅延回路と、前記データ信号を第2の遅延時間だけ遅延する前記第2の遅延回路と、前記データ信号を反転し、前記第1、第2、第3のバッファに出力する第1のインバータと、前記第1の遅延回路の出力信号を反転し、前記第1、第2のバッファに出力する第2のインバータと、前記第2の遅延回路の出力信号を反転し、前記第3のバッファに出力する第3のインバータと、前記第1、第2のインバータと前記第1、第2のバッファの間に配置され、外部回路により生成される制御信号を受けて、前記データ信号および前記反転信号の入力を選択し、出力バッファ回路の出力インピーダンスと前記伝送線路の特性インピーダンスを整合させる前記第1、第2のバッファへの前記データ信号および前記反転信号の入力を選択し、該第1、第2のバッファを選択するセレクタ手段を備え、前記入力信号に応じて、前記伝送線路に送信信号を出力する出力バッファ回路を使用した伝送方法であって、
前記第1のインバータにより、前記データ信号を反転し、該反転信号を前記第1、第2、第3のバッファに出力し、
前記第1の遅延回路により、前記データ信号を一定時間遅延して出力し、
前記第2のインバータにより、前記第1の遅延回路の出力信号を反転し、第1の遅延信号として、前記第1、第2のバッファ回路に出力し、
前記第2の遅延回路により、前記データ信号を、前記一定時間とは相違する時間遅延して出力し、
前記第3のインバータにより、前記第2の遅延回路の出力信号を反転し、第2の遅延信号として、第3のバッファに出力し、
前記選択手段により、プリエンファシス量を選択可能とし、前記オン抵抗を一定とすることを特徴とする伝送方法。 - それぞれがバッファのオン抵抗を有し、並列接続された第1、第2、第3および第4、第5、第6のバッファと、データ信号の反転信号を第1の遅延時間だけ遅延する第1の遅延回路と、前記データ信号を第2の遅延時間だけ遅延する前記第2の遅延回路と、前記データ信号を反転し、前記第1、第2、第3のバッファに出力する第1のインバータと、前記第1の遅延回路の出力信号を反転し、前記第1、第2のバッファに出力する第2のインバータと、前記第2の遅延回路の出力信号を反転し、前記第3のバッファに出力する第3のインバータと、前記第1、第2のバッファと前記伝送線路の間に配置され、外部回路により生成される制御信号を受けて、前記第2〜前記第6のバッファに前記バッファオン抵抗を接続、または断し、前記第1〜前記第6のバッファの出力端子を制御するスイッチ手段を備え、前記入力信号に応じて、前記伝送線路に送信信号を出力する出力バッファ回路を使用した伝送方法であって、
前記第1のインバータにより、前記データ信号を反転し、該反転信号を前記第1、第2、第3のバッファに出力し、
前記第1の遅延回路により、前記データ信号を一定時間遅延して出力し、
前記第2のインバータにより、前記第1の遅延回路の出力信号を反転し、第1の遅延信号として、前記第4、第5のバッファ回路に出力し、
前記第2の遅延回路により、前記データ信号を、前記一定時間とは相違する時間遅延して出力し、
前記第3のインバータにより、前記第2の遅延回路の出力信号を反転し、第2の遅延信号として、前記第6のバッファに出力し、
前記スイッチ手段により、前記バッファの並列数を制御可能な構成とし、出力バッファ回路の出力インピーダンスと前記伝送線路の特性インピーダンスを整合させる
ことを特徴とする伝送方法。
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Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4990123B2 (ja) * | 2007-12-28 | 2012-08-01 | 株式会社日立製作所 | 出力バッファ回路及び伝送方法 |
JP5268412B2 (ja) * | 2008-04-22 | 2013-08-21 | 株式会社日立製作所 | 出力ドライバ回路装置 |
US7800399B1 (en) * | 2009-08-04 | 2010-09-21 | Broadcom Corporation | Virtual regulator for controlling a termination voltage in a termination circuit |
JP5578820B2 (ja) * | 2009-09-11 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
JP5415381B2 (ja) * | 2010-08-20 | 2014-02-12 | アンリツ株式会社 | ネットワーク試験システム及びネットワーク試験方法 |
DE102010048440B3 (de) * | 2010-10-15 | 2012-03-01 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren zur Minderung des Überschwingspitzenrauschens geschalteter kapazitiver Lasten und Verfahren zur Herstellung der elektronischen Vorrichtung |
US20120280723A1 (en) * | 2011-05-05 | 2012-11-08 | Scott Gregory S | Driver with Impedance Control |
KR20130033698A (ko) * | 2011-09-27 | 2013-04-04 | 에스케이하이닉스 주식회사 | 반도체 장치 |
JP6127828B2 (ja) * | 2013-08-09 | 2017-05-17 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
US9385718B1 (en) * | 2013-10-18 | 2016-07-05 | Altera Corporation | Input-output buffer circuit with a gate bias generator |
US9531256B2 (en) * | 2013-12-03 | 2016-12-27 | Avogy, Inc. | AC-DC converter with adjustable output |
TWI752898B (zh) * | 2014-03-25 | 2022-01-21 | 日商新力股份有限公司 | 發訊裝置及通訊系統 |
US9768774B2 (en) * | 2014-06-30 | 2017-09-19 | Fujitsu Limited | Impedance matching driver |
US20160269029A1 (en) * | 2015-03-10 | 2016-09-15 | Realtek Semiconductor Corp. | Logical signal driver with dynamic output impedance and method thereof |
JP6372511B2 (ja) * | 2016-04-01 | 2018-08-15 | 住友大阪セメント株式会社 | 光変調器 |
US10686443B2 (en) * | 2016-07-26 | 2020-06-16 | Sony Semiconductor Solutions Corporation | Transmitting device, transmitting method, and communication system |
JP7051694B2 (ja) | 2016-10-12 | 2022-04-11 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路およびその制御方法、並びに、送受信システム |
CN106413191A (zh) * | 2016-10-21 | 2017-02-15 | 天津大学 | 用于可见光通信的高速率高转换效率的led驱动电路 |
US10411686B2 (en) * | 2017-06-29 | 2019-09-10 | SK Hynix Inc. | Delay cell and circuit including the same |
JP7051425B2 (ja) * | 2017-12-25 | 2022-04-11 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
JP2019193122A (ja) * | 2018-04-25 | 2019-10-31 | セイコーエプソン株式会社 | 出力バッファー回路、発振器、電子機器及び移動体 |
US10911048B1 (en) * | 2019-12-23 | 2021-02-02 | NuVia Inc. | Dynamically adjustable CMOS circuit |
KR20220126364A (ko) * | 2021-03-09 | 2022-09-16 | 에스케이하이닉스 주식회사 | 컴퓨터 시스템 및 이를 위한 인터페이스 회로 |
US20230080033A1 (en) * | 2021-09-13 | 2023-03-16 | Rambus Inc. | Methods and circuits for slew-rate calibration |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19825258B4 (de) * | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
JP2001352238A (ja) | 2000-04-03 | 2001-12-21 | Matsushita Electric Ind Co Ltd | 定インピーダンスドライバ回路及びその設計方法 |
JP2001326417A (ja) | 2000-05-18 | 2001-11-22 | Nec Corp | レーザーダイオードのドライバー回路 |
JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Necエレクトロニクス株式会社 | 出力バッファ回路 |
JP2002208969A (ja) | 2001-01-09 | 2002-07-26 | Fuji Xerox Co Ltd | 半導体装置 |
JP2002223161A (ja) | 2001-01-26 | 2002-08-09 | Seiko Epson Corp | 半導体装置 |
JP2003030946A (ja) | 2001-07-18 | 2003-01-31 | Matsushita Electric Ind Co Ltd | ヘッドスライダおよびヘッド支持部 |
JP2003309461A (ja) * | 2002-04-15 | 2003-10-31 | Nec Electronics Corp | 出力バッファ回路 |
JP3783699B2 (ja) * | 2003-05-08 | 2006-06-07 | 日本電気株式会社 | 出力バッファ回路 |
JP2005217999A (ja) * | 2004-02-02 | 2005-08-11 | Hitachi Ltd | デジタルデータ伝送回路 |
JP2006060751A (ja) * | 2004-08-24 | 2006-03-02 | Ricoh Co Ltd | 出力装置、差動出力装置、半導体レーザ変調駆動装置、画像形成装置及び電子機器 |
JP4401268B2 (ja) | 2004-10-05 | 2010-01-20 | Necエレクトロニクス株式会社 | 出力バッファ回路及び半導体装置 |
KR100640593B1 (ko) * | 2004-10-26 | 2006-11-01 | 삼성전자주식회사 | 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로 |
JP4680004B2 (ja) * | 2005-08-23 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | デエンファシス機能を有する出力バッファ回路 |
JP4756965B2 (ja) * | 2005-09-13 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 出力バッファ回路 |
US7800399B1 (en) * | 2009-08-04 | 2010-09-21 | Broadcom Corporation | Virtual regulator for controlling a termination voltage in a termination circuit |
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