JP7051425B2 - 送信回路及び該送信回路の制御方法 - Google Patents

Description

本発明は、送信回路及び該送信回路の制御方法に関し、特に高速シリアル伝送に用いられる送信回路及び該送信回路の制御方法に関する。

高速シリアル伝送に用いられる送受信技術において、例えばＬＶＤＳ（Low Voltage Differential Signaling）やｍｉｎｉ－ＬＶＤＳといった規格が採用されている。ＬＶＤＳは、米国規格協会（ＡＮＳＩ：American National Standards Institute）によって１９９４年に標準化された短距離用のデジタル有線伝送技術である。ＬＶＤＳに従う送受信回路は、１対の伝送路を使用する差動信号システムであり、具体的には、送信装置が２つの異なる電位を有する差動信号を送信し、受信装置は、その２つの信号の電位差を比較することによって信号の論理状態を判断する。これにより、ＬＶＤＳに従う送受信回路は、差動信号を小振幅・低消費電力で高速に伝送することができる。また、ｍｉｎｉ－ＬＶＤＳは、ＬＶＤＳから派生した規格であり、ＬＶＤＳよりも電圧振幅を小さくし、消費電力を抑えている。

ＬＶＤＳに従う送受信に用いられる技術として、伝送路の高速化と長距離化のために、伝送路の減衰特性を補償するプリエンファシス又はディエンファシスと呼ばれる信号調整技術が知られている。プリエンファシス及びディエンファシスは、いずれも、ローパス・フィルタとして働く伝送路で減衰する高周波成分を補うためのものであり、送信側で行われる信号調整技術である。プリエンファシス及びディエンファシスは、いずれも相対的に信号の高周波成分の電圧が低周波成分の電圧よりも大きくなるように出力信号の電圧振幅を調整する点で共通するが、その手法は異なる。具体的には、プリエンファシスは、信号の高周波成分の電圧を増幅させて送信し、他方、ディエンファシスは、低周波成分の電圧を減衰させて送信する。

下記の特許文献１～５は、プリエンファシスに関する技術を開示する。具体的には、特許文献１は、差動出力ドライバの出力ノードに接続される２つのプルダウン装置を選択的に切り換えることでプリエンファシスを行う信号ドライバを開示する。

また、特許文献２は、プリドライバ段の差動回路で電流減算を行い、出力ドライバ段の差動回路で電流加算を行ってプリエンファシスを行う出力ドライバ回路を開示する。

さらに、特許文献３は、平坦な周波数特性を持つ第１のアンプブロックと特定の周波数ピークを持つ第２のアンプブロックとを備え、第１のアンプブロックの複数の差動回路の動作数及び第２のアンプブロックの複数の差動回路の動作数を調整することによって出力信号のゲイン及びエンファシスを調整可能なプリエンファシス回路を開示する。

また、特許文献４は、差動回路からなるメインドライバ回路及びプリエンファシスドライバ回路を備え、メイン信号及びメイン信号と同相で遅延した信号であるプリエンファシス信号とで駆動され、メインドライバ回路の出力電流に対し、プリエンファシスドライバ回路の出力電流を加算又は減算してプリエンファシスを行うプリエンファシス回路を開示するが公知である（例えば、特許文献４を参照）。

また、特許文献５は、抵抗を介して電源又はグランドを出力端子に選択的に接続又は非接続とする複数のスイッチを備え、その複数のスイッチの制御によって出力端子の電圧を調整してプリエンファシスを行う出力回路を開示する。

特開２００６－２８７９３９号公報 特開２００８－２１９８９５号公報 特開２０１１－１６０１８５号公報 特開２０１２－２３５４６８号公報 特開２０１３－１８７６７８号公報

プリエンファシスは、信号の高周波成分の電圧を増幅させて送信することから、出力信号の電圧振幅が大きくなり、その分だけ信号遷移に時間を要するため、高速伝送という面ではディエンファシスの方が有利である。さらに、単に出力信号の電圧振幅を増減調整してエンファシスを行う回路は、その電圧の増減に応じて回路の消費電力が変動し、それに起因する電源電圧のリップル等の問題が生ずる虞がある。

また、様々な受信機器の特性及び使用形態等に応じて、より広範かつ柔軟なエンファシスの制御が求められる点は、プリエンファシスでもディエンファシスでも同様である。しかしながら、プリエンファシスの場合には、信号の高周波成分の電圧を増幅するため、広範かつ柔軟なエンファシスの調整が比較的容易であるが、ディエンファシスの場合には、信号の低周波成分の電圧を減衰させるため、回路構成によっては、広範かつ柔軟なエンファシスの調整が難しいという側面がある。

このような状況に鑑み本発明はなされたものであり、その目的は、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路を提供することである。

また、本発明の他の目的は、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路の制御方法を提供することである。

上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。

すなわち、ある観点に従う本発明は、終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに前記終端抵抗に流れる電流の方向を制御し、ドライバ選択信号に従って個々にＯＮ／ＯＦＦ可能に構成されている複数のドライバ回路と、前記複数のドライバ回路の各々に接続され、制御選択信号に従って、第１の制御信号又は前記第１の制御信号を遅延させた第２の制御信号のいずれかを選択して前記複数のドライバ回路の各々へ出力する選択回路と、入力信号に基づいて前記第１の制御信号及び前記第２の制御信号を生成して前記選択回路へ出力し、前記終端抵抗の電圧波形が所望の電圧波形になるように前記ドライバ選択信号及び前記制御選択信号を出力する制御回路と、前記複数のドライバ回路の各々の出力電流に対して定電流制御を行う定電流制御回路と、を備える送信回路である。

第２の制御信号は、第１の制御信号を遅延させた信号である。第１の制御信号と第２の制御信号とが互いに異なる論理となるタイミングは、第１の制御信号に対する第２の制御信号の遅延量によって定まる周波数を境界として、第１の制御信号及び第２の制御信号の周波数が低くなるに従って支配的になっていく。したがって、第１の制御信号と第２の制御信号とが同じ論理となるタイミングは、出力信号の高周波領域に対応し、第１の制御信号と第２の制御信号とが異なる論理となるタイミングは、出力信号の低周波領域に対応する。

第１の制御信号と第２の制御信号とが同じ論理となるタイミングでは、第１の制御信号に従って動作するドライバ回路の出力電流の方向と第２の制御信号に従って動作するドライバ回路の出力電流の方向は同じ方向となる。したがって、このタイミングでは、第１の制御信号に従って動作するドライバ回路の出力電流に第２の制御信号に従って動作するドライバ回路の出力電流が加算された電流が終端抵抗に流れ、終端抵抗の電圧は、相対的に高い電圧となる。

他方、第１の制御信号と第２の制御信号とが異なる論理となるタイミングでは、第１の制御信号に従って動作するドライバ回路の出力電流の方向と第２の制御信号に従って動作するドライバ回路の出力電流の方向は相反する方向となる。したがって、このタイミングでは、第１の制御信号に従って動作するドライバ回路の出力電流から第２の制御信号に従って動作するドライバ回路の出力電流が減算された電流が終端抵抗に流れ、終端抵抗の電圧は、相対的に低い電圧となる。

すなわち、出力信号の低周波領域に対応する第１の制御信号と第２の制御信号とが異なる論理となるタイミングでは、第１の制御信号と第２の制御信号とが同じ論理となるタイミングよりも終端抵抗の電圧が低下する。それによって、出力信号の低周波領域で出力信号の電圧振幅が減衰するディエンファシス効果が得られることになる。

また、出力信号の電圧振幅の大きさは、第１の制御信号に従って動作するドライバ回路の出力電流に対して第２の制御信号に従って動作するドライバ回路の出力電流が加算されるか減算されるかによって変化する。そのため、第１の制御信号に従って動作するドライバ回路の出力電流、及び第２の制御信号に従って動作するドライバ回路の出力電流は、第１の制御信号と第２の制御信号とが同じ論理となるタイミングであっても異なる論理となるタイミングであっても変わらない。したがって、動作しているドライバ回路の数が変更されない限り、送信回路の消費電力は常に一定になるので、消費電力の変動が極めて少ないディエンファシス制御が可能になる。

また、第１の制御信号と第２の制御信号とが同じ論理となるタイミングにおける出力信号の電圧振幅の大きさは、第１の制御信号で動作するドライバ回路の数を増減することによって段階的に調整することができる。同様に、第１の制御信号と第２の制御信号とが異なる論理となるタイミングにおける出力信号の電圧振幅の大きさ、すなわちディエンファシス効果の大きさは、第２の制御信号で動作するドライバ回路の数を増減することによって段階的に調整することができる。したがって、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能になる。

これにより、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路を提供することができる。

前記制御回路は、前記複数のドライバ回路のうち、一又は二以上のドライバ回路を第１のドライバ回路として選択してＯＮするとともに、前記第１のドライバ回路以外の一又は二以上のドライバ回路を第２のドライバ回路として選択してＯＮし、前記第１のドライバ回路及び前記第２のドライバ回路以外のドライバ回路をＯＦＦする前記ドライバ選択信号を出力し、前記第１のドライバ回路へ前記第１の制御信号が出力され、前記第２のドライバ回路へ前記第２の制御信号が出力される前記制御選択信号を出力するように構成されてもよい。

前記制御回路は、前記第１の制御信号に対する前記第２の制御信号の遅延量を調整可能に構成されてもよい。

それによって、出力信号の電圧振幅のエンファシスのより広範かつ柔軟な調整が可能になる。

前記制御回路は、前記第１の制御信号を前記第２の制御信号と異なる遅延量で遅延させた第３の制御信号を出力するように構成される。また、前記選択回路は、前記第１の制御信号、前記第２の制御信号又は前記第３の制御信号のいずれかを制御選択信号に従って選択して前記複数のドライバ回路へ出力するように構成されてもよい。

それによって、出力信号の電圧振幅のエンファシスのより広範かつ柔軟な調整が可能になる。

前記複数のドライバ回路は、全てのドライバ回路の出力電流の電流値が実質的に同一であってもよい。

それによって、出力信号の電圧振幅の大きさ及びエンファシス効果の大きさを均一の変化幅で段階的に調整することができる。

前記複数のドライバ回路は、出力電流が第１の電流値であるドライバ回路と、出力電流が第２の電流値であるドライバ回路とを含んでもよい。

それによって、出力信号の電圧振幅のエンファシスのより広範かつ柔軟な調整が可能になる。

前記複数のドライバ回路の各々は、コンプリメンタリ出力の定電流差動回路であってもよい。前記第１の制御信号は、前記入力信号及び前記入力信号を論理反転させた信号を含み、前記第２の制御信号は、前記入力信号を遅延させた信号及び前記入力信号を論理反転かつ遅延させた信号を含んでもよい。

それによって、より高速な送信回路を提供することができる。

また、前記送信回路は、前記複数のドライバ回路の各々の出力電流の定電流制御を行う定電流制御回路を備えることで、複数のドライバ回路の各々の出力電流の変動を抑制することができるので、出力電流の変動に起因する出力信号の電圧振幅の変動を低減することができる。

前記定電流制御回路は、前記複数のドライバ回路の各々の出力電流を調整可能であってもよい。前記制御回路は、前記終端抵抗の抵抗値に応じて前記複数のドライバ回路の各々の出力電流を調整してもよい。

それによって、終端抵抗の抵抗値に応じて複数のドライバ回路の各々の出力電流を調整することができるので、出力信号の電圧振幅を高精度に制御することができる。

また、別の観点に従う本発明は、前記送信回路と、前記送信回路から所定の差動信号を受信する受信回路と、を含む送受信システムである。

さらに、別の観点に従う本発明は、終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに前記終端抵抗に流れる電流の方向を制御する複数のドライバ回路を備える送信回路の制御方法である。前記送信回路の制御方法は、入力信号に基づいて第１の制御信号及び前記第１の制御信号を論理反転かつ遅延させた第２の制御信号を生成することと、前記終端抵抗の電圧波形が所望の電圧波形になるように、前記複数のドライバ回路を個々にＯＮ／ＯＦＦすることと、前記複数のドライバ回路の各々に対し、前記第１の制御信号又は前記第２の制御信号のいずれかを選択して出力することと、前記複数のドライバ回路の各々の出力電流に対して定電流制御を行うこととを含む。

本発明によれば、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路の制御方法を提供することができる。

前記複数のドライバ回路のうち、一又は二以上のドライバ回路を第１のドライバ回路として選択してＯＮするとともに、前記第１のドライバ回路以外の一又は二以上のドライバ回路を第２のドライバ回路として選択してＯＮし、前記第１のドライバ回路及び前記第２のドライバ回路以外のドライバ回路をＯＦＦし、前記第１のドライバ回路へ前記第１の制御信号を出力し、前記第２のドライバ回路へ前記第２の制御信号を出力してもよい。

本発明によれば、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路を提供することができる。

また、本発明によれば、出力信号の電圧振幅のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信回路の制御方法を提供することができる。

本発明に係る送受信システムの構成を図示したブロック図である。 本発明に係る送信機の概略構成を図示したブロック図である。 本発明に係る送信機の具体的な回路構成を図示した回路図である。 バイアス回路の構成の一例を図示した回路図である。 本発明に係る送信機の動作状態の一例を図示した回路図であり、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を図示したものである。 本発明に係る送信機の動作状態の一例を図示した回路図であり、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を図示したものである。 本発明に係る送信機の動作状態の一例を図示した回路図であり、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を図示したものである。 本発明に係る送信機の動作状態の一例を図示した回路図であり、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を図示したものである。 本発明に係る送信機の動作を図示したタイミングチャートである。 複数のドライバユニットの選択パターンと終端抵抗の電圧との関係を示した制御テーブルである。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

本発明に係る送受信回路の構成について、図１を参照しながら説明する。

図１は、本発明に係る送受信システムの構成を図示したブロック図である。本発明に係る送受信システムの一実施例は、ＬＶＤＳ規格に従う差動信号を送受信する送受信システムであり、送信機１００及び受信機２００を備える。

送信機１００は、ドライバユニット１０及び送信側終端抵抗ＲＴ１を備える。送信側終端抵抗ＲＴ１は、例えば１００Ωの抵抗である。送信側終端抵抗ＲＴ１は、ラダー抵抗等を含む可変抵抗器であってもよい。送信側終端抵抗ＲＴ１は、一端が出力端子ＯＵＴＰに接続され、他端が出力端子ＯＵＴＮに接続されている。ドライバユニット１０の一対の出力信号線は、送信側終端抵抗ＲＴ１の両端にそれぞれ接続されている。

受信機２００は、入力端子ＩＮ１及びＩＮ２並びに入力端子ＩＮ１と入力端子ＩＮ２との間に接続されている受信側終端抵抗ＲＴ２を備える。受信側終端抵抗ＲＴ２は、例えば１００Ωの抵抗である。受信側終端抵抗ＲＴ２は、可変抵抗器であってもよい。入力端子ＩＮ１及びＩＮ２は、ケーブル等を通じて送信機１００の出力端子ＯＵＴＰ及びＯＵＴＮにそれぞれ接続される。受信側終端抵抗ＲＴ２は、ドライバユニット１０の送信側終端抵抗ＲＴ１と並列合成抵抗となる終端抵抗ＲＴを構成する。受信機２００は、既知のものを用いることができ、その具体的な回路構成についての図示及び説明は省略する。

図２は、本発明に係る送信機１００の概略構成を図示したブロック図である。図３は、本発明に係る送信機１００の具体的な回路構成を図示した回路図である。

本発明に係る「送信回路」としての送信機１００は、複数のドライバユニット１０、プリバッファ２０、バイアス回路３０及び制御回路４０を備える。ドライバユニット１０の数は、当該実施例では４８個であるが、特に特定の数に限定されるものではない。

「ドライバ回路」としての複数のドライバユニット１０は、２本の出力信号線が送信側終端抵抗ＲＴ１の両端にそれぞれ接続されている。つまり、複数のドライバユニット１０の出力は、送信側終端抵抗ＲＴ１と受信側終端抵抗ＲＴ２との並列合成抵抗となる終端抵抗ＲＴに並列に接続される。複数のドライバユニット１０の各々は、終端抵抗ＲＴに所定の電流を流すとともに終端抵抗ＲＴに流れる電流の方向を制御し、ドライバ選択信号ＶＯＤＳＥＬに従って個々にＯＮ／ＯＦＦ可能に構成されている。複数のドライバユニット１０の数は、当該実施例では４８個であるが、特に特定の数に限定されるものではない。

「選択回路」としてのプリバッファ２０は、複数の第１セレクタ２１及び複数の第２セレクタ２２を含む。複数の第１セレクタ２１及び複数の第２セレクタ２２の数は、ドライバユニット１０の数と同じ数であり、いずれも当該実施例では４８個であるが、特に特定の数に限定されるものではない。複数の第１セレクタ２１の各々は、「第１の制御信号」としての制御信号ＩＮＰ及び「第２の制御信号」としてのＩＮＮ＿１ＵＩが入力される。複数の第１セレクタ２１の各々は、制御選択信号ＥＭＰＳＥＬに従って、制御信号ＩＮＰ又はＩＮＮ＿１ＵＩを選択的に複数のドライバユニット１０の各々へ出力する。複数の第２セレクタ２２の各々は、「第１の制御信号」としての制御信号ＩＮＮ及び「第２の制御信号」としてのＩＮＰ＿１ＵＩが入力される。複数の第２セレクタ２２の各々は、制御選択信号ＥＭＰＳＥＬに従って、制御信号ＩＮＮ又はＩＮＰ＿１ＵＩを選択的に出力する。複数の第１セレクタ２１及び複数の第２セレクタ２２の出力は、複数のドライバユニット１０に各々接続されている。

「定電流制御回路」としてのバイアス回路３０は、複数のドライバユニット１０の各々の出力電流の定電流制御を行う回路である。バイアス回路３０は、後述するようにカレントミラー回路を構成するため、複数のドライバユニット１０の各々の出力電流の変動を抑制することができ、したがって、出力電流の変動に起因する出力信号の電圧振幅の変動を低減することができる。

制御回路４０は、例えば既知のマイコン制御回路であり、複数のドライバユニット１０、プリバッファ２０及びバイアス回路３０を制御する。より具体的には、制御回路４０は、入力信号に基づいて、「第１の制御信号」としての制御信号ＩＮＰ及びＩＮＮ、並びに「第１の制御信号」を遅延させた「第２の制御信号」としての制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩを生成して出力する。制御信号ＩＮＰは、入力信号であり、制御信号ＩＮＮは、入力信号を論理反転させた信号である。つまり、制御信号ＩＮＰ＿１ＵＩは、入力信号を遅延させた信号であり、制御信号ＩＮＮ＿１ＵＩは、入力信号を論理反転かつ遅延させた信号である。制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩの遅延量は、当該実施例では１ＵＩ（Unit Interval）となっているが、特にこれに限定されるものではない。

また、制御回路４０は、終端抵抗ＲＴの電圧波形が所望の電圧波形になるように、ドライバ選択信号ＶＯＤＳＥＬ及び制御選択信号ＥＭＰＳＥＬを生成して出力する。すなわち、制御回路４０は、終端抵抗ＲＴの電圧波形が所望の電圧波形になるように、複数のドライバユニット１０を個々にＯＮ／ＯＦＦするとともに、前述のように、複数のドライバユニット１０の各々に対し、制御信号ＩＮＰ及びＩＮＮ又は制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩのいずれかを選択して出力する。

ドライバユニット１０の回路構成について、引き続き図３を参照しながら詳細に説明する。

ドライバユニット１０は、例えば、コンプリメンタリ出力の差動回路であり、６つのトランジスタＰ１～Ｐ３及びＮ１～Ｎ３、２つのスイッチＳＷ１及びＳＷ２並びにコンパレータ１１を含む。トランジスタＰ１～Ｐ３は、Ｐ型ＭＯＳ電界効果トランジスタである。トランジスタＮ１～Ｎ３は、Ｎ型ＭＯＳ電界効果トランジスタである。２つのスイッチＳＷ１及びＳＷ２は、いずれもドライバ選択信号ＶＯＤＳＥＬに従って開閉するスイッチである。

トランジスタＰ１は、ソースが電源に接続され、ドレインがノードＰＴＡＩＬに接続され、ゲートがスイッチＳＷ１の一端に接続されている。スイッチＳＷ１の他端には、バイアス回路３０が出力する定電流制御信号ＰＢＩＡＳが入力される。

トランジスタＰ２は、ソースがノードＰＴＡＩＬに接続され、ドレインがトランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、ノードＮＴＡＩＬに接続されている。トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続点は、出力端子ＯＵＴＰに接続されている。トランジスタＰ２及びＮ２のゲートは、第１セレクタ２１の出力に接続されている。

トランジスタＰ３は、ソースがノードＰＴＡＩＬに接続され、ドレインがトランジスタＮ３のドレインに接続されている。トランジスタＮ３のソースは、ノードＮＴＡＩＬに接続されている。トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続点は、出力端子ＯＵＴＮに接続されている。トランジスタＰ３及びＮ３のゲートは、第２セレクタ２２の出力に接続されている。

トランジスタＮ１は、ドレインがノードＮＴＡＩＬに接続され、ソースがグランドに接続され、ゲートがスイッチＳＷ２の一端に接続されている。スイッチＳＷ２の他端には、コンパレータ１１が出力する基準電位制御信号ＮＢＩＡＳが入力される。

出力端子ＯＵＴＰとＯＵＴＮとの間には、例えば２つの抵抗Ｒ１及びＲ２が接続されている。より具体的には、抵抗Ｒ１の一端が出力端子ＯＵＴＰに接続され、抵抗Ｒ１の他端が抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端が出力端子ＯＵＴＮに接続されている。抵抗Ｒ１及びＲ２の抵抗値は、いずれも例えば１０ｋΩ等、送信側終端抵抗ＲＴ１及び受信側終端抵抗ＲＴ２の抵抗値より十分大きい抵抗値であり得る。また、抵抗Ｒ１及びＲ２の抵抗値は、同じ抵抗値であってもよく、異なる抵抗値であってもよい。

コンパレータ１１の非反転入力は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、コンパレータ１１の反転入力には、参照電圧ＶＯＣが入力される。コンパレータ１１は、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧と参照電圧ＶＯＣとを比較し、その差分に従う基準電位制御信号ＮＢＩＡＳを出力する。コンパレータ１１は、例えば、ＯＴＡ（オペレーショナル・トランスコンダクタ・アンプ）であり得る。

このような構成のドライバユニット１０は、スイッチＳＷ１が閉じている状態では、トランジスタＰ１のゲートに入力される定電流制御信号ＰＢＩＡＳに従って、トランジスタＰ１のソース－ドレイン間に定電流が流れる。また、スイッチＳＷ２が閉じている状態では、トランジスタＮ１のゲートに入力される基準電位制御信号ＣＭＦＢＯＴＡに従って、トランジスタＰ１のソース－ドレイン間に定電流が流れる。つまり、ドライバユニット１０は、スイッチＳＷ１及びＳＷ２が閉じている状態では定電流差動回路として動作し、スイッチＳＷ１及びＳＷ２を開いている状態では電流が流れないため動作しない状態となる。

複数のドライバユニット１０の出力電流は、定電流制御信号ＰＢＩＡＳに従って動作するトランジスタＰ１、及び基準電位制御信号ＮＢＩＡＳに従って動作するトランジスタＮ１による定電流制御によって所定の電流となるように制御される。複数のドライバユニット１０の出力電流の電流値は、例えば同一であってもよい。それによって、出力信号の電圧振幅の大きさ及びエンファシス効果の大きさを均一の変化幅で段階的に調整することができる。また、複数のドライバユニット１０は、出力電流が第１の電流値であるドライバユニット１０と、出力電流が第２の電流値であるドライバユニット１０とを含んでもよい。それによって、出力信号の電圧振幅のエンファシスのより広範かつ柔軟な調整が可能になる。

図４は、バイアス回路３０の構成の一例を図示した回路図である。

バイアス回路３０は、例えば、トランジスタＱ１、送信側バイアス抵抗ＲＢＩＡＳ＿ＴＸ、受信側バイアス抵抗ＲＢＩＡＳ＿ＲＸ及びコンパレータ３１を含む。

トランジスタＱ１は、例えばＰ型ＭＯＳ電界効果トランジスタである。送信側バイアス抵抗ＲＢＩＡＳ＿ＴＸ及び受信側バイアス抵抗ＲＢＩＡＳ＿ＲＸは、例えば可変抵抗である。トランジスタＱ１は、ソースが電源に接続され、ドレインが送信側バイアス抵抗ＲＢＩＡＳ＿ＴＸ及び受信側バイアス抵抗ＲＢＩＡＳ＿ＲＸの一端に接続されている。送信側バイアス抵抗ＲＢＩＡＳ＿ＴＸ及び受信側バイアス抵抗ＲＢＩＡＳ＿ＲＸの他端は、グランドに接続されている。コンパレータ３１は、非反転入力がトランジスタＱ１のドレインに接続されており、反転入力には、参照電圧Ｖｒｅｆが入力される。コンパレータ３１の出力端子は、トランジスタＱ１のゲートに接続されているとともに、その出力は、定電流制御信号ＰＢＩＡＳとなる。定電流制御信号ＰＢＩＡＳは、ドライバユニット１０のトランジスタＰ１のゲートに入力される。したがって、バイアス回路３０は、ドライバユニット１０のトランジスタＰ１と相俟って、カレントミラー回路を構成する。

送信側バイアス抵抗ＲＢＩＡＳ＿ＴＸは、例えば、送信側終端抵抗ＲＴ１のレプリカ抵抗であり、送信側終端抵抗ＲＴ１の抵抗値に応じて、その抵抗値が可変設定される。同様に、受信側バイアス抵抗ＲＢＩＡＳ＿ＲＸは、例えば、受信側終端抵抗ＲＴ２のレプリカ抵抗であり、受信側終端抵抗ＲＴ２の抵抗値に応じて、その抵抗値が可変設定される。そして、送信側終端抵抗ＲＴ１又は受信側終端抵抗ＲＴ２のいずれかが変化して終端抵抗ＲＴの抵抗値が変化すると、それに従ってトランジスタＱ１のソース－ドレイン間に流れる電流ＩＲＥＦが変化してコンパレータ３１の非反転入力の電圧が変化する。コンパレータ３１は、非反転入力の電圧と参照電圧Ｖｒｅｆとが同じ電圧になるように、トランジスタＱ１のゲート電圧を変化させる。したがって、定電流制御信号ＰＢＩＡＳの電圧は、終端抵抗ＲＴの抵抗値の増減調整に応じて変化する。それによって、終端抵抗ＲＴの抵抗値の増減調整に応じて適切な電流値で、複数のドライバユニット１０の各々の出力電流を定電流制御することができるので、送信機１００の出力信号の電圧振幅を高精度に制御することができる。

図５～図８は、本発明に係る送信機１００の動作状態の一例を図示した回路図である。図５～図８に図示した送信機１００は、制御回路４０が出力するドライバ選択信号ＶＯＤＳＥＬに従って、一又は二以上のドライバユニット１０がメインドライバユニット（第１ドライバ回路）１０ｍとして選択されてＯＮし、メインドライバユニット１０ｍ以外の１つ以上のドライバユニット１０がエンファシスドライバユニット１０ｅ（第２ドライバ回路）として選択されてＯＮし、メインドライバユニット１０ｍ及びエンファシスドライバユニット１０ｅ以外のドライバユニット１０がＯＦＦしている。また、図５～図８に図示した送信機１００は、制御回路４０が出力する制御選択信号ＥＭＰＳＥＬに従って、メインドライバユニット１０ｍへ制御信号ＩＮＰ及びＩＮＮ（第１制御信号）が出力され、エンファシスドライバユニット１０ｅへ制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩ（第２制御信号）が出力される。

図５は、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が０（電圧がローレベル）、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が１（電圧がハイレベル）であるときの動作状態を図示している。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ２及びＮｍ３がＯＮし、トランジスタＰｍ３及びＮｍ２がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｍ３を通じてトランジスタＮｍ１へ流れる。また、エンファシスドライバユニット１０ｅは、トランジスタＰｅ２及びＮｅ３がＯＮし、トランジスタＰｅ３及びＮｅ２がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｅ３を通じてトランジスタＮｅ１へ流れる。

したがって、図５に図示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向と出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は、ともに順方向で同じ方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐが加算された順方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐを加算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の順方向電圧となる。

図６は、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を図示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ２及びＮｍ３がＯＮし、トランジスタＰｍ３及びＮｍ２がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｍ３を通じてトランジスタＮｍ１へ流れる。他方、エンファシスドライバユニット１０ｅは、トランジスタＰｅ３及びＮｅ２がＯＮし、トランジスタＰｅ２及びＮｅ３がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｅ２を通じてトランジスタＮｅ１へ流れる。

したがって、図６に図示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向は順方向で、出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は逆方向で、相反する方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐが減算された順方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐを減算した電流値（ただし、Ｉｍａｉｎ＞Ｉｅｍｐ）に終端抵抗ＲＴの抵抗値を乗じた値の順方向電圧となる。

図７は、制御信号ＩＮＮ及びＩＮＮ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＰ＿１ＵＩの値が１であるときの動作状態を図示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ３及びＮｍ２がＯＮし、トランジスタＰｍ２及びＮｍ３がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｍ２を通じてトランジスタＮｍ１へ流れる。他方、エンファシスドライバユニット１０ｅは、トランジスタＰｅ２及びＮｅ３がＯＮし、トランジスタＰｅ３及びＮｅ２がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ２を通じて終端抵抗ＲＴへ順方向に流れ、終端抵抗ＲＴからトランジスタＮｅ３を通じてトランジスタＮｅ１へ流れる。

したがって、図７に図示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向は逆方向で、出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は順方向で、相反する方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐが減算された逆方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎから出力電流Ｉｅｍｐを減算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の逆方向電圧となる。

図８は、制御信号ＩＮＮ及びＩＮＰ＿１ＵＩの値が０、制御信号ＩＮＰ及びＩＮＮ＿１ＵＩの値が１であるときの動作状態を図示したものである。

この動作状態では、メインドライバユニット１０ｍは、トランジスタＰｍ３及びＮｍ２がＯＮし、トランジスタＰｍ２及びＮｍ３がＯＦＦしている状態になる。それによって、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎは、トランジスタＰｍ１からトランジスタＰｍ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｍ２を通じてトランジスタＮｍ１へ流れる。また、エンファシスドライバユニット１０ｅは、トランジスタＰｅ３及びＮｅ２がＯＮし、トランジスタＰｅ２及びＮｅ３がＯＦＦしている状態になる。それによって、エンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、トランジスタＰｅ１からトランジスタＰｅ３を通じて終端抵抗ＲＴへ逆方向に流れ、終端抵抗ＲＴからトランジスタＮｅ２を通じてトランジスタＮｅ１へ流れる。

したがって、図８に図示した動作状態では、出力電流Ｉｍａｉｎが終端抵抗ＲＴに流れる方向と出力電流Ｉｅｍｐが終端抵抗ＲＴに流れる方向は、ともに逆方向で同じ方向となり、終端抵抗ＲＴには、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐが加算された逆方向電流が流れる。そのため、終端抵抗ＲＴの電圧は、出力電流Ｉｍａｉｎに出力電流Ｉｅｍｐを加算した電流値に終端抵抗ＲＴの抵抗値を乗じた値の逆方向電圧となる。

図９は、本発明に係る送信機１００の動作を図示したタイミングチャートである。

入力信号が１ＵＩ毎に遷移するタイミング（１ＵＩ Ｔｒａｎｓｉｔｉｏｎ）では、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが同じ論理となるとともに、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが同じ論理となる（タイミングＴ１～Ｔ２及びタイミングＴ４以降）。このタイミングでは、前述したように、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が同じ方向となるため、終端抵抗ＲＴの電圧（出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間の電圧）は、相対的に高い電圧となる。

他方、入力信号が連続した同じビットパターン（ＣＩＤ：Consecutive Identical Digits）となるタイミング（タイミングＴ２～Ｔ４）では、２ビット目以降（タイミングＴ３～Ｔ４）、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが異なる論理となるとともに、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが異なる論理となる。このタイミングでは、前述したように、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が相反する方向となるため、終端抵抗ＲＴの電圧は、相対的に低い電圧となる。

つまり、入力信号が連続した同じビットパターンのときは、２ビット目以降から終端抵抗ＲＴの電圧が減衰するディエンファシス効果が得られることになる。

また、終端抵抗ＲＴの電圧の大きさは、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎに対してエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐが加算されるか減算されるかによって変化する。そのため、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎ及びエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐは、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが同じ論理となるタイミングであっても異なる論理となるタイミングであっても変わらないし、制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが同じ論理となるタイミングであっても異なる論理となるタイミングであっても変わらない。したがって、動作しているドライバユニット１０の数が変更されない限り、送信機１００の消費電力は常に一定になるので、消費電力の変動が極めて少ないディエンファシス制御が可能になる。

図１０は、複数のドライバユニット１０の選択パターンと終端抵抗ＲＴの電圧との関係を示した制御テーブルである。

図１０の制御テーブルにおいて、ＥＭＰＳＥＬは、エンファシスドライバユニット１０ｅの数である。ＶＯＤＳＥＬは、選択されてＯＮしている（動作している）ドライバユニット１０の数であり、メインドライバユニット１０ｍの数とエンファシスドライバユニット１０ｅの数とを合算した数である。ＥＭＰ［％］は、エンファシスの率である。ＶＯＤ＿ＥＭＰ［ｍＶ］は、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が同じ方向となるタイミング（図９のタイミングＴ１～Ｔ２及びタイミングＴ４以降）における終端抵抗ＲＴの電圧である。ＶＯＤ［ｍＶ］は、メインドライバユニット１０ｍの出力電流Ｉｍａｉｎとエンファシスドライバユニット１０ｅの出力電流Ｉｅｍｐの方向が相反する方向となるタイミング（図９のタイミングＴ３～Ｔ４）における終端抵抗ＲＴの電圧である。

当該実施例の送信機１００は、４８個のドライバユニット１０に対し、メインドライバユニット１０ｍの数及びエンファシスドライバユニット１０ｅの数を各々自由に選択することができる。当該実施例において、４８個のドライバユニット１０の出力電流は、全て２５０μＡに設定されている。また、送信側終端抵抗ＲＴ１及び受信側終端抵抗ＲＴ２は、いずれも１００Ωであり、その並列合成抵抗である終端抵抗ＲＴは、５０Ωとなる。

したがって、終端抵抗ＲＴの電圧ＶＯＤ＿ＥＭＰ［ｍＶ］は、以下の式（１）で算出される。
ＶＯＤ＿ＥＭＰ＝ＶＯＤＳＥＬ×２５０μＡ×５０Ω ・・・（１）
また、終端抵抗ＲＴの電圧ＶＯＤ［ｍＶ］は、以下の式（２）で算出される。
ＶＯＤ＝（ＶＯＤＳＥＬ－ＥＭＰＳＥＬ×２）×２５０μＡ×５０Ω ・・・（２）
ＥＭＰ［％］は、以下の式（３）で算出される。
ＥＭＰ＝（ＶＯＤ＿ＥＭＰ－ＶＯＤ）÷ＶＯＤ×１００ ・・・（３）
尚、ＥＭＰ［％］は、プリエンファシスの率に換算している。本発明に係る送信機１００は、回路の動作としてはディエンファシスであるが、エンファシスの効果の大きさを感覚的に理解する上ではプリエンファシスの率の方が理解しやすいためである。

このように、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが同じ論理となるタイミング、及び制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが同じ論理となるタイミングにおける終端抵抗ＲＴの電圧ＶＯＤ＿ＥＭＰの大きさは、メインドライバユニット１０ｍの数を増減することによって段階的に調整することができる。同様に、制御信号ＩＮＰと制御信号ＩＮＮ＿１ＵＩとが異なる論理となるタイミング、及び制御信号ＩＮＮと制御信号ＩＮＰ＿１ＵＩとが異なる論理となるタイミングにおける終端抵抗ＲＴの電圧ＶＯＤの大きさ、すなわちディエンファシス効果の大きさは、エンファシスドライバユニット１０ｅの数を増減することによって段階的に調整することができる。具体的には、当該実施例では、終端抵抗ＲＴの電圧ＶＯＤの大きさは、１２．５ｍＶ（２５０μＡ×５０Ω）ステップで、電圧ＶＯＤ＿ＥＭＰの大きさは、その２倍の２５ｍＶステップで、増減調整することができる。したがって、終端抵抗ＲＴの電圧のエンファシスの広範かつ柔軟な調整が可能になる。

このようにして、本発明によれば、終端抵抗ＲＴの電圧のエンファシスの広範かつ柔軟な調整が可能であり、かつ消費電力の変動が極めて少ない高速な送信機１００を提供することができる。

また、本発明に係る送信機１００において、制御回路４０は、制御信号ＩＮＰ及びＩＮＮに対する制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩの遅延量を調整可能に構成されてもよい。当該実施例では、制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩの遅延量は１ＵＩであるが、例えば、接続される受信機２００の仕様等に応じて、２ＵＩ又は３ＵＩに設定可能としてもよい。それによって、終端抵抗ＲＴの電圧のエンファシスのより広範かつ柔軟な調整が可能になる。

また、本発明に係る送信機１００において、制御回路４０は、制御信号ＩＮＰ及びＩＮＮを論理反転させ、かつ制御信号ＩＮＰ＿１ＵＩ及びＩＮＮ＿１ＵＩと異なる遅延量で遅延させた第３の制御信号を出力するように構成されてもよい。より具体的には、制御回路４０は、例えば、制御信号ＩＮＰ及びＩＮＮを論理反転させ、かつ遅延量を２ＵＩとした制御信号ＩＮＰ＿２ＵＩ及びＩＮＮ＿２ＵＩを出力するように構成されてもよい。そして、プリバッファ２０の第１セレクタ２１は、例えば、制御信号ＩＮＰ、制御信号ＩＮＮ＿１ＵＩ又は制御信号ＩＮＮ＿２ＵＩのいずれかを選択して複数のドライバユニット１０の各々に出力する構成としてもよい。同様に、プリバッファ２０の第２セレクタ２２は、例えば、制御信号ＩＮＮ、制御信号ＩＮＰ＿１ＵＩ又は制御信号ＩＮＰ＿２ＵＩのいずれかを選択して複数のドライバユニット１０の各々に出力する構成としてもよい。それによって、終端抵抗ＲＴの電圧のエンファシスのより広範かつ柔軟な調整が可能になる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、送信回路及び送信回路の制御方法の分野に広く利用することができる。

１０ ドライバユニット
２０ プリバッファ
３０ バイアス回路
４０ 制御回路
１００ 送信機
２００ 受信機
ＯＵＴＮ及びＯＵＴＰ 出力端子
Ｎ１～Ｎ３及びＰ１～Ｐ３ ドライバユニットのトランジスタ
ＲＴ 終端抵抗
ＲＴ１ 送信側終端抵抗
ＲＴ２ 受信側終端抵抗
ＳＷ１及びＳＷ２ スイッチ

Claims (12)

1. 終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに前記終端抵抗に流れる電流の方向を制御し、ドライバ選択信号に従って個々にＯＮ／ＯＦＦ可能に構成されている複数のドライバ回路と、
   前記複数のドライバ回路の各々に接続され、制御選択信号に従って、第１の制御信号対又は前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対のいずれかを選択して前記複数のドライバ回路の各々へ出力する選択回路と、
   入力信号に基づいて前記第１の制御信号対及び前記第２の制御信号対を生成して前記選択回路へ出力し、前記終端抵抗の電圧波形が所望の電圧波形になるように前記ドライバ選択信号及び前記制御選択信号を出力する制御回路と、
   前記複数のドライバ回路の各々の出力電流に対して定電流制御を行う定電流制御回路と、を備え、
   前記複数のドライバ回路は、前記ドライバ選択信号及び前記制御選択信号によってメインドライバ回路として動作する第１の前記ドライバ回路とエンファシスドライバ回路として動作する第２の前記ドライバ回路とを含み、
   前記入力信号が連続した同じビットパターンであるタイミングの間、その２ビット目以降に前記終端抵抗の電圧波形が所望の電圧波形になるように、前記第１の制御信号対及び前記第２の制御信号対の論理に従って、前記第１のドライバ回路による前記電流の方向と前記第２のドライバ回路による前記電流の方向とが制御される、
   送信回路。
2. 請求項１に記載の送信回路であって、前記制御回路は、前記複数のドライバ回路のうち、一又は二以上のドライバ回路を第１のドライバ回路として選択してＯＮするとともに、前記第１のドライバ回路以外の一又は二以上のドライバ回路を第２のドライバ回路として選択してＯＮし、前記第１のドライバ回路及び前記第２のドライバ回路以外のドライバ回路をＯＦＦする前記ドライバ選択信号を出力し、
   前記第１のドライバ回路へ前記第１の制御信号対が出力され、前記第２のドライバ回路へ前記第２の制御信号対が出力される前記制御選択信号を出力するように構成されている、送信回路。
3. 請求項１又は２に記載の送信回路であって、前記制御回路は、前記第１の制御信号対に対する前記第２の制御信号対の遅延量を調整可能に構成されている、送信回路。
4. 請求項１～３のいずれか１項に記載の送信回路であって、前記制御回路は、前記第１の制御信号対を前記第２の制御信号対と異なる遅延量で遅延させた第３の制御信号対を出力し、
   前記選択回路は、前記第１の制御信号対、前記第２の制御信号対又は前記第３の制御信号対のいずれかを制御選択信号に従って選択して前記複数のドライバ回路へ出力する、送信回路。
5. 請求項１～４のいずれか１項に記載の送信回路であって、前記複数のドライバ回路は、全てのドライバ回路の出力電流の電流値が同一である、送信回路。
6. 請求項１～４のいずれか１項に記載の送信回路であって、前記複数のドライバ回路は、出力電流が第１の電流値であるドライバ回路と、出力電流が第２の電流値であるドライバ回路とを含む、送信回路。
7. 請求項１～６のいずれか１項に記載の送信回路であって、前記複数のドライバ回路の各々は、コンプリメンタリ出力の定電流差動回路であり、
   前記第１の制御信号対は、前記入力信号及び前記入力信号を論理反転させた信号を含み、前記第２の制御信号対は、前記入力信号を遅延させた信号及び前記入力信号を論理反転かつ遅延させた信号を含む、送信回路。
8. 請求項１に記載の送信回路であって、前記定電流制御回路は、前記複数のドライバ回路の各々の出力電流を調整可能であり、
   前記定電流制御回路は、前記終端抵抗の抵抗値に応じて前記複数のドライバ回路の各々の出力電流を調整する、送信回路。
9. 請求項１～８のいずれか１項に記載の送信回路であって、前記第１の制御信号対の一方と前記第２の制御信号対の一方とが異なる論理であり、前記第１の制御信号対の他方と前記第２の制御信号対の他方とが異なる論理であるとき、前記第１のドライバ回路による前記電流の方向と前記第２のドライバ回路による前記電流の方向とが相反する方向となるように制御される、送信回路。
10. 請求項１～９のいずれか１項に記載の送信回路と、
    前記送信回路から所定の差動信号を受信する受信回路と、を含む、
    送受信システム。
11. 終端抵抗に並列に接続され、前記終端抵抗に所定の電流を流すとともに前記終端抵抗に流れる電流の方向を制御する複数のドライバ回路を備える送信回路の制御方法であって、
    入力信号に基づいて第１の制御信号対及び前記第１の制御信号対を論理反転かつ遅延させた第２の制御信号対を生成することと、
    前記終端抵抗の電圧波形が所望の電圧波形になるように、前記複数のドライバ回路を個々にＯＮ／ＯＦＦすることと、
    前記複数のドライバ回路の各々に対し、前記第１の制御信号対又は前記第２の制御信号対のいずれかを選択して出力することと、
    前記複数のドライバ回路の各々の出力電流に対して定電流制御を行うことと、を含み、
    前記複数のドライバ回路は、前記ドライバ選択信号及び前記制御選択信号によってメインドライバ回路として動作する第１の前記ドライバ回路とエンファシスドライバ回路として動作する第２の前記ドライバ回路とを含み、
    前記入力信号が連続した同じビットパターンであるタイミングの間、その２ビット目以降に前記終端抵抗の電圧波形が所望の電圧波形になるように、前記第１の制御信号対及び前記第２の制御信号対の論理に従って、前記第１のドライバ回路による前記電流の方向と前記第２のドライバ回路による前記電流の方向とが制御される、
    送信回路の制御方法。
12. 請求項１１に記載の送信回路の制御方法であって、
    前記ＯＮ／ＯＦＦすることは、
    前記複数のドライバ回路のうち、一又は二以上のドライバ回路を第１のドライバ回路として選択してＯＮすることと、
    前記第１のドライバ回路以外の一又は二以上のドライバ回路を第２のドライバ回路として選択してＯＮすることと、
    前記第１のドライバ回路及び前記第２のドライバ回路以外のドライバ回路をＯＦＦすることと、を含み、
    前記出力することは、
    前記第１のドライバ回路へ前記第１の制御信号を出力することと、
    前記第２のドライバ回路へ前記第２の制御信号を出力することと、を含む、
    送信回路の制御方法。

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