KR20150126557A - 데이터 전송 채널을 이퀄라이징하기 위한 시스템 및 이를 포함하는 디스플레이 - Google Patents

데이터 전송 채널을 이퀄라이징하기 위한 시스템 및 이를 포함하는 디스플레이 Download PDF

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KR20150126557A
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Abstract

본 발명의 개시의 실시예의 측면들은 고주파수 감쇄를 가지는 채널의 주파수 응답을 이퀄라이징하기 위한 스위칭 이퀄라이저에 관한 것이다. 일 실시예에서 이퀄라이저의 차동 입력 단자가 상기 차동 입력 단자에서의 보상적 신호를 상호 교환하는 스위치로 공급되어, 나이퀴스트 주파수에서의 클록의 각 전이점에서 수신된 신호의 부호가 변경된다. 상기 스위칭 신호는 DC 이득에서의 양의 피드백 향상 및 출력 폴(pole) 조율로써 저역 통과 필터에 의해 필터링되고, 탐지 증폭기에 의해 디지털화되며, 상기 탐지 증폭기의 디지털 출력은 나이퀴스트 주파수에서의 각 절반의 사이클 동안 역전되어 입력 신호의 부호를 복원한다.

Description

데이터 전송 채널을 이퀄라이징하기 위한 시스템 및 이를 포함하는 디스플레이{SYSTEM FOR EQUALIZING DATA TRANSMISSION CHANNEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명에 따른 하나 또는 그 이상의 실시예들의 측면들은 디지털 데이터 전송에 관한 것이며, 보다 상세하게는, 불균일한 주파수 반응을 가지는 채널을 통한 데이터 전송을 위한 시스템 및 방법에 관한 것이다.
<관련 출원(들)에 대한 상호 참조>
본 발명은 2014년 5월 1일 출원된 제목을 "출력 폴 조율을 가지는 양의 피드백이 향상된 스위칭 이퀄라이저{POSITIVE FEEDBACK ENHANCED SWITCHING EQUALIZER WITH OUTPUT POLE TUNING}"로 하는 미국 예비 특허 출원 제 61/987,404호에 대한 우선권을 주장하여 이에 따른 혜택을 받고자 하며, 상기 출원의 전체 내용은 본 명세서에 참조로써 통합되었다.
불완전한 채널, 예를 들어, 저주파수에 비해 고주파수에서 높은 손실을 가지는 채널을 통해 디지털 데이터를 전송하는 시스템에서, 채널을 통한 전송에서의 디지털 파형에 대한 변화의 결과로 데이터 오류가 발생할 수 있다. 수신기 연속 시간 선형 이퀄라이저 또는 결정 피드백 이퀄라이저를 사용하는 기술이 채널에서의 고주파수 손실, 또는 이상적이지 못한 채널을 통한 전송의 결과로 나타나는 파형에 있어서의 다른 변화를 보상하기 위해 사용될 수 있다.
이러한 기술들은 연속 시간 선형 이퀄라이저의 경우, 높은 전력 소모와 같은 여러 가지 단점을 가지고 있으며, 나이퀴스트(Nyquist) 주파수에서의 명시적인 피킹(peaking)으로 인해 추가적인 전력을 요구하게 된다. 또한, 필터가, 예를 들어, 집적 회로 상에서 상당한 면적을 소모하게 된다.
따라서, 불완전한 채널에 대해 이퀄라이징을 제공하기 위한 단순하며 적은 전력을 소모하는 시스템 및 방법이 필요하게 되었다.
따라서 본 발명이 해결하고자 하는 과제는 불완전한 채널에 대해 이퀄라이징을 제공하기 위한 단순하며 적은 전력을 소모하는 시스템 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 개시의 실시예의 측면들은 고주파수 감쇄를 가지는 채널의 주파수 응답을 이퀄라이징하기 위한 스위칭 이퀄라이저에 관한 것이다. 일 실시예에서 이퀄라이저의 차동 입력 단자가 상기 차동 입력 단자에서의 보상적 신호를 상호 교환하는 스위치로 공급되어, 나이퀴스트 주파수에서의 클록의 각 전이점에서 수신된 신호의 부호가 변경된다. 상기 스위칭 신호는 DC 이득에서의 양의 피드백 향상 및 출력 폴(pole) 조율로써 저역 통과 필터에 의해 필터링되고, 탐지 증폭기에 의해 디지털화되며, 상기 탐지 증폭기의 디지털 출력은 나이퀴스트 주파수에서의 각 절반의 사이클 동안 역전되어 입력 신호의 부호를 복원한다.
본 발명의 일 실시예에 따르면, 데이터 전송 채널을 이퀄라이징하기 위한 시스템이 제공되며, 상기 시스템은 입력 단자 및 출력 단자를 가지며, 상기 입력 단자에 연결되어 있는 제1 스위치; 상기 제1 스위치에 연결되어 있고, 양의 피드백을 가지는 증폭기를 포함하는 저역 통과 필터; 상기 저역 통과 필터에 연결되어 있는 클록동작 비교기; 및 상기 클록동작 비교기로 연결되어 있고 디지털 신호를 수신하고 디지털 신호 또는 역전된 디지털 신호를 선택적으로 출력하기 위한 스위칭 인버터를 포함한다.
일 실시예에서, 상기 제1 스위치는 제1 상태 또는 제2 상태 중 하나에서 작동한다.
일 실시예에서, 상기 제1 스위치는 제1 도체 및 제2 도체에 의해 전달되는 차동 신호를 수신한다.
일 실시예에서, 상기 제1 스위치는 제3 도체 및 제4 도체에 의해 전달되는 차동 신호를 상기 저역 통과 필터로 전송하도록 한다.
일 실시예에서, 상기 제1 스위치는, 제1 상태에서는: 상기 제1 도체가 상기 제3 도체에 연결되어 있고, 상기 제2 도체는 상기 제4 도체에 연결되며, 또한 제2 상태에서는: 상기 제1 도체가 상기 제4 도체에 연결되어 있고, 상기 제2 도체는 상기 제3 도체에 연결된다.
일 실시예에서, 상기 스위칭 인버터는 스위칭 인버터 입력 단자, 스위칭 인버터 출력 단자, 상기 스위칭 인버터 입력 단자에 연결되어 있는 제1 인버터, 및 상기 스위칭 인버터 입력 단자, 상기 인버터의 출력 단자, 및 상기 스위칭 인버터 출력 단자에 연결되어 있는 단일 폴 이중 스로우(single-pole double-throw: SPDT) 스위치를 포함한다.
일 실시예에서, 상기 SPDT 스위치는 공통된 단말, 제1 스위칭 단말, 및 제2 스위칭 단말을 포함하며, 상기 SPDT 스위치의 상기 제1 스위칭 단말은 상기 스위칭 인버터 입력 단자에 연결되어 있고, 상기 SPDT 스위치의 상기 제2 스위칭 단말은 상기 제1 인버터의 출력 단자에 연결되어 있으며, 상기 SPDT 스위치의 상기 공통된 단말은 상기 스위칭 인버터 출력 단자에 연결되어 있다.
일 실시예에서, 상기 시스템은 다수의 트랜지스터를 포함한다.
일 실시예에서, 상기 시스템은 제1 트랜지스터, 제2 트랜지스터, 차동 입력 단자, 및 차동 출력 단자를 포함하며; 상기 제1 및 제2 트랜지스터 각각은 제1 전류 전달 단말, 제어 단말, 및 제2 전류 전송 단말을 포함하고; 상기 차동 입력 단자는 상기 제1 트랜지스터의 제어 단말로 연결되어 있는 제1 도체, 및 상기 제2 트랜지스터의 제어 단말로 연결되어 있는 제2 도체를 포함하며; 상기 차동 출력 단자는 상기 제1 트랜지스터의 제1 전류 전달 단말로 연결되어 있는 제1 도체, 및 상기 제2 트랜지스터의 제1 전류 전달 단말로 연결되어 있는 제2 도체를 포함한다.
일 실시예에서, 상기 시스템은 제1 전류 전달 단말, 제어 단말, 및 제2 전류 전송 단말, 및 상기 제1 트랜지스터의 상기 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 직렬로 연결되어 있는 제3 트랜지스터와 상기 제2 트랜지스터의 상기 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 직렬로 연결되어 있는 제4 트랜지스터를 포함한다.
일 실시예에서, 상기 제3 트랜지스터의 상기 제어 단말은 상기 제2 트랜지스터의 제1 전류 전달 단말에 연결되어 있고, 상기 제4 트랜지스터의 상기 제어 단말은 상기 제1 트랜지스터의 제1 전류 전달 단말에 연결된다.
일 실시예에서, 상기 시스템은 상기 제1 트랜지스터의 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 연결되어 있는 제1 프로그램 가능 저항; 상기 제2 트랜지스터의 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 연결되어 있는 제2 프로그램 가능 저항; 상기 제1 트랜지스터의 제1 전류 전달 단말과 접지 연결 사이에 연결되어 있는 제1 프로그램 가능 축전기; 및 상기 제2 트랜지스터의 제1 전류 전달 단말과 접지 연결 사이에 연결되어 있는 제2 프로그램 가능 축전기를 더 포함한다.
일 실시예에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 전계 효과 트랜지스터(FET)이다.
일 실시예에서, 디스플레이는 타이밍 컨트롤러; 드라이버 집적 회로(IC); 및 상기 타이밍 컨트롤러와 상기 드라이버 IC를 연결하는 직렬 데이터 링크를 포함하며, 상기 드라이버 IC는 상기 데이터 전송 채널을 이퀄라이징하기 위한 시스템을 포함한다.
일 실시예에서, 상기 디스플레이는 유기 발광 다이오드(OLED) 디스플레이 또는 액정 디스플레이(LCD)이다.
본 발명의 실시예에 따르면 불완전한 채널에 대해 이퀄라이징을 제공하기 위한 단순하며 적은 전력을 소모하는 시스템 및 이를 포함하는 표시 장치가 제공된다.
본 발명의 특징, 양태 및 실시예는 아래 설명된 것과 같은 첨부 도면과 관련되어 기술된다.
도 1a는 전송기 이퀄라이징 및 수신기 이퀄라이징을 포함하는 고속 링크의 구조를 예시하는 도면이다.
도 1b는 주파수 도메인 그래프의 시퀀스를 포함하며 이들 각각은 도 1a의 도면의 각 블록의 주파수 응답 및 모든 블록의 주파수 응답의 곱을 보여 준다.
도 1c은 시간 도메인 그래프의 시퀀스를 포함하며 이들 각각은 도 1a의 도면의 각 블록의 임펄스 응답 및 모든 블록의 캐스케이드의 임펄스 응답을 보여 준다.
도 2a는 본 발명의 일 실시예에 따른 저역 통과 필터에서 높은 패스 필터로의 이산 시간 도메인 변환을 예시하는 블록도이다.
도 2b는 본 발명의 일 실시예에 따른 저역 통과 필터의 이산 시간 임펄스 응답의 예시도이다.
도 2c는 본 발명의 일 실시예에 따른 높은 패스 필터의 이산 시간 임펄스 응답의 예시도이다.
도 3a는 연속 시간 도메인 내에서 본 발명의 일 실시예에 따른 저역 통과 필터에서 높은 패스 필터로의 변환을 예시하는 블록도이다.
도 3b는 고주파수에서 손실이 증가하는 채널의 주파수 응답의 그래프이다.
도 3c은 본 발명의 일 실시예에 따라 나이퀴스트 주파수에서의 신호를 곱한 이후에 도 3b의 주파수 응답을 도시한다.
도 3d는 본 발명의 일 실시예에 따른, 나이퀴스트 주파수에서의 신호를 곱한 이후의 도 3b의 주파수 응답, 저역 통과 필터의 전송 함수, 및 이들 둘의 곱의 그래프이다.
도 3e는 본 발명의 일 실시예에 따른 채널 및 이퀄라이저의 캐스캐이드의 주파수 응답의 그래프이다.
도 4는 본 발명의 일 실시예에 따른 양의 피드백이 향상된 스위칭 이퀄라이저를 예시하는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 향상된 양의 피드백을 가지는 저역 통과 필터의 개략도이다.
도 6은 본 발명의 일 실시예에 따른 이퀄라이징을 가지는 채널의 아이 다이어그램을 시뮬레이션을 예시하는 아이 다이어그램이다.
도 7은 본 발명의 일 실시예에 따른 내부 고속 직렬 링크 및 스위칭 이퀄라이저를 가지는 디스플레이의 블록도이다.
첨부된 도면과 연관되어 이하에서 기술되는 상세한 설명은 본 발명에 따라 제공된 출력 폴 조율을 가지는 양의 피드백이 향상된 스위칭 이퀄라이저의 예시적 실시예를 기술하기 위해 의도된 것이며 본 발명이 구성되거나 활용될 수 있는 형태를 오직 이러한 한 형태로 제한하려는 것은 아니다. 본 명세서는 예시된 실시예와 연관하여 본 발명의 특징을 기술하는 것이다. 하지만, 본 발명의 사상과 범위 내에 포함되도록 의도된 다른 실시예에 의해 동일하거나 균등한 기능 또는 구조가 성취될 수 있음을 이해하여야 할 것이다.
본 명세서의 다른 부분에서 표시되는 것에 있어서, 동일한 요소의 숫자는 동일한 요소 또는 특징을 나타내기 위한 것이다. "최소한 하나의"와 같은 표현이 요소들의 목록 이전에 쓰인 경우에는 요소들의 목록 전체를 수식하며 상기 목록의 개별 요소를 수식하지 않는다. 본 명세서에서 "제 1", "제 2", "제 3" 등의 용어가 다양한 요소, 부품, 영역, 레이어 및/또는 부분을 설명하기 위해 사용되었지만, 이러한 요소, 부품, 영역, 레이어 및/또는 부분이 이들 용어에 의해 제한되는 것이 아님을 이해하여야 할 것이다. 이러한 용어들은 하나의 요소, 부품, 영역, 레이어 또는 부분을 다른 요소, 부품, 영역, 레이어 또는 부분과 구별하기 위해 사용된 것에 불과하다. 따라서, 이하에서 기술된 제 1 요소, 부품, 영역, 레이어 또는 부분은 본 발명의 개념의 사상과 범위를 벗어나지 않고 제 2 요소, 부품, 영역, 레이어 또는 부분의 용어로 지칭할 수도 있을 것이다.
본 명세서에서 사용된 용어는 특정한 실시예를 설명하기 위한 목적 만을 가지며 본 발명의 개념을 제한하기 위해 의도된 것은 아니다. 단수의 형태로 본 명세서에서 사용된 "하나", "하나의" 및 "상기"는 문맥 상으로 명확하게 달리 의미하지 않는 한 복수의 형태 또한 포함하는 것으로 의도된 것이다. 또한, "포함한다" 및/또는 "포함하는"의 표현이 본 명세서에서 사용되는 경우, 이러한 표현은 기술된 특징, 정수, 단계, 동작, 요소 및/또는 부품들이 존재하는 것을 특정하는 것이지만, 하나 또는 그 이상의 다른 특징, 정수, 단계, 동작, 요소, 부품 및/또는 이들의 군의 존재 또는 추가를 배제하는 것이 아님을 이해하여야 할 것이다. 본 명세서에서 사용되는 용어 "및/또는"은 하나 또는 그 이상의 연관된 항목들의 목록의 가능한 조합 모두를 포함한다. 또한, 본 발명의 개념에 따른 실시예를 설명하면서 "할 수 있다"라는 표현을 사용하는 경우 이는 "하나 또는 그 이상의 본 발명의 실시예"를 의미한다. 또한, 용어 "예시적인"은 하나의 예 또는 예시를 나타내기 위한 의도로 사용되었다.
어떠한 요소 또는 레이어가 또 다른 요소 또는 레이어의 "위"에 있거나 이에 "연결", "접속", 또는 "가까이" 있는 것으로 언급되는 경우, 이는 상기 다른 요소 또는 레이어의 바로 위에 있거나 직접 연결 또는 접속되거나 바로 가까이 있을 수 있으며, 또는 하나 또는 그 이상의 요소 또는 레이어가 개입하여 존재할 수도 있는 것으로 이해되어야 할 것이다. 반면에, 어떠한 요소 또는 레이어가 또 다른 요소 또는 레이어의 "바로 위"에 있거나 "직접 연결" 또는 "직접 접속"되거나 "바로 가까이" 있는 것으로 언급되는 경우에는 다른 요소 또는 레이어가 개입되거나 존재하지 않는다.
본 발명의 분야에서 통상의 지식을 가진 자가 이해할 수 있듯이, 어떠한 구성 요소의 입력 단자 또는 출력 단자는 접지에 대한 전압으로 나타내어지는 신호를 가지는 단일 도체일 수 있으며, 또는 상보 신호를 가지는 한 쌍의 도체를 포함하는 차동 입력 단자 또는 출력 단자일 수 있다. 도면에서 단일 라인으로 도시된 연결은, 예를 들어, 하나의 신호와 이에 대한 상보 신호로 구성된 차동 신호를 가지는 하나 이상의 도체를 나타낼 수 있다.
고속 직렬 디지털 데이터를 전송하기 위한 전기 채널은 불균일한 주파수 응답을 제공할 수 있으며, 예를 들어, 채널을 통해 전송되는 고주파수 성분의 감쇄가 저주파수 신호의 감쇄보다 클 수 있다. 데이터 시퀀스가 채널로 전송되었을 때, 이는 서로 간에 급격한 전이를 가지는 제1 수준과 제2 수준의 두 개의 다른 수준(예를 들어, 전압 또는 전류)으로 나타내어지는 영과 일로 구성될 수 있다. 이러한 수준들은 채널의 입력 단자에서 전송기(TX)에 의해 제공되고 본 명세서에서 데이터 속도로 언급되는 속도로 또는 나이퀴스트 주파수의 두 배의 속도로 업데이트될 수 있다. 채널의 불균일한 주파수 응답은 결과적으로 수신되는 신호에서 파형에서의 변형, 급격한 전이 또는 잘 정의된 수준의 부족을 초래할 수 있다. 이로 인해 데이터 시퀀스를 복원하도록 설계된 수신 회로에 오류가 초래될 수 있다. 도 1a를 참조하면, 관련 기술에서 이 문제를 완화하기 위해 사용하는 방식에는, 예를 들어, 신호의 고주파수 성분을 전송 이전에 선호도에 따라 증폭하는 전송기(TX) 사전 강조, 나이퀴스트 주파수 근처의 주파수에서 이득("피킹(peaking)")을 제공하기 위한 수신기 연속 시간 선형 이퀄라이저 (CTLE)의 사용, 및 결정 피드백 이퀄라이저(SA/DFE)를 가지는 탐지 증폭기의 사용 등이 포함된다. 도 1b는 주파수 도메인에서 이러한 블록들의 효과를 도시하며, 도 1c는 시간 도메인에서 이들의 효과를 도시한다.
일 실시예에서, 높은 패스는 두 번의 곱셈 과정을 사용하여 저역 통과 필터로부터 구축될 수 있다. 도 2a를 참조하면, 제1 곱셈기(210), 임펄스 응답 h[n]을 가지는 필터(215) 및 제2 곱셈기(220)로 구성된 임펄스 응답 g[n]을 가지는 필터(205)는 다음과 같이 도출될 수 있는 임펄스 응답을 가진다:
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
이 때,
Figure pat00006
따라서, 상기 필터(215)가 높은 패스 필터인 경우, 상기 필터(205)는 저역 통과 필터일 것이며, 상기 필터(215)가, 예를 들어, 도 2b에 도시된 임펄스 응답, h[n]을 가지는 필터와 같은 저역 통과 필터인 경우에는, 상기 필터(205)는 도 2c에 도시된 임펄스 응답을 가지는 높은 패스 필터일 것이다.
도 3a를 참조하면, 유사한 연속 시간 회로 또한 저역 통과 필터를 높은 패스 필터로 변환하기 위해 사용될 수 있다. 이러한 회로에서, 채널(310)로부터 수신된 신호는 먼저 제1 곱셈기(315)를 사용하여 나이퀴스트 주파수 fD에서의 사인파 신호가 곱해 진다. 상기 채널로부터 수신된 신호는 도 3b에 도시된 것과 같이 감쇄된 고주파수 내용을 가지고 있으며, 제1 곱셈 에 의해 신호의 내용이 주파수 도메인 내의 fD 근처에서 뒤집어져서, 결과적으로 주파수 도메인 내에서 도 3c의 곡선(325)으로 도시되는 신호가 나타난다. 이러한 뒤집힌 신호는 이후 상기 필터(320)에 의해 낮은 패스로 필터링된다. 도 3d는 세 개의 곡선을 보여 주는데, 제1 곡선(325)은 제1 곱셈기의 출력 단자에서의 신호를 도시하며, 제2 곡선(330)은 저역 통과 필터의 전송 함수를 도시하고, 제3 곡선(335)은 이들의 곱을 도시한다. 저역 통과 필터의 출력은 다시 제2 곱셈기(340)를 사용하여 나이퀴스트 주파수 fD에서의 사인파 신호가 곱해져서 수신된 신호의 저주파수 및 고주파수 성분을 스펙트럼 내의 각각의 적절한 장소로 복원하며, 결과적으로 주파수 도메인에서 도 3e에 도시된 것과 같은 신호가 나타난다. 마지막으로 상기 신호는 탐지 증폭기(350), 즉, 아날로그 신호를 디지털 신호로 변환하는 증폭기에 의해 디지털 데이터 스트림으로 변환된다. 또 다른 실시예에서, 상기 탐지 증폭기는 도 3a에 도시된 것과 같이 상기 제2 곱셈기 이후에 위치하는 대신 상기 제2 곱셈기의 이전에 위치하며, 상기 제2 곱셈기는 나이퀴스트 주파수에서의 신호에 대한 입력 단자와 함께 디지털 신호 입력 단자 및 디지털 신호 출력 단자를 가지는 디지털 곱셈기로서 구현된다. 이러한 디지털 곱셈기는 수신된 모든 다른 비트의 극성을 역전시키는 효과를 가진다.
도 4를 참조하면, 일 실시예에서, 상기 채널(410)은 차동 신호에 의해 구동되고 예를 들어, 도시된 것과 같이 100옴을 가지는 전송 라인의 차동 모드 특성 임피던스와 실질적으로 동일한 저항을 가지는 저항(420)으로 종료되는 발란스 전송 라인이다. 입력 스위치, 또는 "제1 스위치(430)"는 스위치의 설정에 따라, 신호의 극성을 보존하거나 역전시키며, 이를 저역 통과 필터로 공급하는데, 이는 양의 피드백 부하를 가지는 차동 쌍으로 구현될 수 있다. 상기 입력 스위치는 각각 공통의 단말(465), 제1 스위칭 단말(470) 및 제3 스위칭 단말(475)을 가지며 함께 묶여진 두 개의 단일 폴 이중 스로우(single-pole double-throw: SPDT) 스위치로 구성되고 적절한 배선을 갖춘 이중 폴 이중 스로우(double-pole double-throw: DPDT) 스위치로서 도 4에 개략적으로 도시된다.
일 실시예에서, 상기 제1 및 제2 도체는 입력 스위치(430)로의 차동 신호를 가지며, 상기 입력 스위치는 두 개의 상태에서 동작한다. 제1 상태에서 상기 제1 도체는 제3 도체에 연결되어 있고 상기 제2 도체는 제 4 도체에 연결되며, 제 2 상태에서, 상기 제1 도체는 상기 제4 도체에 연결되어 있고 상기 제2 도체는 상기 제 3 도체에 연결된다. 이후 상기 제3 및 제4 도체는 상기 입력 스위치(430)로부터, 예를 들어, 저역 통과 필터(440)로의 스위칭 차동 신호를 가진다.
본 발명의 분야에서 통상의 지식을 가진 자가 이해할 수 있듯이, DPDT 스위치에 의해 예시된 것과 균등한 기능들이 실제로 다양한 회로, 예를 들어, 트랜지스터 회로에 의해 제공될 수 있다. 예를 들어, DPDT 스위치를 형성하기 위해 함께 묶여질 수 있는 두 개의 SPDT 스위치 각각은 두 개의 n-채널 전계 효과 트랜지스터(FET)로 구현될 수 있으며, 이 때 상기 FET의 소스는 SPDT 스위치의 공통된 단말(465)을 형성하기 위해 같이 연결되며, 상기 FET의 드레인은 상기 제1 스위칭 단말(470) 및 상기 제2 스위칭 단말(475)을 각각 형성한다. 상기 입력 스위치의 설정은 나이퀴스트 주파수에서의 클록 신호에 의해 제어되며, 두 개의 FET를 활용하여 구현되는 스위치의 경우에는, 예를 들어, 상기 클록 신호와 이의 상보 신호는 두 개의 FET의 각각의 게이트로 연결될 수 있다.
저역 통과 필터(440)는 입력 스위치로부터 스위칭 차동 신호를 수신하고, 필터링된 차동 신호를 감지 증폭기(450)로 공급한다. 탐지 증폭기(450)는, 예를 들어, 비교기 또는 클록동작 비교기를 채택하여 필터링된 신호를 아날로그 신호에서 디지털 신호로 변환하며, 클록동작 비교기는 클록의 상승 에지 또는 각각의 하강 클록 에지마다 업데이트되어 입력이 임계값을 초과할 때는 (이진수의) 일을 나타내고 그렇지 않은 경우에는 영을 나타내거나, 반대의 경우(즉, 입력이 임계값을 초과할 때는 영, 그렇지 않은 경우에는 일)를 나타내는 디지털 출력을 가지는 회로이다. 탐지 증폭기의 출력 단자에서의 디지털 신호(도 4에서 "dSA[n]")는 부호 교정기(460) 또는 "스위칭 인버터", 즉, 적절한 데이터 값을 복원하기 위해 번갈아 발생하는 샘플을 역전시키는 디지털 곱셈기로 공급된다. 상기 부호 교정기(460)는 데이터 입력 단자, 데이터 출력 단자 및 제어 입력 단자를 가진다. 상기 교정기(460)는 제어 입력 단자에서의 값에 따라 상기 입력 신호 또는 역전된 입력 신호 중 하나를 출력한다. 스위칭 인버터(460)는, 예를 들어, 도 4에 도시된 것처럼, 입력 신호를 역전시키기 위한 제2 인버터 및 SPDT 스위치로 구현될 수 있으며, 이는 입력 신호 및 역전된 입력 신호 사이에서 선택하기 위한 멀티플렉서로 구현되거나 이를 포함할 수 있다. 상기 멀티플렉서는 두 개의 삼상 인버터로서 삼상 인버터 중 하나는 언제나 높은 임피던스 상태에 있고 다른 하나는 낮은 임피던스 상태에 있도록 출력이 연결되어 있고 제어 입력이 배선 연결되어 있는 삼상 인버터로 구현될 수 있다. 상기 삼상 인버터의 입력 단자는 상기 회로의 입력 단자(즉, 상기 스위칭 인버터의 입력 단자) 및 상기 제1 인버터의 출력 단자에 각각 연결될 수 있다.
도 5를 참조하면, 일 실시예에서 상기 저역 통과 필터(440)는 양의 피드백을 가지는 차동 증폭기로 제작된다. 본 명세서에서 사용되는 "양의 피드백을 가지는 증폭기"는 출력 단자로부터 입력 단자로의 피드백 경로를 포함하는 루프를 형성하는 신호 경로를 가지며 루프 근처에서의 게인이 DC에서(즉, 주파수가 영에 가까워질 때의 한계에서) 양의 값을 가지는 증폭기이다. 상기 차동 증폭기는 차동 쌍의 구성으로 배치되고 전류 소스(520)로 연결되어 있는 공통의 노드 또는 차동 쌍의 "꼬리(tail)"를 가지는 제1 전계 효과 트랜지스터 (FET)(510) 및 제2 FET(515)를 포함한다. 상기 제1 및 제2 FET(510, 515)는 각각 드레인, 소스 및 게이트를 가지는 n-채널 산화 금속 반도체 FET(MOSFET)일 수 있다. 상기 제1 및 제2 FET(510, 515) 각각의 소스는 전류 소스(520)로 연결된다. 상기 제1 및 제2 FET(510, 515) 각각의 드레인은 상기 차동 증폭기의 제1 출력 단자(517) 및 제2 출력 단자(518)에 각각 연결되며, 본 명세서에서 부하 경로로 불리는 전류 경로를 통해 양의 전압 공급기로 연결된다. 상기 차동 쌍의 각 FET(510, 515)의 부하 경로는 병렬로 연결된 FET 및 저항을 포함한다. 따라서, 상기 제1 FET(510)의 부하 경로는 병렬로 연결된 제3 FET(525) 및 제1 저항(530)을 포함하며, 상기 제2 FET(515)의 부하 경로는 병렬로 연결된 제4 FET(535) 및 제2 저항(540)을 포함한다. 상기 제3 및 제4 FET(525, 535)는 p-채널 MOSFET 또는 "PMOST" 트랜지스터이다. 상기 제3 FET(525)의 게이트는 상기 제2 FET(515)의 드레인으로 연결되어 있고, 상기 제4 FET(535)의 게이트는 상기 제1 FET(510)의 드레인으로 연결된다. 제3 및 제4 FET(525, 535)의 게이트의 연결은 교차 접속 PMOS 구성으로 불릴 수 있으며, 양의 피드백을 제공하여, 회로의 저주파수 게인과 직류 (DC) 게인을 낮춘다. 저역 통과 필터의 DC 게인은 임의의 값으로 높거나, 또는 "무한대"일 수 있으며, 상기 저역 통과 필터의 앞과 뒤에 위치하는 스위치들 때문에 결과적으로 나이퀴스트 주파수에서 임의의 값만큼 큰 이퀄라이징 게인이 나타날 수 있다. 더구나, 본 발명의 실시예들은 차동 쌍의 출력 노드의 저항(530, 540) 및 축전기(545, 550)를 통해 피킹 주파수 전송 곡선을 조율하여, 지배적인 폴을 생성하며 신호의 무한 임펄스 응답(IIR) 필터링을 제공하는 효과를 가지게 된다. 상기 저항(530, 540)은, 예를 들어, 각각을 병렬로 연결된 트랜지스터들의 배열로 구현함으로써 프로그래밍 가능 저항으로 제조될 수 있으며, 이에 따라 배열의 추가적인 트랜지스터들이 각각의 제어 신호에 의해 켜지고, 병렬 조합의 저항(즉, 상기 프로그래밍 가능 저항)이 감소하게 된다. 마찬가지로, 상기 축전기(545, 550)는 각각의 프로그래밍 가능 축전기를 패시브 축전기 요소들의 병렬 배열로 형성함으로써 프로그래밍 가능 축전기로 제조될 수 있으며, 이 때 각각의 요소는 스위칭 트랜지스터를 통해 프로그래밍 가능 축전기의 노드로 연결되어, 추가적인 스위칭 트랜지스터가 각각의 제어 신호에 의해 켜지면, 이들이 연결된 상기 축전기 요소가 전체 정전 용량에 기여함으로써, 상기 프로그래밍 가능 축전기의 정전 용량이 증가하게 된다.
다른 실시예에서 상기 트랜지스터는 접합형 전계효과 트랜지스터(JFET) 또는 이극 접합형 트랜지스터(BJT)와 같은 다른 삼극 장비일 수 있다. 소스, 게이트 및 드레인을 가지지 않는 장치의 경우, FET의 게이트에 해당하는 단말기(예를 들어, BJT의 베이스)가 보다 일반적으로는 제어 단말기로 언급되며, FET의 소스 및 드레인에 해당하는 단말(예를 들어, BJT의 콜렉터 및 이미터)은 보다 일반적으로는 제1 전류 포함 단말 및 제2 전류 포함 단말로 언급될 수 있다.
제1 축전기(545) 및 제2 축전기(550)는 제1 출력 단자(517) 및 제2 출력 단자(518)로부터 접지로 각각 연결되며; 제1 저항(530) 및 제2 저항(540)은 상기 제1 출력 단자(517; 및 제2 출력 단자(518)로부터 양의 전압 공급 장치에 각각 연결된다. 상기 저항(530, 540) 및 상기 축전기(545, 550)는 상기 저역 통과 필터의 대역폭을 조절하도록 선택되거나 조절될 수 있다. 일 실시예에서, 저역 통과 필터의 대역폭은 채널의 대역폭과 실질적의로 같아지도록 조절된다. 상기 저항(530, 540) 및 상기 축전기(545, 550)의 값은 상기 회로가 사용될 채널의 특성이 설계 시에 알려져 있다면 설계 시에 선택될 수 있으며, 또는 조절 가능할 수도 있다. 일 실시예에서 이들 구성 요소들(530, 540, 545, 550)은 프로그래밍이 가능하며, 다시 말해, 이들의 값들이 제어 회로 내에서 각각의 제어 레지스터에 저장된 디지털 파라미터에 따라 생성되는 각각의 제어 전압 또는 제어 전류에 의해 제어된다. 이러한 방식으로 회로의 주력 출력 폴이, 예를 들어, 회로의 제작 중에 수행되는 조정 과정에서, 또는 작동 과정에서 미세 조절될 수 있다.
도 6은 본 발명의 일 실시예에 따른 회로에 의해 생성되어 5 GHz에서 17 dB의 손실을 가지는 채널의 응답을 이퀄라이징하도록 연결되어 있고 구성된 아이 다이어그램을 시뮬레이션 한 것을 도시한 것이며, 여기서 5 GHz는 시뮬레이션을 위한 나이퀴스트 주파수로서 사용되었다. 상기 아이 다이어그램은 이퀄라이징이 존재하지 않는 경우에는 10 Gbps에서 닫히며, 도 6에 도시된 것과 같이, 넓게 열려서 결과적으로 양호한 성능을 보여 준다.
도 7을 참조하면, 일 실시예에서 디스플레이(700)는 타이밍 컨트롤러(710) 및 드라이버 집적 회로(IC)(720)를 포함하며, 상기 타이밍 컨트롤러(710)는 데이터 회선(740)을 포함하는 직렬 데이터 링크 상에서 상기 드라이버 IC(720)로 고속 직렬 데이터를 전송하도록 구성된다. 상기 드라이버 IC는 본 발명의 일 실시예에 따라 구성된 스위칭 이퀄라이저(750)를 포함하는 회로 내에서 고속 직렬 데이터를 수신한다. 본 명세서에 기술된 본 발명의 실시예에서, 상기 디스플레이는 유기 발광 다이오드(OLED) 디스플레이 또는 액정 디스플레이(LCD)일 수 있다.
본 명세서에서는 출력 폴 조율을 가지는 양의 피드백이 향상된 스위칭 이퀄라이저의 제한된 실시예들이 특정하게 기술되고 예시되었지만, 해당 분야에서 통상의 기술을 가진 자라면 많은 수정과 변경을 쉽게 가할 수 있을 것이다. 따라서, 본 발명의 원리에 따라 채용된 출력 폴 조율을 가지는 양의 피드백이 향상된 스위칭 이퀄라이저는 본 명세서에 특정적으로 기술된 방식과는 다르게 구현될 수 있는 것으로 이해되어야 할 것이다. 본 발명은 또한 다음의 청구항 및 이와 균등한 사항에 의해 정의된다.

Claims (16)

  1. 입력 단자 및 출력 단자를 가지고,
    상기 입력 단자에 연결되어 있는 제1 스위치;
    상기 제1 스위치에 연결되어 있고, 양의 피드백을 가지는 증폭기를 포함하는 저역 통과 필터;
    상기 저역 통과 필터에 연결되어 있는 클록동작 비교기; 및
    상기 클록동작 비교기와 연결되어 있고 디지털 신호를 수신하고 디지털 신호 또는 역전된 디지털 신호를 선택적으로 출력하기 위한 스위칭 인버터를 포함하는 데이터 전송 채널을 이퀄라이징하기 위한 시스템.
  2. 제1항에 있어서, 상기 제1 스위치는 제1 상태 또는 제2 상태 중 하나에서 작동하는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 상기 제1 스위치는 제1 도체 및 제2 도체에 의해 전달되는 차동 신호를 수신하는 것을 특징으로 하는 시스템.
  4. 제3항에 있어서, 상기 제1 스위치는 제3 도체 및 제4 도체에 의해 전달되는 차동 신호를 상기 저역 통과 필터로 전송하도록 하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서,
    상기 제1 스위치는,
    제1 상태에서는:
    상기 제1 도체가 상기 제3 도체에 연결되어 있고,
    상기 제2 도체는 상기 제4 도체에 연결되며, 또한
    제2 상태에서는:
    상기 제1 도체가 상기 제4 도체에 연결되어 있고,
    상기 제2 도체는 상기 제3 도체에 연결되어 있는 것을 특징으로 하는 시스템.
  6. 제1항에 있어서,
    상기 스위칭 인버터는:
    스위칭 인버터 입력 단자,
    스위칭 인버터 출력 단자,
    상기 스위칭 인버터 입력 단자에 연결되어 있는 제1 인버터, 및
    상기 스위칭 인버터 입력 단자, 상기 인버터의 출력 단자, 및 상기 스위칭 인버터 출력 단자에 연결되어 있는 단일 폴 이중 스로우(single-pole double-throw: SPDT) 스위치를 포함하는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서, 상기 SPDT 스위치는 공통된 단말, 제1 스위칭 단말, 및 제2 스위칭 단말을 포함하며,
    상기 SPDT 스위치의 상기 제1 스위칭 단말은 상기 스위칭 인버터 입력 단자에 연결되어 있고,
    상기 SPDT 스위치의 상기 제2 스위칭 단말은 상기 제1 인버터의 출력 단자에 연결되어 있으며,
    상기 SPDT 스위치의 상기 공통된 단말은 상기 스위칭 인버터 출력 단자에 연결되어 있는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서, 상기 SPDT 스위치는 다수의 트랜지스터를 포함하는 멀티플렉서를 포함하는 것을 특징으로 하는 시스템.
  9. 제8항에 있어서,
    상기 SPDT 스위치는 두 개의 삼상 인버터를 포함하며,
    상기 두 개의 삼상 인버터 각각은 데이터 입력 단자, 데이터 출력 단자, 및 제어 입력 단자를 포함하고,
    상기 두 개의 삼상 인버터의 상기 출력 단자는 상기 SPDT 스위치의 공통된 단말을 형성하며,
    상기 두 개의 삼상 인버터의 상기 제어 입력 단자는 상기 두 개의 삼상 인버터 중 제2 인버터가 저 임피던스 상태에 있을 때 상기 두 개의 삼상 인버터 중의 제1 인버터는 고 임피던스 상태에 있도록 연결되어 있는 것을 특징으로 하는 시스템.
  10. 제1항에 있어서,
    양의 피드백을 가지는 상기 증폭기는 제1 트랜지스터, 제2 트랜지스터, 차동 입력, 및 차동 출력을 포함하는 차동 증폭기를 포함하며;
    상기 제1 및 제2 트랜지스터 각각은:
    제1 전류 전달 단말,
    제어 단말, 및
    제2 전류 전송 단말을 포함하고;
    상기 차동 입력은:
    상기 제1 트랜지스터의 제어 단말로 연결되어 있는 제1 도체, 및
    상기 제2 트랜지스터의 제어 단말로 연결되어 있는 제2 도체를 포함하며;
    상기 차동 출력은:
    상기 제1 트랜지스터의 제1 전류 전달 단말로 연결되어 있는 제1 도체, 및
    상기 제2 트랜지스터의 제1 전류 전달 단말로 연결되어 있는 제2 도체를 포함하는 것을 특징으로 하는 시스템.
  11. 제10항에 있어서, 상기 차동 증폭기는:
    제3 트랜지스터 및 제4 트랜지스터를 더 포함하고,
    상기 제3 및 제4 트랜지스터 각각은:
    제1 전류 전달 단말,
    제어 단말, 및
    제2 전류 전송 단말을 포함하고;
    상기 제3 트랜지스터는 상기 제1 트랜지스터의 상기 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 직렬로 연결되며;
    상기 제4 트랜지스터는 상기 제2 트랜지스터의 상기 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 직렬로 연결되어 있는 것을 특징으로 하는 시스템.
  12. 제11항에 있어서, 상기 제3 트랜지스터의 상기 제어 단말은 상기 제2 트랜지스터의 제1 전류 전달 단말에 연결되어 있고, 상기 제4 트랜지스터의 상기 제어 단말은 상기 제1 트랜지스터의 제1 전류 전달 단말에 연결되어 있는 것을 특징으로 하는 시스템.
  13. 제12항에 있어서,
    상기 제1 트랜지스터의 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 연결되어 있는 제1 프로그램 가능 저항;
    상기 제2 트랜지스터의 제1 전류 전달 단말과 양의 전압 공급 장치 사이에 연결되어 있는 제2 프로그램 가능 저항;
    상기 제1 트랜지스터의 제1 전류 전달 단말과 접지 연결 사이에 연결되어 있는 제1 프로그램 가능 축전기; 및
    상기 제2 트랜지스터의 제1 전류 전달 단말과 접지 연결 사이에 연결되어 있는 제2 프로그램 가능 축전기를 더 포함하는 것을 특징으로 하는 시스템.
  14. 제11항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 전계 효과 트랜지스터(FET)인 것을 특징으로 하는 시스템.
  15. 타이밍 컨트롤러;
    드라이버 집적 회로(IC); 및
    상기 타이밍 컨트롤러와 상기 드라이버 IC를 연결하는 직렬 데이터 링크를 포함하는 디스플레이로서,
    상기 드라이버 IC는 제1항의 데이터 전송 채널을 이퀄라이징하기 위한 시스템을 포함하는 것을 특징으로 하는 디스플레이.
  16. 제15항에 있어서, 상기 디스플레이는 유기 발광 다이오드(OLED) 디스플레이 또는 액정 디스플레이(LCD)인 것을 특징으로 하는 디스플레이.
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