JP4814705B2 - 半導体集積回路装置及び電子装置 - Google Patents
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Description
Kobayashi,T. and Sakurai,T., "Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation." Proc. IEEE 1994 CICC, pp271-274, May 1994
I L.LCM はリーク電流検出用第1導電型MISトランジスタのリーク電流
W LSI は内部回路の第1導電型MISトランジスタのチャンネル幅
W LCM はリーク電流検出用第1導電型MISトランジスタのチャンネル幅
W 1 は第1の第1導電型MISトランジスタのチャンネル幅
W 2 は第2の第1導電型MISトランジスタのチャンネル幅
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1及び第2の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1及び第2の第1導電型MISトランジスタをサブスレッシュホールド領域で動作する。
本発明の半導体集積回路装置は、ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続され、ゲートが前記第1の第1導電型MISトランジスタのゲート及び前記第1の電流源に接続された第2の第1導電型MISトランジスタと、ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタと、前記第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ソースが前記第1の電源に接続され、ゲートがドレインと第2の電流源に接続され、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタと、前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第1導電型MISトランジスタのドレインを他方の入力に接続した比較器とを備え、前記第3の第1導電型MISトランジスタのドレイン電流を1000倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
I L.LCM はリーク電流検出用第1導電型MISトランジスタのリーク電流
W LSI は内部回路の第1導電型MISトランジスタのチャンネル幅
W LCM はリーク電流検出用第1導電型MISトランジスタのチャンネル幅
W 1 は第1の第1導電型MISトランジスタのチャンネル幅
W 2 は第2の第1導電型MISトランジスタのチャンネル幅
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1及び第2の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1及び第2の第1導電型MISトランジスタをサブスレッシュホールド領域で動作する構成を採る。
本発明の半導体集積回路装置は、ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続された第2の第1導電型MISトランジスタと、ソースが前記第1の電源に接続され、ゲートとドレインを共通にして、前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのそれぞれのゲート及び第2の電流源に接続された第4の第1導電型MISトランジスタと、ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ソースが前記第1の電源に接続され、ゲートがドレインと第2の電流源に接続され、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタと、前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第1導電型MISトランジスタのドレインを他方の入力に接続した比較器とを備え、前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタと前記第4の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1、第2及び第4の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1、第2及び第4の第1導電型MISトランジスタをサブスレッシュホールド領域で動作する構成を採る。
まず、本発明の基本原理について説明する。
図1は、上記基本的な考え方に基づく本発明の実施の形態1に係るトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図である。本実施の形態は、NchMOSトランジスタのリーク電流検出ブロックと基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。
基準電圧発生回路111は、基板電圧制御ブロック120からの制御信号Nをゲートに受けるNchMOSトランジスタTn9、NchMOSトランジスタTn9のドレインに接続されたPchMOSトランジスタTp9、NchMOSトランジスタTn9のドレインがゲートに接続されたPchMOSトランジスタTp6、及びPchMOSトランジスタTp6と直列に接続されたNchMOSトランジスタTn7及びNchMOSトランジスタTn6から構成される。
カレントミラー回路112は、基準電圧発生回路111の発生電位Vg2をゲートに受けるNchMOSトランジスタTn5、NchMOSトランジスタTn5のドレインに接続されたPchMOSトランジスタTp5とPchMOSトランジスタTp4、PchMOSトランジスタTp4のドレインに接続されたNchMOSトランジスタTn4とNchMOSトランジスタTn3、NchMOSトランジスタTn3のドレインに接続されたPchMOSトランジスタTp3とPchMOSトランジスタTp2、PchMOSトランジスタTp2のドレインに接続されたNchMOSトランジスタTn2から構成される。
リーク電流検出回路113は、電位Vg1をゲートに受けるリーク電流検出用NchMOSトランジスタTn1、リーク電流検出用NchMOSトランジスタTn1に直列に接続されるPchMOSトランジスタTp1、ORゲート回路G1及びインバータ回路G2を備えて構成される。
基板電圧制御ブロック120は、外部からの動作モード信号により基板電圧を制御するコントローラ121と、コントローラ121からのデジタル値をDA変換して基板電圧を発生するDA変換器122とを備えて構成される。
〔リーク電流検出ブロック110動作〕
(1)基準電圧発生回路111動作
まず、基準電圧発生回路111において、直列に接続したNchMOSトランジスタTn6とTn7を共にサブスレシュホールド領域で動作させることにより、Tn6とTn7の中間から安定した電位Vg2が生成され、カレントミラー回路112のNchMOSトランジスタTn5のゲートに印加される。
カレントミラー回路112の第1カレントミラー回路112aでは、NchMOSトランジスタTn5のドレイン電流I5を任意の倍率(例えば10倍)に増幅する。PchMOSトランジスタTp4のドレインは、第2カレントミラー回路112bを構成するNchMOSトランジスタTn4に接続され、第2カレントミラー回路112bでは、前段の第1カレントミラー回路112aで10倍に増幅されたドレイン電流I4をさらに任意の倍率(例えば10倍)に増幅する。NchMOSトランジスタTn3のドレインは、第3カレントミラー回路112cを構成するPchMOSトランジスタTp3に接続され、第3カレントミラー回路112cでは、前段の第2カレントミラー回路112bで100倍までに増幅されたドレイン電流I3をさらに任意の倍率(例えば10倍)に増幅する。その結果、NchMOSトランジスタTn2のドレイン電流I2の電流値は、前記NchMOSトランジスタTn5のドレイン電流I5の電流値を任意の倍率(ここでは1000倍)に増幅させた電流値となる。
リーク電流検出用NchMOSトランジスタTn1のドレインは、ゲート回路G1に入力され、ゲート回路G1からはデジタル信号が出力される。また、ゲート回路G1には、基板電圧制御ブロック120のコントローラ121からの制御信号Nが入力され、ゲート回路G1は、他に制御信号Nが無ければ(制御信号NがLレベルであれば)、バッファ回路又はインバータ回路となり、制御信号Nがある場合は、OR/NOR回路又はAND/NAND回路となる。実施の形態1では、OR回路を使用している。ゲート回路G1出力は、検出信号Nとして、基板電圧制御ブロック120のコントローラ121に入力される。コントローラ121の制御信号Nは、リーク電流検出回路113の定電流源111bを構成するPchMOSトランジスタTp9のゲートに接続されており、リーク電流検出回路113が動作しない時に、リーク電流検出回路113に貫通電流を流さないようにして、リーク電流検出回路113が動作しない時の消費電力を低く抑える。この時、上記定電流源111bを構成する各トランジスタは、ハイインピーダンス状態となって回路動作が安定しないことを未然に防ぐため、コントローラ121は、ゲート回路G1に制御信号Nを入力し、制御信号Nによってもこの部分の回路動作を停止させる。
基板電圧制御ブロック120は、アナログ方式の回路とデジタル方式の回路の2種類あるが、ここでは、デジタル方式の回路の例を説明する。図2に示すように、基板電圧制御ブロック120は、基板電圧制御を行うアップダウンカウンタ123、レジスタ124(レジスタ1)、基板電圧設定上限値レジスタ125、基板電圧設定下限値レジスタ126、比較回路127、レジスタ128(レジスタ2)及び制御回路129により構成されたコントローラ121と、コントローラ121からデジタル値を受けて基板電圧を発生するDA変換器122により構成されている。制御回路129は、動作モード信号を受け取り、アップダウンカウンタ123とレジスタ124,128を制御する。また、リーク電流検出ブロック110への制御信号Nを出力する。制御信号Nは、インバータ回路G2を介してORゲート回路G1に入力されているので、リーク電流検出ブロック110を動作させない時に、貫通電流を遮断する働きと、ORゲート回路G1の出力をハイレベルに固定する働きをする。DA変換器122が発生する基板電圧は、リーク電流検出用NchMOSトランジスタTn1の基板及び内部回路130を等価的に表したNchMOSトランジスタTn(LSI)の基板に印加される。
実施の形態2は、リーク電流検出用PchMOSトランジスタを用いたリーク電流検出回路に適用する例である。
基準電圧発生回路211は、基板電圧制御ブロック120からの制御信号Pをゲートに受けるPchMOSトランジスタTp59、PchMOSトランジスタTp59のドレインに接続されたNchMOSトランジスタTn59、NchMOSトランジスタTn59のドレインがゲートに接続されたNchMOSトランジスタTn56、及びNchMOSトランジスタTn56と直列に接続されたPchMOSトランジスタTp56及びPchMOSトランジスタTp57から構成される。
カレントミラー回路212は、基準電圧発生回路211の発生電位Vg12をゲートに受けるPchMOSトランジスタTp55、PchMOSトランジスタTp55のドレインに接続されたNchMOSトランジスタTn55とNchMOSトランジスタTn54、NchMOSトランジスタTn54のドレインに接続されたPchMOSトランジスタTp54とPchMOSトランジスタTp53、PchMOSトランジスタTp53のドレインに接続されたNchMOSトランジスタTn53とNchMOSトランジスタTn52、NchMOSトランジスタTn52のドレインに接続されたPchMOSトランジスタTp52から構成される。
リーク電流検出回路213は、電位Vg11をゲートに受けるリーク電流検出用PchMOSトランジスタTp51、リーク電流検出用PchMOSトランジスタTp51に直列に接続されるNchMOSトランジスタTn51、ORゲート回路G51を備えて構成される。
(1)基準電圧発生回路211動作
まず、基準電圧発生回路211において、直列に接続したPchMOSトランジスタTp56とTp57を共にサブスレシュホールド領域で動作させることにより、Tp56とTp57の中間から安定した電位Vg12が生成され、カレントミラー回路212のPchMOSトランジスタTp55のゲートに印加される。
カレントミラー回路212の第1カレントミラー回路212aでは、PchMOSトランジスタTp55のドレイン電流I15を任意の倍率(例えば10倍)に増幅する。NchMOSトランジスタTn54のドレインは、第2カレントミラー回路212bを構成するPchMOSトランジスタTp54に接続され、第2カレントミラー回路212bでは、前段の第1カレントミラー回路212aで10倍に増幅されたドレイン電流I14をさらに任意の倍率(例えば10倍)に増幅する。PchMOSトランジスタTp53のドレインは、第3カレントミラー回路212cを構成するNchMOSトランジスタTn53に接続され、第3カレントミラー回路212cでは、前段の第2カレントミラー回路212bで100倍までに増幅されたドレイン電流I13をさらに任意の倍率(例えば10倍)に増幅する。その結果、PchMOSトランジスタTp52のドレイン電流I12の電流値は、前記PchMOSトランジスタTp55のドレイン電流I15の電流値を任意の倍率(ここでは1000倍)に増幅させた電流値となる。
リーク電流検出用PchMOSトランジスタTp51のドレインは、ゲート回路G51に入力され、基板電圧制御ブロック120のコントローラ121からの制御信号Pが入力され、ゲート回路G51からはデジタル信号が出力される。ゲート回路G51出力は、基板電圧制御ブロック120のコントローラ121に入力される。コントローラ121の制御信号Pは、リーク電流検出回路213の定電流源211bを構成するNchMOSトランジスタTn59のゲートに接続されており、リーク電流検出回路213が動作しない時に、リーク電流検出回路213に貫通電流を流さないようにして、リーク電流検出回路213が動作しない時の消費電力を低く抑える。この時、上記定電流源211bを構成する各トランジスタは、ハイインピーダンス状態となって回路動作が安定しないことを未然に防ぐため、コントローラ121は、ゲート回路G51に制御信号Pを入力し、制御信号Pによってもこの部分の回路動作を停止させる。
基板電圧制御ブロック120は、図2に示すように、基板電圧制御に利用するレジスタを内蔵したコントローラ121と、コントローラ121からデジタル値を受けて基板電圧を発生するDA変換器122とにより構成されている。基板電圧制御ブロック120が発生する基板電圧は、リーク電流検出PchMOSトランジスタTp51の基板及び内部回路130を等価的に表したPchMOSトランジスタTp(LSI)の基板に印加される。
実施の形態3は、リーク電流検出用NchMOSトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用する例である。
実施の形態4は、リーク電流検出用PchMOSトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用する例である。
実施の形態5は、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
実施の形態6は、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
実施の形態7は、リーク電流検出用NchMOSトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用するとともに、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
実施の形態8は、リーク電流検出用PchMOSトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用するとともに、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
実施の形態9は、リーク電流検出ブロックのリーク電流検出回路及び基準電位発生回路に別のリーク電流検出回路及び基準電位発生回路を適用する例である。
実施の形態10は、リーク電流検出ブロックのリーク電流検出回路及び基準電位発生回路に別のリーク電流検出回路及び基準電位発生回路を適用する例である。
実施の形態11は、比較器のDCオフセットをキャンセルするリーク電流検出回路に適用する例である。
実施の形態12は、比較器のDCオフセットキャンセルを、リーク電流検出用PchMOSトランジスタを用いたリーク電流検出回路に適用する例である。
半導体基板上に複数のMOSトランジスタを有する内部回路130とを備え、半導体集積回路装置1200は、内部回路130を等価的に表したPchMOSトランジスタTp(LSI)に対して、ドレインが低電位側電源電圧Vssに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック120により制御されたリーク電流検出用PchMOSトランジスタTp71により構成されたソースフォロワ回路を用いる基本構成を採る。
実施の形態13は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
実施の形態14は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
実施の形態15は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
実施の形態16は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
実施の形態17は、カレントミラー回路の電流増幅率を可変にする例である。
実施の形態18は、電圧増幅回路の電圧増幅率を可変にする例である。
実施の形態19は、NchMOSトランジスタの閾値電圧制御回路とPchMOSトランジスタの閾値電圧制御回路の両方を用いて、内部回路においてCMOS回路を構成するPchMOSトランジスタとNchMOSトランジスタの基板電圧をそれぞれ制御する例である。
図22は、本発明の実施の形態20に係る閾値電圧制御機能を有する電子装置の構成を示すブロック図である。
110,310,410,510,610,710,810,910,1010,1110,1210,1310,1410,1510,1610,1710,1810,1910,2010 リーク電流検出ブロック
111,211,511,611,911,1011 基準電圧発生回路
112,212,1712 カレントミラー回路
113,113A,213,913,1013,1113,1213,1313,1413,1513,1613 リーク電流検出回路
120,420,1120,1920,2020 基板電圧制御ブロック
121,1121 コントローラ
122 DA変換器
123,1141 アップダウンカウンタ
124,1142 レジスタ124(レジスタ1)
125,1144 基板電圧設定上限値レジスタ
126,1145 基板電圧設定下限値レジスタ
127,1146 比較回路
128,1147 レジスタ(レジスタ2)
130 内部回路
320,420,1820 電圧増幅回路
1114 入力切替用のスイッチ
1131 インバータ
1132 セレクタ
1133 極性反転器
1134 入力データ補正部
1135 セレクタ
1143 基板電圧設定値生成手段
1151 演算回路
3000 電子装置
Tn1,Tn21 リーク電流検出用NchMOSトランジスタ
Tp51,Tp71 リーク電流検出用PchMOSトランジスタ
COMP1,COMP2 比較器
Claims (15)
- ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、
ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続され、ゲートが前記第1の第1導電型MISトランジスタのゲート及び前記第1の電流源に接続された第2の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタと、
前記第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタを備え、
前記第3の第1導電型MISトランジスタのドレイン電流を1000倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
I L.LCM はリーク電流検出用第1導電型MISトランジスタのリーク電流
W LSI は内部回路の第1導電型MISトランジスタのチャンネル幅
W LCM はリーク電流検出用第1導電型MISトランジスタのチャンネル幅
W 1 は第1の第1導電型MISトランジスタのチャンネル幅
W 2 は第2の第1導電型MISトランジスタのチャンネル幅
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1及び第2の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1及び第2の第1導電型MISトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。 - ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、
ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続され、ゲートが前記第1の第1導電型MISトランジスタのゲート及び前記第1の電流源に接続された第2の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタと、
前記第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
ソースが前記第1の電源に接続され、ゲートがドレインと第2の電流源に接続され、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタと、
前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第1導電型MISトランジスタのドレインを他方の入力に接続した比較器とを備え、
前記第3の第1導電型MISトランジスタのドレイン電流を1000倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
I L.LCM はリーク電流検出用第1導電型MISトランジスタのリーク電流
W LSI は内部回路の第1導電型MISトランジスタのチャンネル幅
W LCM はリーク電流検出用第1導電型MISトランジスタのチャンネル幅
W 1 は第1の第1導電型MISトランジスタのチャンネル幅
W 2 は第2の第1導電型MISトランジスタのチャンネル幅
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1及び第2の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1及び第2の第1導電型MISトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。 - ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、
ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続された第2の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、ゲートとドレインを共通にして、前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのそれぞれのゲート及び第2の電流源に接続された第4の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタとを備え、
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタと前記第4の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1、第2及び第4の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1、第2及び第4の第1導電型MISトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。 - ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、
ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続された第2の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、ゲートとドレインを共通にして、前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのそれぞれのゲート及び第2の電流源に接続された第4の第1導電型MISトランジスタと、
ソースが前記第1の電源に接続され、前記第1の第1導電型MISトランジスタのドレイン電位をゲート電位とする第3の第1導電型MISトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
ソースが前記第1の電源に接続され、ゲートがドレインと第2の電流源に接続され、内部回路の第1導電型MISトランジスタの基板と接続された基板を持つリーク電流検出用第1導電型MISトランジスタと、
前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第1導電型MISトランジスタのドレインを他方の入力に接続した比較器とを備え、
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタと前記第4の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1、第2及び第4の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1、第2及び第4の第1導電型MISトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。 - 半導体基板上に複数のMISトランジスタを有する内部回路と、
前記内部回路に基板電圧を供給して該内部回路の第1導電型MISトランジスタの閾値電圧を制御する基板電圧制御ブロックと、
ソースが第1の電源に接続された第1の第1導電型MISトランジスタと、ソースが前記第1の第1導電型MISトランジスタのドレインに接続され、ドレインが第1の電流源に接続された第2の第1導電型MISトランジスタと、ソースが前記第1の電源に接続され、ゲートとドレインを共通にして、前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタのそれぞれのゲート及び第2の電流源に接続された第4の第1導電型MISトランジスタとにより構成され、前記第1の第1導電型MISトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、
前記基準電位を任意の倍率の電位に増幅又は減幅する電圧増幅回路と、
ソースが前記第1の電源に接続され、ドレインが第3の電流源に接続され、ゲートには前記電圧増幅回路により増幅した電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第1導電型MISトランジスタとを備え、
前記第1の第1導電型MISトランジスタと前記第2の第1導電型MISトランジスタと前記第4の第1導電型MISトランジスタのゲート電位と前記第1の電源の電位の差の絶対値が前記第1、第2及び第4の第1導電型MISトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第1、第2及び第4の第1導電型MISトランジスタをサブスレッシュホールド領域で動作するようにし、
前記リーク電流検出用第1導電型MISトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御することを特徴とする半導体集積回路装置。 - さらに、制御信号により前記リーク電流検出用第1導電型MISトランジスタを駆動する電流経路を切断する回路を備えることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体集積回路装置。
- 前記リーク電流検出用第1導電型MISトランジスタは、ドレインが高電位側電源又は低電位側電源に接続され、ソースが電流源に接続され、基板電圧が前記基板電圧制御ブロックにより制御されたソースフォロワ回路を構成し、
前記リーク電流検出用第1導電型MISトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器とを備えることを特徴とする請求項1乃至請求項6のいずれかに記載の半導体集積回路装置。 - 前記比較器の第1及び第2入力端子と、前記リーク電流検出用第1導電型MISトランジスタのソース及び基準電位端子間に設置されたスイッチと、
前記内部回路が動作していない時に、前記リーク電流検出用第1導電型MISトランジスタのソース及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を2度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のDCオフセットを補正する入力データ補正手段とを備えることを特徴とする請求項7記載の半導体集積回路装置。 - 前記比較器の第1及び第2入力端子と、前記リーク電流検出用第1導電型MISトランジスタのドレイン電位と前記カレントミラー回路又は前記電圧増幅回路の出力端子間に設置されたスイッチと、
前記内部回路が動作していない時に、前記リーク電流検出用第1導電型MISトランジスタのドレイン電位と前記カレントミラー回路又は前記電圧増幅回路の出力端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を2度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のDCオフセットを補正する入力データ補正手段とを備えることを特徴とする請求項2又は請求項4に記載の半導体集積回路装置。 - 前記第2の第1導電型MISトランジスタの基板を前記第2の第1導電型MISトランジスタのソースに接続したことを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路装置。
- 前記第1導電型MISトランジスタはNchMISトランジスタであり、前記第1の電源は低電位側電源であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路装置。
- 前記第1導電型MISトランジスタはPchMISトランジスタであり、前記第1の電源は高電位側電源であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路装置。
- 前記カレントミラー回路の電流増幅率を可変にする手段を備えることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路装置。
- 前記電圧増幅回路の電圧増幅率を可変にする手段を備えることを特徴とする請求項5記載の半導体集積回路装置。
- 電源装置と、閾値電圧制御機能を有する半導体集積回路装置とを備える電子装置であって、
前記半導体集積回路は、請求項1乃至請求項14のいずれかに記載の半導体集積回路装置により構成されることを特徴とする電子装置。
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WO2008129625A1 (ja) * | 2007-04-10 | 2008-10-30 | Fujitsu Microelectronics Limited | リーク電流検出回路、ボディバイアス制御回路、半導体装置及び半導体装置の試験方法 |
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DE102008053535B4 (de) | 2008-10-28 | 2013-11-28 | Atmel Corp. | Schaltung eines Regelkreises |
JP5599983B2 (ja) * | 2009-03-30 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
JP2011069809A (ja) * | 2009-08-31 | 2011-04-07 | Hitachi Automotive Systems Ltd | 制御システム及びそれに用いる半導体素子 |
US8552795B2 (en) * | 2009-10-22 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate bias control circuit for system on chip |
US8169255B2 (en) * | 2010-08-31 | 2012-05-01 | National Tsing Hua University | Offset cancellation current mirror and operating method thereof |
US8416011B2 (en) * | 2010-11-08 | 2013-04-09 | Lsi Corporation | Circuit and method for generating body bias voltage for an integrated circuit |
US8542058B2 (en) * | 2011-01-03 | 2013-09-24 | International Business Machines Corporation | Semiconductor device including body connected FETs |
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FR2976721B1 (fr) | 2011-06-17 | 2013-06-21 | St Microelectronics Rousset | Dispositif de detection d'une attaque dans une puce de circuit integre |
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US8643168B1 (en) * | 2012-10-16 | 2014-02-04 | Lattice Semiconductor Corporation | Integrated circuit package with input capacitance compensation |
WO2014135573A1 (en) * | 2013-03-07 | 2014-09-12 | Stichting Imec Nederland | Circuit and method for detection and compensation of transistor mismatch |
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CN105717409B (zh) * | 2016-01-20 | 2018-07-31 | 广东欧珀移动通信有限公司 | 电子设备的漏电检测方法及系统 |
JP6769141B2 (ja) * | 2016-07-06 | 2020-10-14 | セイコーエプソン株式会社 | 回路装置、物理量検出装置、電子機器及び移動体 |
WO2018042873A1 (ja) * | 2016-08-29 | 2018-03-08 | 富士電機株式会社 | 絶縁ゲート型半導体素子の駆動回路 |
CN106226934B (zh) * | 2016-09-06 | 2023-06-23 | 合肥京东方光电科技有限公司 | 一种检测电路、显示基板、显示面板、显示装置 |
US10436839B2 (en) * | 2017-10-23 | 2019-10-08 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
US10782347B2 (en) | 2017-10-23 | 2020-09-22 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
US11244738B2 (en) | 2019-01-11 | 2022-02-08 | Samsung Electronics Co., Ltd. | Multi-chip package |
EP3734244B1 (en) * | 2019-05-02 | 2021-11-10 | Siemens Aktiengesellschaft | Circuit arrangement and method for controlling a power semiconductor switch |
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Family Cites Families (13)
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JPS61248605A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | 非反転増幅器の歪補正方法 |
JPH06223568A (ja) * | 1993-01-29 | 1994-08-12 | Mitsubishi Electric Corp | 中間電位発生装置 |
JP3610108B2 (ja) * | 1995-01-13 | 2005-01-12 | キヤノン株式会社 | 情報処理装置 |
TW325599B (en) * | 1995-09-01 | 1998-01-21 | Toshiba Co Ltd | Semiconductor integrated circuit device |
JP3251861B2 (ja) * | 1995-09-01 | 2002-01-28 | 株式会社東芝 | 半導体集積回路装置 |
US6157259A (en) * | 1999-04-15 | 2000-12-05 | Tritech Microelectronics, Ltd. | Biasing and sizing of the MOS transistor in weak inversion for low voltage applications |
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JP2005020518A (ja) * | 2003-06-27 | 2005-01-20 | Renesas Technology Corp | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
JP4295572B2 (ja) * | 2003-07-11 | 2009-07-15 | パナソニック株式会社 | レベルシフト回路 |
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