JP2011069809A - 制御システム及びそれに用いる半導体素子 - Google Patents

Abstract

【課題】高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる制御システム及びそれに用いる半導体素子を提供することにある。
【解決手段】駆動回路２４−１，２４−４は、同一の半導体チップ１の内部に設けられる。複数の駆動回路２４−１，２４−４は、それぞれ、負荷に流れる電流を検出するとともに、同一のプロセスにより、半導体チップ１内に設けられた電流検出用シャント抵抗Ｒｓ１，Ｒｓ４と、電流検出用シャント抵抗と同一のプロセスにより、半導体チップ１内に設けられたダミー抵抗Ｒｄと、半導体チップ１に外付けされるとともに、ダミー抵抗Ｒｄに接続される校正基準２とを備える。また、補正手段１０は、ダミー抵抗Ｒｄ及び校正基準２を用いて、電流検出用シャント抵抗Ｒｓ１，Ｒｓ４に流れる電流値を補正する。
【選択図】図１

Description

本発明は、制御対象に流す電流を制御する制御システム及びそれに用いる半導体素子に係り、特に、制御対象に流す電流を検出する検出抵抗を備えるものに好適な制御システム及びそれに用いる半導体素子に関する。

各種制御対象が電子制御されるに従って、電気信号を機械的運動や油圧に変換するためにモータやソレノイドなどの電動アクチュエータが広く用いられるようになっている。これらの電動アクチュエータ高精度に制御するためには、高精度な電流検出が必須である。ここで、電流検出回路をＩＣチップ内に内蔵することによって制御装置の小型化、低価格化がはかれる。

電流検出回路をＩＣチップ内に内蔵するために、ＩＣチップ内に電流検出用抵抗を内蔵するものが知られている（例えば、特許文献１，特許文献２参照）。このように構成することで、電流検出のための外付け部品を削減でき、装置の小型化、低価格化が可能となる。

特開２００３−２０３８０５号公報 特開２００６−１６５１００号公報

しかしながら、電流制御のためには、制御の目的とする精度に見合った電流検出精度が要求されるにも拘わらず、特許文献１，２に記載の方式では、電流検出精度が低いという問題がある。すなわち、ＩＣチップ内に形成され抵抗の値は、プロセスのばらつきにより数十％の絶対誤差を伴い、絶対誤差を小さくしようとすれば、プロセス管理，選別，トリミングに大きなコストがかかり、結果としてチップ内に内蔵するコスト面でのメリットが相殺される。

本発明の目的は、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる制御システム及びそれに用いる半導体素子を提供することにある。

（１）上記目的を達成するために、本発明は、負荷に流す電流を制御する制御指令を出力する制御手段と、該制御手段からの制御指令に基づいて前記負荷に流す電流を制御する駆動回路とを有する制御システムであって、前記駆動回路は、複数個備えられるとともに、同一の半導体チップ内に設けられ、前記複数の駆動回路は、それぞれ、負荷に流れる電流を検出するとともに、同一のプロセスにより、前記半導体チップ内に設けられた電流検出用シャント抵抗と、前記電流検出用シャント抵抗と同一のプロセスにより、前記半導体チップ内に設けられたダミー抵抗と、前記半導体チップに外付けされるとともに、前記ダミー抵抗に接続される校正基準と、前記ダミー抵抗及び前記校正基準を用いて、前記電流検出用シャント抵抗に流れる電流値を補正する補正手段を備えるようにしたものである。

かかる構成により、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できるものとなる。

（２）上記（１）において、好ましくは、前記ダミー抵抗は、複数の同一形状を有する抵抗要素を複数個直列接続して構成するものである。

（３）上記（２）において、好ましくは、前記電流検出用シャント抵抗は、前記抵抗要素を複数個並列接続して構成するものである。

（４）上記（１）において、好ましくは、前記校正基準は、校正用基準抵抗，若しくは定電流源である。

（５）上記（１）において、好ましくは、前記駆動回路は、出力駆動半導体素子と、電流検出半導体素子とを備え、前記出力駆動半導体素子と前記電流検出半導体素子との制御信号入力端子は、前記制御手段に接続され、前記出力駆動半導体素子と前記電流検出半導体素子の第１の電流入出力端子同士が並列接続され、前記電流検出半導体素子の第２の電流入出力端子は、前記電流検出用シャント抵抗の第１の端子に接続されるようにしたものである。

（６）上記（５）において、好ましくは、前記駆動回路は、演算増幅回路を備え、前記電流検出半導体素子の第２の電流入出力端子が、前記演算増幅回路の負側入力端子に接続され、前記出力駆動半導体素子の第２の電流入出力端子が、前記演算増幅回路の正側入力端子に接続され、前記電流検出用シャント抵抗の第２の端子が、前記演算増幅回路の出力端子に接続されるようにしたものである。

（７）上記（６）において、好ましくは、前記演算増幅回路は、第１の演算増幅器と、第２の演算増幅器とを備え、前記第２の演算増幅器の正側入力端子には第１のキャパシターが接続され、負側入力端子には第２のキャパシターが接続され、前記第１の演算増幅器は、第１の動作フェーズには、基準電位に対する前記演算増幅回路の負側入力端子の電位を増幅して前記第１のキャパシターに充電し、第２の動作フェーズには、正側入力端子の電位を増幅して前記第２のキャパシターに充電し、前記第１の動作フェーズと前記第２の動作フェーズとを交互に繰り返すようにしたものである。

（８）上記（７）において、好ましくは、前記第１の演算増幅器の増幅率は、前記第２の演算増幅器の増幅率よりも大きいものである。

（９）上記（５）において、好ましくは、前記出力駆動半導体素子は、上アーム側に設けられ、前記上アームと直列接続される下アーム側に設けられた第２の出力半導体素子を備えるようにしたものである。

（１０）上記（１）において、好ましくは、前記補正手段は、前記ダミー抵抗の両端電圧Ｖｄの変換結果であるＶｄ＊の値によって係数Ｋを決定する係数算出器と、該係数算出器のより決定された係数Ｋを前記電流検出用シャント抵抗の両端電圧に乗ずる乗算器とを備えるようにしたものである。

（１１）上記（１）において、好ましくは、前記補正手段は、前記電流検出用シャント抵抗の両端電圧をディジタル信号に変換するＡ／Ｄ変換器を備え、前記ダミー抵抗の両端電圧は、前記Ａ／Ｄ変換器の基準電圧として、前記Ａ／Ｄ変換器のＶｒｅｆ入力端子に入力するようにしたものである。

（１２）上記（１）において、好ましくは、前記制御手段は、前記半導体チップに内蔵されているものである。

（１３）上記（１）において、好ましくは、前記制御手段は、前記半導体チップの外部に設けられているものである。

（１４）また、上記目的を達成するために、本発明は、負荷に流す電流を制御する制御指令を出力する制御手段と、該制御手段からの制御指令に基づいて前記負荷に流す電流を制御する駆動回路とを有する制御システムに用いられる半導体素子であって、前記半導体素子は、その同一の半導体チップ内に設けられた複数の前記駆動回路と、前記複数の駆動回路にそれぞれ設けられ、負荷に流れる電流を検出するとともに、同一のプロセスにより、前記半導体チップ内に設けられた電流検出用シャント抵抗と、前記電流検出用シャント抵抗と同一のプロセスにより、前記半導体チップ内に設けられたダミー抵抗と、前記半導体チップに外付けされるとともに、前記ダミー抵抗に接続される校正基準を接続可能な接
続端子と、前記ダミー抵抗及び前記校正基準を用いて、前記電流検出用シャント抵抗に流れる電流値を補正する補正手段を備えるようにしたものである。

かかる構成により、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できるものとなる。

（１５）また、上記目的を達成するために、本発明は、同一半導体チップ上に同一プロセスで少なくとも２つの抵抗器を形成し、一方の第１の抵抗器は外部に接続する手段を有し、他方の第２の抵抗器は同一半導体チップ内の回路に接続するようにしたものである。

かかる構成により、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できるものとなる。

（１６）上記（１５）において、好ましくは、前記第１の抵抗器の値を計測する計測手段と、該計測手段による計測結果に基づき、前記第２の抵抗器の値を補正する手段を同一半導体チップ上に有するものである。
において、
（１７）上記（１５）の半導体素子を用いた制御システムにおいて、好ましくは、前記第１の抵抗器の値を計測する計測手段と、該計測手段による計測結果に基づき、前記第２の抵抗器の値を補正する手段を同一半導体チップ上に有するようにしたものである。

（１８）上記（１５）において、好ましくは、前記第１の抵抗器外部に接続する手段を介しては外部の校正基準に接続される。

（１９）上記（１８）において、好ましくは、前記校正基準は、抵抗器，若しくは定電圧源，又は定電流源である。

（２０）上記（１５）において、好ましくは、前記第２の抵抗器は、電流検出用シャント抵抗，若しくは入力電圧を分圧する分圧抵抗，又は増幅器の利得を決定するフィードバック抵抗である。

本発明によれば、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できるものとなる。

本発明の第１の実施形態による制御システムの構成を示すブロック図である。 本発明の第１の実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段の構成の構成を示すブロック図である。 本発明の第１の実施形態による制御システムに用いる半導体チップのレイアウト図である。 本発明の第１の実施形態による制御システムに用いる半導体チップにおける配線ワイヤの影響を説明するための回路図である。 本発明の第１の実施形態による制御システムに用いる半導体チップの電流検出用シャント抵抗とダミー抵抗のレイアウト図である。 本発明の第１の実施形態による制御システムに用いる半導体チップの電流検出用シャント抵抗とダミー抵抗の他のレイアウト図である。 本発明の第１の実施形態による制御システムに用いるオペアンプの構成を示す回路図である。 本発明の第１の実施形態による制御システムに用いるオペアンプの動作を示すタイミングチャートである。 本発明の第１の実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段の他の構成の構成を示すブロック図である。 本発明の第２の実施形態による制御システムの概念構成を示すブロック図である。 本発明の第２の実施形態による制御システムの構成を示すブロック図である。 本発明の第３の実施形態による制御システムの概念構成を示すブロック図である。 本発明の第４の実施形態による制御システムの概念構成を示すブロック図である。 図１，図１２及び図１３に示した実施形態における電流検出用シャント抵抗Ｒｓｉ及びダミー抵抗Ｒｄへの印加電圧の説明図である。 本発明の第４の実施形態による制御システムの構成を示すブロック図である。 本発明の第５の実施形態による制御システムの構成を示すブロック図である。 本発明の第６の実施形態による制御システムの構成を示すブロック図である。

以下、図１〜図９を用いて、本発明の第１の実施形態による制御システム及びそれに用いる半導体素子の構成及び動作について説明する。

最初に、図１を用いて、本実施形態による制御システムの構成について説明する。

図１は、本発明の第１の実施形態による制御システムの構成を示すブロック図である。

本実施形態による制御システムとして、ここでは、オートマチックトランスミッション制御システムを一例として説明する。

エンジンからの駆動出力はオートマチックトランスミッション７４の入力軸に加えられ、トルクコンバータ７２を介して変速機７４に伝えられる。変速機７４からの駆動出力は、駆動軸を介して作動ギアを介して車輪に伝えられる。

本実施形態によるオートマチックトランスミッション制御システムは、ポンプ７０から供給されるオイルを、複数のソレノイド５−１，５−４を介して複数のクラッチＣ１，Ｃ４に供給し、クラッチＣ１，Ｃ４の開放・締結を制御することで、変速制御するものである。図示の例では、クラッチは、４個備えられているものとし、ここでは、２個のクラッチＣ１，Ｃ４のみを図示している。

本実施形態によるオートマチックトランスミッション制御システムは、半導体チップ１と、半導体チップ１から出力される駆動電流により駆動される複数のソレノイド５−１，５−４と、半導体チップ１に外付けされた校正用基準抵抗Ｒrefとを備えている。校正用基準抵抗Ｒrefは、誤差の小さい高精度な抵抗である。複数のソレノイド５−１，５−４は、それぞれ、複数のクラッチＣ１，Ｃ４に対応して設けられている。すなわち、クラッ
チが４個の場合には、ソレノイドも４個備えられる。ソレノイド５−１，５−４は、誘導性負荷である。

半導体チップ１は、制御手段６と、複数の駆動回路２０−１，２０−４と、ダミー抵抗Ｒｄと、電圧源Ｖａｃｃを備えている。複数の駆動回路２０−１，２０−４は、それぞれ、複数のソレノイド５−１，５−４と対応して設けられている。すなわち、ソレノイドが４個の場合には、駆動回路も４個備えられる。複数の駆動回路２０−１，２０−４は、それぞれ、ソレノイド５−１，５−４に流れる電流を検出するための電流検出抵抗Ｒｓ１，Ｒｓ４を備えている。ダミー抵抗Ｒｄ及び電流検出用シャント抵抗Ｒｓ１，Ｒｓ４は、同一のプロセスにより半導体チップ１の内部に形成された抵抗であり、拡散抵抗やポリシリコンの抵抗からなる。なお、駆動回路２０−１，２０−４の構成については後述する。

制御手段６には、エンジン回転数センサ８１，シフトレバー位置センサ８２，アクセルペダル位置センサ８３，水温センサ８４などからの信号が入力する。制御手段６は、これらの信号に基づき、駆動回路２０−１，２０−４に制御指令を出力する。駆動回路２０−１，２０−４は、制御手段６からの制御指令に基づいてスイッチング動作してソレノイド５−１，５−４に流す電流を制御する。ソレノイド５−１，５−４は駆動回路２０−１，２０−４から供給される電流により駆動され、クラッチＣ１，Ｃ４の締結状態を制御することで、走行状態にあった適切な変速比を設定する。

また、制御手段６は、補正手段１０を備えている。電流検出抵抗Ｒｓ１，Ｒｓ４に流れる負荷電流Ｉｄ１，Ｉｄ４は、電流検出抵抗Ｒｓ１，Ｒｓ４の両端電圧Ｖｓ１，Ｖｓ４として検出され、補正手段１０に取り込まれる。補正手段１０は、ダミー抵抗Ｒｄの両端電圧Ｖｄを用いて、電流検出抵抗Ｒｓ１，Ｒｓ４の両端電圧Ｖｓ１，Ｖｓ４を補正し、補正後の電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ４）として制御手段６に出力する。補正手段１０における補正内容については、図２を用いて後述する。制御手段６は、補正手段１０の出力である電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ４）から、負荷であるソレノイド５−１，５−４に流れる電流Ｉｄ１，Ｉｄ４が、予め設定した指令電流値となるとように、フィードバック制御して、駆動回路２０−１，２０−４の内部のスイッチング素子をオンオフ制御する。それにより、駆動回路２０−１，２０−４は、所定値の電流をソレノイド５−１，５−４に出力する。ソレノイド５−１，５−４は、入力した電流値に応じて動作し、ポンプ７０から供給されるオイルを所定の油圧として、クラッチＣ１，Ｃ４に供給する。それにより、クラッチＣ１，Ｃ４は所定のタイミングで開放され、また、締結される。これにより、変速ショックのない滑らかな変速動作を実現する。

次に、駆動回路２０−１，２０−４の構成について説明する。なお、駆動回路２０−１と駆動回路２０−４は同一の構成となっているため、ここでは、駆動回路２０−１について説明する。

出力電流制御用のＭＯＳＦＥＴ（第１の出力駆動半導体素子）２１−１とＭＯＳＦＥＴ（第２の出力駆動半導体素子）２２−１とは直列接続されている。ＭＯＳＦＥＴ２１−１のドレイン端子（第１の電流入出力端子）は、電源電圧ＶＢに接続されている。ここで、電源電圧ＶＢはバッテリの電圧である。ＭＯＳＦＥＴ２１−１のソース端子（第２の電流入出力端子）は、ＭＯＳＦＥＴ２２−１（第２の出力駆動半導体素子）のドレイン端子（第１の電流入出力端子）に接続されている。ＭＯＳＦＥＴ２２−１のソース端子（第２の電流入出力端子）は、接地されている。また、ＭＯＳＦＥＴ２１−１，２２−１のゲート端子（制御信号入力端子）には、制御手段６から制御信号が入力する。ＭＯＳＦＥＴ２１−１，２２−１は、制御手段６から制御信号によりオンオフし、スイッチング動作する。ＭＯＳＦＥＴ２１−１は負荷を駆動するための上アームを構成し、ＭＯＳＦＥＴ２２−２は下アームを構成する。負荷は、通常は、ソレノイドやモータなどの誘導性負荷である。

ＭＯＳＦＥＴ２１−１がオンし、ＭＯＳＦＥＴ２２−２がオフすると、バッテリから供給される電流が、ＭＯＳＦＥＴ２１−１を介して、ソレノイド５−１に流れる。また、ＭＯＳＦＥＴ２１−１がオフし、ＭＯＳＦＥＴ２２−２がオンすると、ソレノイド５−１からＭＯＳＦＥＴ２２１−１を通って還流電流（フライホール電流）が流れる。

また、上アームには、ＭＯＳＦＥＴ（電流検出半導体素子）２３−１を備えている。ＭＯＳＦＥＴ２３−１のドレイン端子（第１の電流入出力端子）は、電源電圧ＶＢに接続されている。ＭＯＳＦＥＴ２３−１のソース端子（第２の電流入出力端子）は、電流検出用シャント抵抗Ｒｓ１の第１の端子に接続されている。ＭＯＳＦＥＴ２３−１のゲート端子（制御信号入力端子）には、制御手段６から制御信号が入力する。ここで、ＭＯＳＦＥＴ２１−１のゲートに入力する制御信号とＭＯＳＦＥＴ２３−１のゲートに入力する制御信号とは同じものである。従って、ＭＯＳＦＥＴ２１−１とＭＯＳＦＥＴ２３−１とは同じタイミングでオンオフする。従って、バッテリから供給される電流は、ＭＯＳＦＥＴ２１−１とＭＯＳＦＥＴ２３−１により分流される。分流比は、ＭＯＳＦＥＴ２３−１のゲートの幅と、ＭＯＳＦＥＴ２１−１のゲートの幅によって決定される。例えば、ＭＯＳＦＥＴ２３−１に流れる電流は、ＭＯＳＦＥＴ２１−１に流れる電流の１／２０としている。例えば、ＭＯＳＦＥＴ２１−１に１Ａの電流が流れるとき、ＭＯＳＦＥＴ２２−１には、０．０５Ａの電流が流れる。

電流検出用シャント抵抗Ｒｓ１の両端には、Ｖｓ１＝Ｉｄ・Ｒｓ１なる電位差が生じる。この電位差により電流検出用シャント抵抗Ｒｓ１を流れるＩｄを計測し、さらに、分流比（例えば、１／２０）から、ソレノイド５−１に流れる電流を、例えば、２０・Ｉｄとして求めることができる。電流検出用シャント抵抗Ｒｓ１を、ＭＯＳＦＥＴ２１−１からソレノイド５−１に流れる電流に比べて小さくすることで、電流検出用シャント抵抗Ｒｓ１で消費される電力を小さくできる。

さらに、ＭＯＳＦＥＴ２１−１のソース端子とＭＯＳＦＥＴ２２−１のドレイン端子の接続点は、オペアンプ（演算増幅回路）２４−１の正入力端子に接続されている。ＭＯＳＦＥＴ２３−１のソース端子と電流検出用シャント抵抗Ｒｓ１の第１の端子の接続点は、オペアンプ２４−１の負入力端子に接続されている。オペアンプ２４−１の出力端子は、電流検出用シャント抵抗Ｒｓ１の第２の端子に接続されている。

電流検出用シャント抵抗Ｒｓ１の両端の電圧降下により、ＭＯＳＦＥＴ２２−１と、ＭＯＳＦＥＴ２３−１のソース電位に差が生じ、両者のＶｇｓ（ゲート−ソース間電圧）、Ｖｄｓ（ドレイン−ソース間電圧）に差が生じると、両者の電流の分流比が変化する。そこで、前述のオペアンプ２４−１を用いて、両者のソース電位が等しくなるように補正することで、分流比の変化による電流検出誤差を防いでいる。

また、ＭＯＳＦＥＴ（電流検出半導体素子）２３−１を上アームに備えることで、ソレノイド５−１に過電流が流れた場合に、この過電流を検出することができる。

次に、図２を用いて、本実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段１０の構成及び動作について説明する。

図２は、本発明の第１の実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段の構成の構成を示すブロック図である。なお、図２において、図１と同一符号は同一部分を示している。

電流検出用シャント抵抗Ｒｓ１，Ｒｓ４は、同一のプロセスにより半導体チップ１の内部に形成された抵抗であり、拡散抵抗やポリシリコンの抵抗からなる。

前述したように、ＩＣチップ内に形成され抵抗の値は、プロセスのばらつきにより数十％の絶対誤差を伴い、絶対誤差を小さくしようとすれば、プロセス管理，選別，トリミングに大きなコストがかかり、結果としてチップ内に内蔵するコスト面でのメリットが相殺される。

そこで、本実施形態では、電流検出用シャント抵抗Ｒｓ１，Ｒｓ４と同一プロセスにより、ダミー抵抗Ｒｄを、同じ半導体チップ１の内部に形成している。補正手段１０は、ダミー抵抗Ｒｄを用いて、電流検出用シャント抵抗Ｒｓ１，Ｒｓ４の抵抗値を補正する。

そのため、ダミー抵抗Ｒｄの第１の端子は、半導体チップ１の外部端子を介して外部の電源電圧ＶＢに接続されている。ダミー抵抗Ｒｄの第２の端子が接続される外部端子と、ＶＡＧ端子の間には、半導体チップ１の外部に校正用基準抵抗Ｒｒｅｆが外付けされる。ダミー抵抗Ｒｄと校正用基準抵抗Ｒｒｅｆの直列回路の両端には、半導体チップ１の内部の定電圧源Ｖａｃｃから、一定電圧Ｖａｃｃが印加される。なお、電圧ＶＡＧ（Voltage Analogue Ground）は、電源電圧ＶＢに対して、一定電圧Ｖａｃｃだけ低い電圧レベルである。

図２に示すように、補正手段１０は、マルチプレクサ３１と、Ａ／Ｄ変換器３０と、係数算出器１１と、乗算器１２とを備えている。

電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の両端の電圧Ｖｓ１，…，Ｖｓ４と、ダミー抵抗Ｒｄの両端の電圧Ｖｄは、マルチプレクサ３１を介してアＡ／Ｄ変換器３０に入力する。なお、図２には、二個の電流検出用シャント抵抗Ｒｓ１，Ｒｓ４のみを図示しているが、図１に対応して、４個の電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４がある。係数算出器１１は、Ｖｄの変換結果であるＶｄ＊の値によって係数Ｋを決定し、乗算器１２により係数Ｋ倍してＶｓ１＊，…，Ｖｓ４＊を得る。

以下、補正原理について、詳細に説明する。

電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４と同一チップ１内に同一プロセスで形成されたダミー抵抗Ｒｄは、チップ外の校正基準２となる標準抵抗Ｒｒｅｆと直列接続し、図１に示した基準となる一定電圧Ｖａｃｃを分圧する。ダミー抵抗Ｒｄの両端の電圧Ｖｄを計測することにより、ダミー抵抗Ｒｄの誤差に関する情報を得ることができる。この誤差情報によって電流検出用シャント抵抗Ｒｓ１，…Ｒｓ４の抵抗値の誤差、あるいは検出電圧Ｖｓ１，…，Ｖｓ４の電圧誤差を補正することが可能となる。

ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４は同一プロセスで形成されているので、絶対誤差は大きいが、個々の抵抗値の絶対誤差の差、即ち相対誤差は小さくなる。この関係を式で表すと以下の式（１），式（２）のようになる。

Ｒｄ＝Ｒｄ．ｔｙｐ・（１＋α）・（１＋β１） …（１）
Ｒｓ＝Ｒｓ．ｔｙｐ・（１＋α）・（１＋β２） …（２）
ここで、αは絶対誤差係数であり、β１，β２は相対誤差係数であり、Ｒｄ．ｔｙｐ，Ｒｓ．ｔｙｐは、ダミー抵抗及びシャント抵抗の設計値である。また、ここで、α＞＞β１，β２である。

従って、ダミー抵抗Ｒｄの誤差情報（絶対誤差係数α）に基づいて、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の値を補正すれば、高い精度で誤差の影響を補正することができる。その結果、本来ならば絶対誤差の大きい電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を精度の良い電流検出に用いることができる。

ダミー抵抗Ｒｄと校正用基準抵抗Ｒｒｅｆとを直列接続して、一定電圧Ｖａｃｃを分圧してＶｄを得る方法では、以下の方法で補正が可能である。

ダミー抵抗Ｒｄの両端の電圧Ｖｄは、以下の式（３）により表される。

Ｖｄ＝Ｖａｃｃ・Ｒｄ／（Ｒｒｅｆ＋Ｒｄ） …（３）
式（３）を変形することにより、ダミー抵抗Ｒｄの抵抗値は、式（４）により求められる。

Ｒｄ＝Ｖｄ・Ｒｒｅｆ／（Ｖａｃｃ−Ｖｄ） …（４）
ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４は同一プロセスで形成されているので、相対誤差係数β１，β２は小さいので無視できると仮定すれば、式（４）は、以下の式（５）に変形できる。

Ｒｄ＝Ｒｄ．ｔｙｐ・（１＋α） …（５）
式（５）から、補正のための（１＋α）は、以下の式（６）により算出できる。

（１＋α）＝Ｒｄ／Ｒｄ．ｔｙｐ
＝Ｖｄ・Ｒｒｅｆ／｛（Ｖａｃｃ−Ｖｄ）・Ｒｄ．ｔｙｐ｝ …（６）
同様に、電流検出用シャント抵抗Ｒｓの抵抗値は、以下の式（７）で表される。

Ｒｓ＝Ｒｓ．ｔｙｐ・（１＋α）
以上のようにして得られた（１＋α）により電流検出用シャント抵抗Ｒｓの絶対誤差を補償することができる。

ここで、係数算出器１１により算出される係数Ｋは、式（６）に基づき、Ｋ＝１／（１＋α）とする。

乗算器１２は、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の両端の電圧Ｖｓ１，Ｖｓ４と、ダミー抵抗Ｒｄの両端の電圧Ｖｄに、係数Ｋを乗算することで、補正済み検出電圧Ｖｓ１＊，…，Ｖｓ４＊を得る。

図１に示した制御手段６は、補正済み検出電圧Ｖｓ１＊，…，Ｖｓ４＊と、シャント抵抗の設計値Ｒｓ．ｔｙｐから、ＭＯＳ２１−１等に流れる電流Ｉｄ１等を算出する。さらに、制御手段６は、ＭＯＳＦＥＴ２１−１とＭＯＳＦＥＴ２３−１の分流比（例えば、１／２０）を用いて、ソレノイド５−１等に流れる電流を、例えば、２０・Ｉｄ１として求めることができる。その上で、制御手段６は、検出された電流（２０・Ｉｄ１）が指令値と一致するように、ＭＯＳＦＥＴ２１−１等をオンオフ制御する。

続いて、最適設計、即ち絶対誤差係数αの検出感度を最大化するダミー抵抗Ｒｄ．ｔｙｐについて説明する。

式（３）に式（５）を代入すると、以下の式（７）となる。

Ｖｄ＝Ｖａｃｃ・Ｒｄ．ｔｙｐ・（１＋α）／（Ｒｒｅｆ＋Ｒｄ．ｔｙｐ・（１＋α）） …（７）
絶対誤差係数αの検出感度、即ち絶対誤差係数αの変化に対するダミー抵抗の両端電圧Ｖｄの変化を求めるため、式（７）を絶対誤差係数αについて偏微分すると、以下の式（８）となる。

∂Ｖｄ／∂α＝Ｖａｃｃ・Ｒｄ．ｔｙｐ・Ｒｒｅｆ／（Ｒｒｅｆ＋Ｒｄ．ｔｙｐ・（１＋α））^２ …（８）
次に、絶対誤差係数αの検出感度、即ち式（８）を最大とするダミー抵抗Ｒｄ．ｔｙｐを求めるために、式（８）をダミー抵抗Ｒｄ．ｔｙｐについて更に偏微分すると、以下の式（９）となる。

∂^２Ｖｄ／∂α／∂Ｒｄ．ｔｙｐ＝（Ｒｒｅｆ^２−Ｒｄ．ｔｙｐ２・（１＋ α）^２）／（Ｒｒｅｆ＋Ｒｄ．ｔｙｐ・（１＋α））^４ …（９）
ここで、 式（９）の左辺を０とし、αを０とすると、Ｒｄ．ｔｙｐ＝Ｒｒｅｆのときに式（９）は最大値をとり、最適値となることがわかる。

なお、補正手段１０は、補正のための（１＋α）の算出は、一定時間毎に繰り返し行っている。これは、電流検出用シャント抵抗Ｒｓやダミー抵抗Ｒｄは、半導体チップ１の内部に形成された抵抗（拡散抵抗やポリシリコンによる抵抗）であり、このような抵抗は温度依存性を有する。従って、一定時間毎に（１＋α）を算出することで、半導体チップ１の温度が変化した場合でも、その温度変化を補償して、正確に電流検出用シャント抵抗の抵抗値を補正することができる。なお、半導体チップ１のおかれた環境の温度がほぼ一定の場合には、（１＋α）の算出を半導体チップ１の工場出荷前に一度行うだけとして、（１＋α）を補正手段１０の内部に記憶することで、工場出荷時には半導体チップ１から外付けの基準抵抗Ｒｒｅｆを外した状態とすることもできる。

以上のように、本実施形態では、誤差の小さい高精度な校正用基準抵抗Ｒrefを１個だけ、半導体チップ１の外部に外付けすることで、４個の電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の誤差を補正できる。すなわち、外付けの抵抗は必要であるが、１個だけで、半導体チップ１に内蔵した複数個の電流検出用シャント抵抗の誤差を補正できるため、外付け部品を低減して、かつ、装置の小型化、検出精度の高精度化が達成できる。

なお、チップ外部に設けた校正基準２としては、所定の精度を有する定電流源，定電圧源，標準抵抗などを用いることができる。校正基準２として定電流源を用いる場合には、ダミー抵抗Ｒｄの両端の電圧により値を測定することができる。校正基準２として定電圧源を用いる場合には、ダミー抵抗Ｒｄに流れる電流により値を測定することができる。また、校正基準２として標準抵抗を用いる場合には、図２にて説明したように、定電圧源に標準抵抗とダミー抵抗Ｒｄとを直列に接続し、ダミー抵抗Ｒｄの分圧電圧、即ち、両端の電圧により値を測定することができる。

次に、図３及び図４を用いて、本実施形態による制御システムに用いる半導体チップ１のレイアウトについて説明する。

図３は、本発明の第１の実施形態による制御システムに用いる半導体チップのレイアウト図である。図４は、本発明の第１の実施形態による制御システムに用いる半導体チップにおける配線ワイヤの影響を説明するための回路図である。なお、図３において、図１と同一符号は同一部分を示している。

図１には、２個の駆動回路２０−１，２０−４のみ図示しているが、図１にて説明したように、図１に示した制御システムでは、４個の駆動回路を備えている。ここでは、４個の駆動回路を用いる場合の各構成要素のレイアウトを示している。

図３において、ドライバを構成するＭＯＳＦＥＴ２１−１，２１−２，２１−３，２１−４、ＭＯＳＦＥＴ２２−１，２２−２，２２−３，２２−３，２２−４、及び電流検出用ＭＯＳＦＥＴ２３−１，２３−２，２３−３，２３−４は発熱の集中を防ぐためにチップ上に分散されて配置されている。

なお、図３に示す例では、ＭＯＳＦＥＴ２２−１，２２−２，２２−３，２２−３，２２−４は、それぞれ２個ずつの四角の枠として図示しているが、例えば、２個の四角の枠により図示されるＭＯＳＦＥＴ２２−１は、１個のＭＯＳＦＥＴ２２−１を分割して配置しており、それらの中央に、電流検出用ＭＯＳＦＥＴ２３−１を配置するレイアウトとしている。

また、ダミー抵抗Ｒｄ及び電流検出用シャント抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３，Ｒｓ４は相対誤差を小さくするためにチップ中央部の集中して配置してある。さらに、本例では、ダミー抵抗Ｒｄは、電流検出用シャント抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３，Ｒｓ４の絶対誤差特性を代表するように、電流検出用シャント抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３，Ｒｓ４の中央に配置してある。

なお、このようなレイアウトではＭＯＳＦＥＴ２３−１，２３−２，２３−３，２３−４と電流検出用シャント抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３，Ｒｓ４との間の配線が長くなる。

ここで、図４を用いて、配線が長い場合配線の影響低減方法について説明する。なお、図４において、２１−ｉ等のｉの添え字は、それぞれ、１〜４を示している。

配線が長い場合には、図４のように各部の電圧を取り出せば配線抵抗Ｒｗ１，Ｒｗ２の影響を受けることなく電流検出できる。また、オペアンプ２４−ｉの入力端子は、図４に示すように、ＭＯＳＦＥＴ２２−ｉ、ＭＯＳＦＥＴ２３−ｉのソース端子に接続すれば、配線抵抗Ｒｗ１，Ｒｗ２によらずＭＯＳＦＥＴ２２−ｉ、ＭＯＳＦＥＴ２３−ｉのソース端子の電位を等しくすることができる。また、図４に示すように電流検出用シャント抵抗Ｒｓ−ｉの両端から取り出せば、配線抵抗Ｒｗ１，Ｒｗ２によらず検出電圧Ｖｓを計測することができる。

また、マスク位置ずれによる絶対誤差特性の相関を高めるために、ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４は同一の形状、即ち同一の値とすることが望ましい。

ここで、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４はその用途から、数十Ω〜１００Ω程度の値が望ましく、ダミー抵抗Ｒｄは基準抵抗Ｒｒｅｆと同一、即ち数百Ω〜数ｋΩの値が望ましい。そこで、ダミー抵抗Ｒｄは電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４と同一の抵抗要素を複数直列に接続して所定の抵抗値を実現することが考えられる。また、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４は複数の抵抗要素を並列接続して実現することが考えられる。

次に、図５を用いて、本実施形態による制御システムに用いる半導体チップ１の電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４とダミー抵抗Ｒｄのレイアウトについて説明する。

図５は、本発明の第１の実施形態による制御システムに用いる半導体チップの電流検出用シャント抵抗とダミー抵抗のレイアウト図である。なお、図５において、図３と同一符号は同一部分を示している。

図５に示す四角の枠は、全て同じ形状寸法の抵抗要素を示している。１２個の抵抗要素は、直線的に配置されている。

ここで、左から１番目と４番目と７番目と１０番目の抵抗要素を直列接続することで、ダミー抵抗Ｒｄを構成している。また、左から２番目と１２番目の抵抗要素を並列接続することで、電流検出用シャント抵抗Ｒｓ１を構成している。また、左から６番目と８番目の抵抗要素を並列接続することで、電流検出用シャント抵抗Ｒｓ２を構成している。また、左から３番目と９番目の抵抗要素を並列接続することで、電流検出用シャント抵抗Ｒｓ３を構成している。また、左から５番目と８番目の抵抗要素を並列接続することで、電流検出用シャント抵抗Ｒｓ１を構成している。

このように、直列接続によりダミー抵抗Ｒｄを構成する抵抗要素と、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素と交互に並べて配置している。また、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素は、中心線に対して対称（コモンセントロイド）に配置している。

以上述べた構成により、ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４間の相対誤差を小さくすることができる。

本例では、ダミー抵抗Ｒｄは電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の８倍の抵抗値となる。従って、図示の１２個の抵抗要素の個々の抵抗値を例えば１００Ωとすると、ダミー抵抗Ｒｄの抵抗値は４００Ωとなり、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の抵抗値は５０Ωとなる。従って、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４はその用途から、数十Ω〜１００Ω程度の値が望ましく、ダミー抵抗Ｒｄは基準抵抗Ｒｒｅｆと同一、即ち数百Ω〜数ｋΩの値が望ましいという条件を満たすことができる。しかも、ダミー抵抗Ｒｄを構成する抵抗要素と、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素を同一の寸法形状とすることで、両者の相対誤差係数β１，β２は小さく、無視できる。

次に、図６を用いて、本実施形態による制御システムに用いる半導体チップ１の電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４とダミー抵抗Ｒｄの他のレイアウトについて説明する。

図６は、本発明の第１の実施形態による制御システムに用いる半導体チップの電流検出用シャント抵抗とダミー抵抗の他のレイアウト図である。なお、図６において、図５と同一符号は同一部分を示している。

図６に示す四角の枠は、全て同じ形状寸法の抵抗要素を示している。８個の抵抗要素は、直線的に配置されている。

ここで、左から１番目と３番目と５番目と７番目の抵抗要素を直列接続することで、ダミー抵抗Ｒｄを構成している。また、左から２番目の抵抗要素を電流検出用シャント抵抗Ｒｓ１を構成している。また、左から６番目の抵抗要素を電流検出用シャント抵抗Ｒｓ２を構成している。また、左から４番目の抵抗要素を電流検出用シャント抵抗Ｒｓ３を構成している。また、左から８番目の抵抗要素を電流検出用シャント抵抗Ｒｓ１を構成している。

このように、直列接続によりダミー抵抗Ｒｄを構成する抵抗要素と、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素と交互に並べて配置している。また、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素は、中心線に対して対称（コモンセントロイド）に配置している。

以上述べた構成により、ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４間の相対誤差を小さくすることができる。

本例では、ダミー抵抗Ｒｄは電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の４倍の抵抗値となる。従って、図示の１２個の抵抗要素の個々の抵抗値を例えば１００Ωとすると、ダミー抵抗Ｒｄの抵抗値は４００Ωとなり、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の抵抗値は１００Ωとなる。従って、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４はその用途から、数十Ω〜１００Ω程度の値が望ましく、ダミー抵抗Ｒｄは基準抵抗Ｒｒｅｆと同一、即ち数百Ω〜数ｋΩの値が望ましいという条件を満たすことができる。しかも、ダミー抵抗Ｒｄを構成する抵抗要素と、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素を同一の寸法形状とすることで、両者の相対誤差係数β１，β２は小さく、無視できる。

なお、図５及び図６に示した例では、ダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を１次元的に配置しているが、２次元的に配置してもよいものである。２次元的に配置する場合も、ダミー抵抗Ｒｄを構成する抵抗要素を電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素と交互に並べて配置し、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４を構成する抵抗要素は中心に対して対称（コモンセントロイド）に配置することによりダミー抵抗Ｒｄ、電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４間の相対誤差を小さくすることができる。

ここで、半導体チップ１の製作時の露光条件などのプロセス条件は座標依存性があり、チップ上の座標が近いほど相関が高い。そのため、電流検出用シャント抵抗とダミー抵抗は近接して配置するのが望ましく、さらにはコモンセントロイド配置とすることが望ましいものである。

次に、図７及び図８を用いて、本実施形態による制御システムに用いるオペアンプ２４−１の構成について説明する。

図７は、本発明の第１の実施形態による制御システムに用いるオペアンプの構成を示す回路図である。図８は、本発明の第１の実施形態による制御システムに用いるオペアンプの動作を示すタイミングチャートである。なお、図７において、図１と同一符号は同一部分を示している。

図７では、オペアンプ２４−１の構成を示しているが、図１に示したオペアンプ２４−４等も同一の構成を有している。

オペアンプ２４−１は、低雑音チョッパーアンプにより実現されている。オペアンプ２４−１は、４個のスイッチｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４と、２個のアンプＡｍ１，Ａｍ２と、２個のコンデンサＣｎ，Ｃｐとから構成されている。アンプＡｍ１の増幅率はＫ１とし、アンプＡｍ２の増幅率をＫ２とする。

図１にも示した２入力ｉｎ＿ａ，ｉｎ＿ｂは、それぞれ、スイッチｓｗ１，ｓｗ２を介して、アンプＡｍ１に入力する。アンプＡｍ１は、オペアンプＡｍ１−１と、２個の入力抵抗Ｒｉと、帰還抵抗Ｒｆと、バイアス抵抗Ｒｂとから構成されている。２入力ｉｎ＿ａ，ｉｎ＿ｂの一方がスイッチｓｗ１，ｓｗ２により選択され、入力抵抗Ｒｉを介して、オペアンプＡｍ１−１の負入力端子に入力する。オペアンプＡｍ１−１の正入力端子には、入力ｉｎ＿ｂが入力抵抗Ｒｉを介して入力する。また、オペアンプＡｍ１−１の正入力端子には、バイアス電圧Ｖｂｉａｓが抵抗Ｒｂを介して入力する。

アンプＡｍ１の出力は、スイッチｓｗ３，ｓｗ４により選択されて、アンプＡｍ２の負入力端子若しくは正入力端子のいずれかに入力する。アンプＡｍ２の負入力端子及び正入力端子には、それぞれ、コンデンサＣｎ，Ｃｐが接続されている。

スイッチｓｗ１〜ｓｗ４は、図８に示すタイミングで開閉される。

Ｐｈａｓｅ１では、スイッチｓｗ１、スイッチｓｗ３が開き、スイッチｓｗ２、スイッチｓｗ４が閉じ、アンプＡｍｐ．１からは、以下の式（１０）で示される電圧Ｖｎが出力する。

Ｖｎ＝Ｋ１・（ｉｎ＿ｂ−ｉｎ＿ａ＋Ｖｏｆｓ１）＋Ｖｂｉａｓ …（１０）
但し、ここで、Ｖｏｆｓ１はアンプＡｍｐ．１のオフセット（入力換算）であり、Ｋ１はアンプＡｍｐ．１のゲイン（＝Ｒｆ／Ｒｉ）であり、Ｖｂｉａｓはバイアス電圧（動作電圧を電源−ＧＮＤ間にするため）である。

そして、この電圧Ｖｎは、スイッチｓｗ３を介してコンデンサＣｎに充電される。

Ｐｈａｓｅ２では、スイッチｓｗ２、スイッチｓｗ４が開き、スイッチｓｗ１、スイッチｓｗ３が閉じ、アンプＡｍｐ．１からは、以下の式（１１）で示される電圧Ｖｐが出力する。

Ｖｐ＝Ｋ１・（Ｖｏｆｓ１）＋Ｖｂｉａｓ …（１１）
この電圧Ｖｐは、スイッチｓｗ４を介してコンデンサＣｐに充電される。このときコンデンサＣｎには、先ほどの式（１０）で表される電圧Ｖｎが保持される。

再び、Ｐｈａｓｅ１では、スイッチｓｗ１、スイッチｓｗ３が開き、スイッチｓｗ２、スイッチｓｗ４が閉じ、アンプＡｍｐ．１からは、式（１０）で表される電圧Ｖｎが出力され、スイッチｓｗ３を介してコンデンサＣｎに充電されると共に、コンデンサＣｐには先ほどの式（１１）で表される電圧Ｖｐが保持される。

以上の動作が繰り返され、アンプＡｍｐ．２の出力端子には、 以下の式（１２）で示される電圧ｏｕｔが出力する。

ｏｕｔ＝Ｋ２・（Ｋ１・（ｉｎ＿ａ−ｉｎ＿ｂ）＋Ｖｏｆｓ２） …（１２）
但し、ここで、Ｖｏｆｓ２はアンプＡｍｐ．２のオフセット（入力換算）であり、Ｋ２はアンプＡｍｐ．２のゲインである。

式（１２）から明らかなように、アンプＡｍｐ．１のオフセットＶｏｆｓ１は相殺され、アンプＡｍｐ．２のオフセットＶｏｆｓ２のみがＫ２倍されて出力される。つまり、Ｋ１＞＞Ｋ２とすればアンプＡｍｐ．２のオフセットＶｏｆｓ２の出力に及ぼす影響を小さくすることができる。さらに、オペアンプ２４−１がフィードバック動作することにより、ｉｎ＿ａ→ｉｎ＿ｂと収束する結果、Ｖｐ→Ｖｎと収束する。従って、スイッチｓｗ１とスイッチｓｗ２、スイッチｓｗ３とスイッチｓｗ４が切替動作をする電位差が０に収束するためチョッパー動作に伴うスイッチングノイズを低減させることができる。

次に、図９を用いて、本実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段の他の構成及び動作について説明する。

図９は、本発明の第１の実施形態による制御システムに用いる電流検出用シャント検出抵抗の誤差の補正手段の他の構成の構成を示すブロック図である。なお、図９において、図１及び図２と同一符号は同一部分を示している。

図３に示すように、補正手段１０Ａは、マルチプレクサ３１と、Ａ／Ｄ変換器３０とを備えている。

電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４の両端の電圧Ｖｓ１，…，Ｖｓ４は、マルチプレクサ３１を介してアＡ／Ｄ変換器３０に入力する。なお、図２には、二個の電流検出用シャント抵抗Ｒｓ１，Ｒｓ４のみを図示しているが、図１に対応して、４個の電流検出用シャント抵抗Ｒｓ１，…，Ｒｓ４がある。

ダミー抵抗Ｒｄの両端の電圧Ｖｄは、アナログディジタル変換の基準電圧Ｖｒｅｆとして、Ａ／Ｄ変換器３０のＶｒｅｆ入力端子に入力する。

この例では、校正基準２として一定電流Ｉｒｅｆを供給する定電流源を用いる。すると、アナログディジタル変換の基準電圧Ｖｒｅｆとしては、Ｖｒｅｆ＝Ｉｒｅｆ・Ｒｄとなる，ダミー抵抗Ｒｄに比例した電圧が得られる。この電圧Ｖｒｅｆを基準にアナログディジタル変換を施すことにより、Ｖｓ１＊＝Ｋ・Ｖｓ１／Ｖｒｅｆとなる。ここで、Ｋは係数である。

ここで、前述の式（１），（２）において、相対誤差係数β１，β２は小さいので無視できると仮定すれば、以下の式（１０），式（１１）となる。

Ｒｓ＝Ｒｓ．ｔｙｐ・（１＋α） …（１０）
Ｒｄ＝Ｒｄ．ｔｙｐ・（１＋α） …（１１）
従って、電圧Ｖｓ１が（１ ＋ α）倍になったときには、電圧Ｖｒｅｆも（１＋α）となるため電流検出用シャント抵抗Ｒｓの絶対誤差を補償することができる。

なお、図１において、制御対象のソレノイドの数は４個として説明しており、電流検出用シャント抵抗の数も４個として説明しているが、制御対象の数は２個以上であれば、よいものである。

以上説明したように、本実施形態によれば、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる。

また、精度の高い電流制御によりよりシフトショックのない滑らかな動作を実現することができる。

また、制御回路を同一の半導体チップ１に集積化できるため制御システムを小型化することができる。

また、クラッチの繊細な制御によりシフトショックの軽減だけでなく、オートマチックトランスミッションに加わる機械的応力を軽減することができ、オートマチックトランスミッション自体の小型軽量化も可能となる。

次に、図１０〜図１１を用いて、本発明の第２の実施形態による制御システムの構成及び動作について説明する。

最初に、図１０を用いて、本実施形態による制御システムの概念構成について説明する。

図１０は、本発明の第２の実施形態による制御システムの概念構成を示すブロック図である。

図１に示した例では、電流検出用シャント抵抗の誤差を補正する補正手段１０を、半導体チップ１の内部に備えていた。それに対して、本実施形態では、図１０に示すように、補正手段１０は、半導体チップ１の外部に備えるようにしている。

次に、図１１を用いて、本実施形態の具体的な構成について説明する。

図１１は、本発明の第２の実施形態による制御システムの構成を示すブロック図である。

本実施形態による制御システム７として、ここでは、オートマチックトランスミッション制御システムを一例として説明する。

エンジンからの駆動出力はオートマチックトランスミッション７４の入力軸に加えられ、トルクコンバータ７２を介して変速機７４に伝えられる。変速機７４からの駆動出力は、駆動軸を介して作動ギアを介して車輪に伝えられる。

本実施形態によるオートマチックトランスミッション制御システムは、ポンプ７０から供給されるオイルを、複数のソレノイド５−１，５−４を介して複数のクラッチＣ１，Ｃ４に供給し、クラッチＣ１，Ｃ４の開放・締結を制御することで、変速制御するものである。図示の例では、クラッチは、４個備えられているものとし、ここでは、２個のクラッチＣ１，Ｃ４のみを図示している。

本実施形態によるオートマチックトランスミッション制御システムは、半導体チップ１と、半導体チップ１から出力される駆動電流により駆動される複数のソレノイド５−１，５−４と、半導体チップ１に外付けされた校正用基準抵抗Ｒrefと、制御手段６とを備えている。校正用基準抵抗Ｒrefは、誤差の小さい高精度な抵抗である。複数のソレノイド５−１，５−４は、それぞれ、複数のクラッチＣ１，Ｃ４に対応して設けられている。すなわち、クラッチが４個の場合には、ソレノイドも４個備えられる。ソレノイド５−１，５−４は、誘導性負荷である。

半導体チップ１は、複数の駆動回路２０−１，２０−４と、ダミー抵抗Ｒｄと、電圧源Ｖａｃｃを備えている。複数の駆動回路２０−１，２０−４は、それぞれ、複数のソレノイド５−１，５−４と対応して設けられている。すなわち、ソレノイドが４個の場合には、駆動回路も４個備えられる。複数の駆動回路２０−１，２０−４は、それぞれ、ソレノイド５−１，５−４に流れる電流を検出するための電流検出抵抗Ｒｓ１，Ｒｓ４を備えている。ダミー抵抗Ｒｄ及び電流検出用シャント抵抗Ｒｓ１，Ｒｓ４は、同一のプロセスにより半導体チップ１の内部に形成された抵抗であり、拡散抵抗やポリシリコンの抵抗からなる。駆動回路２０−１，２０−４の構成及び動作は、図１にて説明したのと同様である。

制御手段６は、補正手段１０を備えている。制御手段６には、エンジン回転数センサ８１，シフトレバー位置センサ８２，アクセルペダル位置センサ８３，水温センサ８４などからの信号が入力する。制御手段６は、これらの信号に基づき、ソレノイド５−１，５−４を駆動し、クラッチＣ１，Ｃ４の締結状態を制御することで、走行状態にあった適切な変速比を設定する。

電流検出抵抗Ｒｓ１，Ｒｓ４に流れる負荷電流Ｉｄ１，Ｉｄ４は、電流検出抵抗Ｒｓ１，Ｒｓ４の両端電圧Ｖｓ１，Ｖｓ４として検出され、補正手段１０に取り込まれる。補正手段１０は、ダミー抵抗Ｒｄの両端電圧Ｖｄを用いて、電流検出抵抗Ｒｓ１，Ｒｓ４の両端電圧Ｖｓ１，Ｖｓ４を補正し、補正後の電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ４）として制御手段６に出力する。補正手段１０における補正内容については、図２を用いて後述する。制御手段６は、補正手段１０の出力である電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ４）から、負荷であるソレノイド５−１，５−４に流れる電流Ｉｄ１，Ｉｄ４が、予め設定した指令電流値となるとように、フィードバック制御して、駆動回路２０−１，２０−４の内部のスイッチング素子をオンオフ制御する。それにより、駆動回路２０−１，２０−４は、所定値の電流をソレノイド５−１，５−４に出力する。ソレノイド５−１，５−４は、入力した電流値に応じて動作し、ポンプ７０から供給されるオイルを所定の油圧として、クラッチＣ１，Ｃ４に供給する。それにより、クラッチＣ１，Ｃ４は所定のタイミングで開放され、また、締結される。これにより、変速ショックのない滑らかな変速動作を実現する。

本実施形態によれば、電流検出用シャント抵抗を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる。

また、精度の高い電流制御によりよりシフトショックのない滑らかな動作を実現することができる。

また、クラッチの繊細な制御によりシフトショックの軽減だけでなく、オートマチックトランスミッションに加わる機械的応力を軽減することができ、オートマチックトランスミッション自体の小型軽量化も可能となる。

次に、図１２を用いて、本発明の第３の実施形態による制御システムの構成及び動作について説明する。

図１２は、本発明の第３の実施形態による制御システムの概念構成を示すブロック図である。

図１に示した例では、駆動回路２０では、電流検出用シャント抵抗Ｒｓ及びこの抵抗Ｒｓに通電するためのＭＯＳＦＥＴ２３を上アームの側に設けていた。

それに対して、本実施形態では、電流検出用シャント抵抗Ｒｓ及びこの抵抗Ｒｓに通電するためのＭＯＳＦＥＴ２３を下アームの側に設けている。

図１２において、半導体チップ１Ａは、駆動回路２０Ａｉと、ダミー抵抗Ｒｄと、補正手段１０とを備えている。なお、駆動回路２０Ａｉにおけるｉは、１，２，３…というように、複数個の駆動回路を備えているが、各駆動回路の構成は同一であり、図示の例では、代表して１個を示している。

また、半導体チップ１Ａには、基準抵抗Ｒｒｅｆが外付けされている。また、半導体チップ１ＡのＯＵＴ端子とＰ−ＧＮＤ端子間には、図１に示したように、駆動対象の負荷を接続する。駆動対象の負荷は多くの場合、ソレノイド、モータなどの誘導性負荷である。

駆動回路２０Ａｉは、ＭＯＳＦＥＴ２１−ｉと、ＭＯＳＦＥＴ２２−ｉと、ＭＯＳＦＥＴ２３−ｉと、電流検出用シャント抵抗Ｒｓｉと、オペアンプ２４−ｉとを備えている。

ＭＯＳＦＥＴ２１−ｉは負荷を駆動するための上アームを構成し、ＭＯＳＦＥＴ２２−ｉは下アームを構成する。下アームには、電流検出用のＭＯＳＦＥＴ２３−ｉを備えている。ＭＯＳＦＥＴ２２−ｉとＭＯＳＦＥＴ２３−ｉは、所定の比で電流を分流する。ＭＯＳＦＥＴ２３−ｉのソース側には電流検出用シャント抵抗Ｒｓｉが接続されている。電流検出用シャント抵抗Ｒｓｉの両端には、Ｖｓｉ＝Ｉｄ・Ｒｓｉなる電位差が生じる。この電位差により、電流検出用シャント抵抗Ｒｓｉを流れるＩｄｉを計測し、さらに分流比から負荷に流れる電流を求める。

電流検出用シャント抵抗Ｒｓｉの両端の電圧降下により、ＭＯＳＦＥＴ２２−ｉ、ＭＯＳＦＥＴ２３−ｉのソース電位に差が生じ、両者のＶｇｓ（ゲート−ソース間電圧）、Ｖｄｓ（ドレイン−ソース間電圧）に差が生じると、両者の電流の分流比が変化するため、オペアンプ２４−ｉにより両者のソース電位が等しくなるように補正することで、分流比の変化による電流検出誤差を防ぐことができる。

電流検出用シャント抵抗Ｒｓｉと同一チップ１Ａの内部に同一プロセスで形成されたダミー抵抗Ｒｄはチップ外の校正基準２となる標準抵抗Ｒｒｅｆと直列接続し、一定電圧Ｖｃｃを分圧する。ダミー抵抗Ｒｄの両端の電圧Ｖｄを計測することによりダミー抵抗Ｒｄの誤差に関する情報を得ることができ、この誤差情報によって電流検出用シャント抵抗Ｒｓｉの誤差、あるいはＶｓｉの誤差を補正することが可能となる。

本例のように、ダミー抵抗Ｒｄと校正用基準抵抗Ｒｒｅｆとを直列接続して、一定電圧Ｖｃｃを分圧してＶｄを得る方法では、補正手段１０は、図２にて説明した式（６）により（１＋α）を求める際に、電圧Ｖａｃｃの代わりに、電圧Ｖｃｃを用いることで算出できる。この（１＋α）を用いて、電流検出用シャント抵抗Ｒｓｉの誤差、あるいはＶｓｉの誤差を補正することができる。

なお、補正手段１０は、図１０にて説明したように、半導体チップ１の外部に備えることもできる。

本実施形態によれば、電流検出用シャント抵抗を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる。

次に、図１３を用いて、本発明の第４の実施形態による制御システムの構成及び動作について説明する。

図１３は、本発明の第４の実施形態による制御システムの概念構成を示すブロック図である。

本実施形態では、電流検出用シャント抵抗Ｒｓ及びこの抵抗Ｒｓに通電するためのＭＯＳＦＥＴ２３ｉを上アームの側に設けている。さらに、上アームの電流検出用ＭＯＳＦＥＴ２３ｉのドレイン側に電流検出用シャント抵抗Ｒｓｉを接続している。この例の基本的原理は、図１と同様である。

図１３において、半導体チップ１Ｂは、駆動回路２０Ｂｉと、ダミー抵抗Ｒｄと、補正手段１０とを備えている。なお、駆動回路２０Ｂｉにおけるｉは、１，２，３…というように、複数個の駆動回路を備えているが、各駆動回路の構成は同一であり、図示の例では、代表して１個を示している。

また、半導体チップ１Ｂには、基準抵抗Ｒｒｅｆが外付けされている。また、半導体チップ１ＢのＯＵＴ端子とＰ−ＧＮＤ端子間には、図１に示したように、駆動対象の負荷を接続する。駆動対象の負荷は多くの場合、ソレノイド、モータなどの誘導性負荷である。

駆動回路２０Ｂｉは、ＭＯＳＦＥＴ２１−ｉと、ＭＯＳＦＥＴ２２−ｉと、ＭＯＳＦＥＴ２３−ｉと、電流検出用シャント抵抗Ｒｓｉと、オペアンプ２４−ｉとを備えている。

ＭＯＳＦＥＴ２１−ｉは負荷を駆動するための上アームを構成し、ＭＯＳＦＥＴ２２−ｉは下アームを構成する。上アームには、電流検出用のＭＯＳＦＥＴ２３−ｉを備えている。ＭＯＳＦＥＴ２１−ｉとＭＯＳＦＥＴ２３−ｉは、所定の比で電流を分流する。ＭＯＳＦＥＴ２３−ｉのドレイン側には電流検出用シャント抵抗Ｒｓｉが接続されている。電流検出用シャント抵抗Ｒｓｉの両端には、Ｖｓｉ＝Ｉｄ・Ｒｓｉなる電位差が生じる。この電位差により、電流検出用シャント抵抗Ｒｓｉを流れるＩｄｉを計測し、さらに分流比から負荷に流れる電流を求める。

電流検出用シャント抵抗Ｒｓｉの両端の電圧降下により、ＭＯＳＦＥＴ２１−ｉ、ＭＯＳＦＥＴ２３−ｉのソース電位に差が生じ、両者のＶｇｓ（ゲート−ソース間電圧）、Ｖｄｓ（ドレイン−ソース間電圧）に差が生じると、両者の電流の分流比が変化するため、オペアンプ２４−ｉにより両者のソース電位が等しくなるように補正することで、分流比の変化による電流検出誤差を防ぐことができる。

電流検出用シャント抵抗Ｒｓｉと同一チップ１Ａの内部に同一プロセスで形成されたダミー抵抗Ｒｄはチップ外の校正基準２となる標準抵抗Ｒｒｅｆと直列接続し、一定電圧Ｖｃｃを分圧する。ダミー抵抗Ｒｄの両端の電圧Ｖｄを計測することによりダミー抵抗Ｒｄの誤差に関する情報を得ることができ、この誤差情報によって電流検出用シャント抵抗Ｒｓｉの誤差、あるいはＶｓｉの誤差を補正することが可能となる。

本例のように、ダミー抵抗Ｒｄと校正用基準抵抗Ｒｒｅｆとを直列接続して、一定電圧Ｖａｃｃを分圧してＶｄを得る方法では、補正手段１０は、図２にて説明した式（６）により（１＋α）を算出できる。この（１＋α）を用いて、電流検出用シャント抵抗Ｒｓｉの誤差、あるいはＶｓｉの誤差を補正することができる。

なお、補正手段１０は、図１０にて説明したように、半導体チップ１の外部に備えることもできる。

本実施形態によれば、電流検出用シャント抵抗を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる。

次に、図１４を用いて、図１，図１２及び図１３に示した実施形態における電流検出用シャント抵抗Ｒｓｉ及びダミー抵抗Ｒｄへの印加電圧について説明する。

図１４は、図１，図１２及び図１３に示した実施形態における電流検出用シャント抵抗Ｒｓｉ及びダミー抵抗Ｒｄへの印加電圧の説明図である。

半導体チップ内に形成される抵抗が、半導体基板とは完全に絶縁されておらず、ＰＮ接合が寄生しているために電圧依存性がある。そのため、電流検出用シャント抵抗Ｒｓｉ、ダミー抵抗Ｒｄの特性を一致させるためには、印加電圧も同一にすることが望ましい。

図１２の実施形態の場合には、電圧Ｖｃｃよりも低く電圧ＧＮＤ（０Ｖ）近傍の電位となっており、図１３、図１の実施形態では、電圧ＶＢ（バッテリ電圧）近傍の電位としている。図１３の実施形態では電流検出用シャント抵抗Ｒｓｉには電圧ＶＢよりも高い電位が印加されるため、可能であればダミー抵抗ＲｄにもＶＢではなくＶＢよりも高い電位（ＶＢ＋＋）を印加することが望ましい。

また、電流検出のためのアナログ回路に供給する電源電圧は、図１２の実施形態では電圧Ｖｃｃと電圧ＧＮＤ、図１３の実施形態では電圧ＶＢよりも高い電位（ＶＢ＋＋）と電圧ＶＢよりも電圧Ｖａｃｃだけ低い電圧ＶＡＧ、図１の実施例では電圧ＶＢと電圧ＶＡＧとなる。これらのうち、電圧Ｖｃｃ、電圧ＶＡＧは電圧ＶＢと電圧ＧＮＤの間で分圧することにより生成できるが、電圧ＶＢよりも高い電位（ＶＢ＋＋）はチャージポンプを使用する必要があるため、図１２、図１の実施例に比べて図１３の実施形態は回路がやや複雑になる。

次に、図１５を用いて、本発明の第４の実施形態による制御システムの構成及び動作について説明する。

図１５は、本発明の第４の実施形態による制御システムの構成を示すブロック図である。

本実施形態による制御システムとして、ここでは、直流ブラシレスモータ５の制御システムを一例として説明する。

直流ブラシレスモータ（３相同期モータ）５は、Ｕ相，Ｖ相，Ｗ相の３相コイルを備えている。３相コイルは、スター結線されている。３相コイルに、それぞれ、Ｕ相電流，Ｖ相電流，Ｗ相電流が供給されることで、モータ５が回転し、所定のトルクを出力する。

本実施形態によるモータ制御システムは、半導体チップ１と、半導体チップ１に外付けされた校正用基準抵抗Ｒrefとを備えている。校正用基準抵抗Ｒrefは、誤差の小さい高精度な抵抗である。

半導体チップ１は、制御手段６と、３個の駆動回路２０−１，２０−２，２０−３と、ダミー抵抗Ｒｄと、電圧源Ｖａｃｃを備えている。複数の駆動回路２０−１，２０−２，２０−３は、それぞれ、モータ５の３相コイルに対応して設けられている。駆動回路２０−１，２０−２，２０−３は、それぞれ、モータ５の３相コイルに流れる電流を検出するための電流検出抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３を備えている。ダミー抵抗Ｒｄ及び電流検出用シャント抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３は、同一のプロセスにより半導体チップ１の内部に形成された抵抗であり、拡散抵抗やポリシリコンの抵抗からなる。

駆動回路２０−１，２０−２，２０−３の構成は、図１にて説明したものと同様である。

また、制御手段６は、補正手段１０を備えている。電流検出抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３に流れる負荷電流Ｉｄ１，Ｉｄ２，Ｉｄ３は、電流検出抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３の両端電圧Ｖｓ１，Ｖｓ２，Ｖｓ３として検出され、補正手段１０に取り込まれる。補正手段１０は、ダミー抵抗Ｒｄの両端電圧Ｖｄを用いて、電流検出抵抗Ｒｓ１，Ｒｓ２，Ｒｓ３の両端電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を補正し、補正後の電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ２，Ｖｓ３）として制御手段６に出力する。補正手段１０における補正内容については、図２にて説明したものと同様である。制御手段６は、補正手段１０の出力である電圧Ｖｓｎ＊（Ｖｓ１，Ｖｓ２，Ｖｓ３）から、負荷であるモータ５に流れる電流Ｉｄ１，Ｉｄ２，Ｉｄ３が、予め設定した指令電流値となるとように、フィードバック制御して、駆動回路２０−１，２０−２，２０−３の内部のスイッチング素子をオンオフ制御する。それにより、駆動回路２０−１，２０−２，２０−３は、所定値の電流をモータ５に出力する。

これにより、高精度で滑らかなモータ制御が可能となる。また、図１に示す実施例同様に、制御回路を同一の半導体チップ１に集積化できるため制御システムを小型化することができる。また、モータ５により電動パワーステアリング、電動ブレーキなどを駆動することにより電動パワーステアリング、電動ブレーキ制御システムを小型化できるだけでなく、より細やかな電流制御が可能となり、より快適な乗り心地を実現することができる。

なお、電流検出用シャント抵抗Ｒｓの補正手段１０を含む制御手段６を半導体チップ１の内部に設けているが、図１０に示したように、半導体チップ１の外部に設けることもできる。

また、ブラシレスモータ５では、３相の各相電流の和は零である。従って、電流検出用シャント抵抗は３個設けることなく、２個だけでもよい。すなわち、電流検出用シャント抵抗Ｒｓ３を設けない場合には、電流Ｉｄ３＝０−Ｉｄ１−Ｉｄ２として算出することもできる。

以上説明したように、本実施形態によれば、高精度電流検出手段を１チップのＬＳＩに内蔵でき、しかも、低コストで実現できる。

また、精度の高い電流制御によりより滑らかなモータ制御を実現することができる。

また、制御回路を同一の半導体チップ１に集積化できるため制御システムを小型化することができる。

次に、図１６を用いて、本発明の第５の実施形態による制御システムの構成及び動作について説明する。

図１６は、本発明の第５の実施形態による制御システムの構成を示すブロック図である。

前述の例では、図９，図１０に示したように、半導体チップ内に形成したシャント抵抗（測定用抵抗）Ｒｓの抵抗値の誤差をダミー抵抗Ｒｄに代表させて、これに基づき誤差を補正している、すなわち、測定用抵抗Ｒｓをシャント抵抗として用いている。
それに対して、本実施形態では、電圧検出、すなわち測定用抵抗Ｒｓを分圧抵抗として用いるようにしている。

図１６に示すように、被測定電圧Ｖｉを半導体チップ１外部の抵抗Ｒｅｉと半導体チップ１内部の電圧測定用抵抗Ｒｓｉとで分圧し、Ｒｓｉの両端の電圧Ｖｓｉを得る。

被測定電圧Ｖｉが半導体チップ１の耐圧を上回る場合または、サージを含んでいる場合には予め分圧器で分圧した電圧を半導体チップ１の入力端子に印加することが多いが、本例のように分圧器を構成する抵抗器の内、コールドエンド側を半導体チップ１内部の電圧測定用抵抗Ｒｓｉで実現すれば、被測定電圧Ｖｉの点数に応じて外付け部品を削減することができる。被測定電圧Ｖｉの例としてはバッテリ電源電圧や、高圧電源電圧などがあげられる。

この時、
Ｖｓｉ＝Ｖｉ・Ｒｓｉ／（Ｒｓｉ＋Ｒｅｉ） …（１２）
なる関係にあり、Ｒｅｉに外付けの高精度抵抗を使用できるとすると、ＶｓｉはＲｓｉの誤差の影響を受けることになる。

次に、図１７を用いて、本発明の第６の実施形態による制御システムの構成及び動作について説明する。

図１７は、本発明の第６の実施形態による制御システムの構成を示すブロック図である。

図１７に示すように、本実施形態では、被測定電圧Ｖｉを半導体チップ１外部の抵抗Ｒｅｉと半導体チップ１内部の電圧測定用抵抗Ｒｓｉとでゲインが決定される増幅器２５で増幅するようにしている。

被測定電圧Ｖｉにサージを含んでいる場合には、サージ電流制限のために、本例のように、外付けの抵抗器を介して半導体チップ１の入力端子に印加することが多いが、本例のように増幅器のゲインを決定するする抵抗器の内、フィードバック抵抗を半導体チップ１内部の測定用抵抗Ｒｓｉで実現すれば、被測定電圧Ｖｉの点数に応じて外付け部品を削減することができる。

この時、増幅器２５のゲインは
−Ｒｅｉ／Ｒｓｉ …（１３）
となり、Ｒｅｉに外付けの高精度抵抗を使用できるとすると、ゲインはＲｓｉの誤差の影響を受けることになる。

以上シングルエンド入力について説明したが、差動入力についても同様に実施が可能である。被測定電圧Ｖｉの例としては、コントロールユニットに外部から入力される各種信号が挙げられ、これらの信号にはサージが印加される可能性がある上、バッテリ電圧への短絡の可能性もある。
図１６、１７の例共に、測定用抵抗Ｒｓｉと同一チップ１の内部に同一プロセスで形成されたダミー抵抗Ｒｄはチップ外の校正基準２となる標準抵抗Ｒｒｅｆと直列接続し、一定電圧Ｖｃｃを分圧する。ダミー抵抗Ｒｄの両端の電圧Ｖｄを計測することによりダミー抵抗Ｒｄの誤差に関する情報を得ることができ、この誤差情報によって測定用抵抗Ｒｓｉの誤差、あるいはＶｓｉの誤差を補正することが可能となる。

なお図１４、１５の例共に、補正手段１０は、図１０にて説明したように、半導体チップ１の外部に備えることもできる。

１…半導体チップ
２…校正基準
５…モータ
５−１，５−２，５−３…ソレノイド
６…制御手段
１０…補正手段
２０…駆動回路
２１−ｉ、２２−ｉ…ＭＯＳＦＥＴ
２２−ｉ…ＭＯＳＦＥＴ（センス用）
２４−ｉ…オペアンプ
Ｒｄ…ダミー抵抗
Ｒｓ１、Ｒｓ２，Ｒｓ３，Ｒｓ４…電流検出用シャント抵抗
Ｒｒｅｆ…基準抵抗

Claims (20)

1. 負荷に流す電流を制御する制御指令を出力する制御手段と、
   該制御手段からの制御指令に基づいて前記負荷に流す電流を制御する駆動回路とを有する制御システムであって、
   前記駆動回路は、複数個備えられるとともに、同一の半導体チップ内に設けられ、
   前記複数の駆動回路は、それぞれ、負荷に流れる電流を検出するとともに、同一のプロセスにより、前記半導体チップ内に設けられた電流検出用シャント抵抗と、
   前記電流検出用シャント抵抗と同一のプロセスにより、前記半導体チップ内に設けられたダミー抵抗と、
   前記半導体チップに外付けされるとともに、前記ダミー抵抗に接続される校正基準と、
   前記ダミー抵抗及び前記校正基準を用いて、前記電流検出用シャント抵抗に流れる電流値を補正する補正手段を備えることを特徴とする制御システム。
2. 請求項１記載の制御システムにおいて、
   前記ダミー抵抗は、複数の同一形状を有する抵抗要素を複数個直列接続して構成することを特徴とする制御システム。
3. 請求項２記載の制御システムにおいて、
   前記電流検出用シャント抵抗は、前記抵抗要素を複数個並列接続して構成することを特徴とする制御システム。
4. 請求項１記載の制御システムにおいて、
   前記校正基準は、校正用基準抵抗，若しくは定電流源であることを特徴とする制御システム。
5. 前記駆動回路は、出力駆動半導体素子と、電流検出半導体素子とを備え、
   前記出力駆動半導体素子と前記電流検出半導体素子との制御信号入力端子は、前記制御手段に接続され、
   前記出力駆動半導体素子と前記電流検出半導体素子の第１の電流入出力端子同士が並列接続され、
   前記電流検出半導体素子の第２の電流入出力端子は、前記電流検出用シャント抵抗の第１の端子に接続されることを特徴とする制御システム。
6. 請求項５記載の制御システムにおいて、
   前記駆動回路は、演算増幅回路を備え、
   前記電流検出半導体素子の第２の電流入出力端子が、前記演算増幅回路の負側入力端子に接続され、
   前記出力駆動半導体素子の第２の電流入出力端子が、前記演算増幅回路の正側入力端子に接続され、
   前記電流検出用シャント抵抗の第２の端子が、前記演算増幅回路の出力端子に接続されることを特徴とする制御システム。
7. 請求項６記載の制御システムにおいて、
   前記演算増幅回路は、第１の演算増幅器と、第２の演算増幅器とを備え、
   前記第２の演算増幅器の正側入力端子には第１のキャパシターが接続され、負側入力端子には第２のキャパシターが接続され、
   前記第１の演算増幅器は、
   第１の動作フェーズには、基準電位に対する前記演算増幅回路の負側入力端子の電位を増幅して前記第１のキャパシターに充電し、
   第２の動作フェーズには、正側入力端子の電位を増幅して前記第２のキャパシターに充電し、
   前記第１の動作フェーズと前記第２の動作フェーズとを交互に繰り返すことを特徴とする制御システム。
8. 請求項７記載の制御システムにおいて、
   前記第１の演算増幅器の増幅率は、前記第２の演算増幅器の増幅率よりも大きいことを特徴とする制御システム。
9. 請求項５記載の制御システムにおいて、
   前記出力駆動半導体素子は、上アーム側に設けられ、
   前記上アームと直列接続される下アーム側に設けられた第２の出力半導体素子を備えることを特徴とする制御システム。
10. 請求項１記載の制御システムにおいて、
    前記補正手段は、
    前記ダミー抵抗の両端電圧Ｖｄの変換結果であるＶｄ＊の値によって係数Ｋを決定する係数算出器と、
    該係数算出器のより決定された係数Ｋを前記電流検出用シャント抵抗の両端電圧に乗ずる乗算器とを備えることを特徴とする制御システム。
11. 請求項１記載の制御システムにおいて、
    前記補正手段は、前記電流検出用シャント抵抗の両端電圧をディジタル信号に変換するＡ／Ｄ変換器を備え、
    前記ダミー抵抗の両端電圧は、前記Ａ／Ｄ変換器の基準電圧として、前記Ａ／Ｄ変換器のＶｒｅｆ入力端子に入力することを特徴とする制御システム。
12. 請求項１記載の制御システムにおいて、
    前記制御手段は、前記半導体チップに内蔵されていることを特徴とする制御システム。
13. 請求項１記載の制御システムにおいて、
    前記制御手段は、前記半導体チップの外部に設けられていることを特徴とする制御システム。
14. 負荷に流す電流を制御する制御指令を出力する制御手段と、該制御手段からの制御指令に基づいて前記負荷に流す電流を制御する駆動回路とを有する制御システムに用いられる半導体素子であって、
    前記半導体素子は、その同一の半導体チップ内に設けられた複数の前記駆動回路と、
    前記複数の駆動回路にそれぞれ設けられ、負荷に流れる電流を検出するとともに、同一のプロセスにより、前記半導体チップ内に設けられた電流検出用シャント抵抗と、
    前記電流検出用シャント抵抗と同一のプロセスにより、前記半導体チップ内に設けられたダミー抵抗と、
    前記半導体チップに外付けされるとともに、前記ダミー抵抗に接続される校正基準を接続可能な接続端子と、
    前記ダミー抵抗及び前記校正基準を用いて、前記電流検出用シャント抵抗に流れる電流値を補正する補正手段を備えることを特徴とする半導体素子。
15. 同一半導体チップ上に同一プロセスで少なくとも２つの抵抗器を形成し、
    一方の第１の抵抗器は、外部に接続する手段を有し、
    他方の第２の抵抗器は、同一半導体チップ内の回路に接続することを特徴とする半導体素子。
16. 請求項１５記載の半導体素子において、
    前記第１の抵抗器の値を計測する計測手段と、
    該計測手段による計測結果に基づき、前記第２の抵抗器の値を補正する手段を同一半導体チップ上に有することを特徴とする半導体素子。
17. 請求項１５記載の半導体素子を用いた制御システムにおいて、
    前記第１の抵抗器の値を計測する計測手段と、
    該計測手段による計測結果に基づき、前記第２の抵抗器の値を補正する手段を同一半導体チップ上に有することを特徴とする制御システム。
18. 請求項１５記載の半導体素子において、
    前記第１の抵抗器は、外部に接続する手段を介して外部の校正基準に接続されることを特徴とする半導体素子。
19. 請求項１８記載の半導体素子において、
    前記校正基準は、抵抗器，若しくは定電圧源，又は定電流源であることを特徴とする半導体素子。
20. 請求項１５記載の半導体素子において、
    前記第２の抵抗器は、電流検出用シャント抵抗，若しくは入力電圧を分圧する分圧抵抗，又は増幅器の利得を決定するフィードバック抵抗であることを特徴とする半導体素子。

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