JP2015194460A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】シャント抵抗に流れる電流を高精度に検出できる単純で占有面積の小さな電流検出回路を有した低コストの半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置１００の電流検出回路１０１は、シャント抵抗Ｒｓｈ、分圧比調整抵抗Ｒｄｏおよび分圧比調整抵抗Ｒｄｏの分圧比を選択する選択回路１を備える。選択回路１は、エンハンスメント型ＭＯＳＦＥＴ２およびトリミング素子であるツェナＺａｐ３を備える。ツェナＺａｐ３をトリミングして、シャント抵抗Ｒｓｈに並列に接続された分圧比調整抵抗Ｒｄｏの分圧を検出電圧Ｖｓとして出力することで、シャント抵抗Ｒｓｈのばらつきを相殺した検出電圧Ｖｓを出力する。また、シャント抵抗Ｒｓｈと分圧比調整抵抗Ｒｄｏとを積層配置することで占有面積が小さな電流検出回路にすることができる。【選択図】図１

Description

この発明は、電流検出回路を有する半導体装置および半導体装置の製造方法に関する。

近年、自動車の安全性、低燃費、低公害化に対する社会的意識の高まりから、カーエレクトロニクスの分野は急速に発達している。

自動車搭載用のトランスミッションなどのシステム（装置）に流れる電流値を検出したい場合、システム内に電流検出抵抗（以下、シャント抵抗と称す）を設置し、シャント抵抗の電圧降下を測定することにより電流−電圧変換を行って検出する電流値に基づく電圧値（以下、検出電圧値とする）を求める。そして、この検出電圧値をシステム内の制御回路での演算処理により電流値に換算する。

シャント抵抗は、電力損失を減らすために低抵抗であることが望ましい。このため、シャント抵抗は、シート抵抗値の小さい抵抗を用いて構成することが望ましく、Ａｌ−Ｓｉ−Ｃｕ（アルミニウム−シリコン−銅）等のメタル配線（以下、Ａｌ−Ｓｉ−Ｃｕメタル配線と称す）や、高濃度の不純物が注入された拡散抵抗またはポリシリコン（ｐｏｌｙ−Ｓｉ）抵抗などが用いられる。

シャント抵抗の抵抗値は、製造要因などでばらつく場合がある。シャント抵抗の抵抗値がばらつくと、所望の検出電圧値が得られず、電流値の検出に誤差が生じる。電流値の検出誤差がシステムの動作に影響する場合、シャント抵抗のトリミング（調整）が行われる。つぎに、シャント抵抗のトリミング方法について説明する。図１７は、従来の電流検出回路の回路構成を示す回路図である。

図１７に示す電流検出回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）６２をＭＯＳ型のシャント抵抗として使用し、ゲート電圧によってＭＯＳＦＥＴ６２のオン抵抗が変化することを利用してトリミングを行う。この電流検出回路は、例えば下記特許文献１に開示されている。図１７中の符号で、５２は電流制御素子、５３は負荷抵抗、５４はカレントミラー回路、５４ａ，５４ｂはｐｎｐトランジスタ、５５ａ，５５ｂは定電流源、５６はオペアンプ、６１は定電流制御回路装置、６２はｐチャネルＭＯＳＦＥＴ（抵抗制御素子）、６３はエミッタ抵抗、６４はＣｒＳｉ（クロムシリコン）抵抗、６５は温度特性補正回路である。

また、別のトリミング方法について説明する。図１８は、従来のトリミング抵抗素子８０の構成の要部を示す平面図である。図１８に示すトリミング抵抗素子８０は、部分的に高抵抗領域ＲＨを有する複数の複抵抗領域型のトリミング抵抗７１−１〜７１−９と、全域に高抵抗領域ＲＨを有する単一抵抗型のトリミング抵抗７１−１０と、を備える。このトリミング抵抗素子８０をシステム内に形成しておき、これらのトリミング抵抗７１−１〜７１−１０を繋ぐメタル配線７４−１，７４−２をレーザーで切断することでトリミングを行う。このようなトリミング方法については、例えば下記特許文献２に開示されている。

下記特許文献３には、抵抗線に電流を流し、抵抗線に生じる電圧を測定して電流値に換算し、この電流値を表示する大電流測定装置について、抵抗線の両端間に可変抵抗器（抵抗値１００Ω倍以上）を接続し、特定電流を抵抗線に流して可変抵抗器の両端間の電圧値が所定の電圧値となるように可変抵抗器を調整することが開示されている。

また、下記特許文献４，５には、半導体集積回路において、複数の抵抗を直列接続した回路と選択回路とにより可変抵抗器を構成することが開示されている。

また、下記特許文献６には、ＭＯＳＦＥＴのソース−ドレイン間電圧を、温度係数の異なる２つの抵抗体で分圧することで使用温度による検出電圧の変化を補正し、ＭＯＳＦＥＴに流れるソース−ドレイン間電流を高精度に求める方法が開示されている。

特開２００５−２３４７８１号公報（図１） 特開２０１１−４０４９７号公報（図８） 実開昭６２−１９３５７１号公報 特開平４−１３７５５９号公報 特開２０１２−８５１６３号公報 特開２００６−１３６０８６号公報（図２）

しかしながら、上記図１７や上記特許文献１のように、ＭＯＳＦＥＴ６２をシャント抵抗として使用する方法では、シャント抵抗の抵抗値のばらつきを補正するためにゲート電圧をオペアンプなどを用いてアナログ制御する必要があり、ゲート電圧を制御する回路は図示するように複雑になる。

また、上記図１８や上記特許文献２のように、トリミング抵抗素子８０をシャント抵抗として用いてシャント抵抗を直接トリミングする方法では、回路は単純化できるが、トリミングにはレーザーカット装置など高価な装置が必要となる。

上記特許文献６では、ＭＯＳＦＥＴのオン抵抗や分圧抵抗の抵抗値がプロセスばらつきなどで変化した場合、電流値の検出誤差が生じる。

また、システムの小型化の要求により、制御回路を含む集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と同一チップ上にシャント抵抗を設置する場合には、小面積で低抵抗なシャント抵抗の実現が望まれる。

この発明は、上述した従来技術による問題点を解消するため、占有面積の小さな電流検出回路を有した低コストの半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するためこの発明に係る半導体装置は、次の特徴を有する。電流検出抵抗と、前記電流検出抵抗に並列に接続された、前記電流検出抵抗より高抵抗の分圧比調整抵抗と、前記分圧比調整抵抗を異なる分圧比に分割する複数の分圧点と、前記分圧点を選択する選択回路と、が同一半導体基板に設けられている。前記選択回路は、前記電流検出抵抗の抵抗値に基づいて前記分圧点の一つを選択する。そして、前記選択回路によって選択された前記分圧点での電圧を検出電圧として出力する電圧検出回路を有する。

また、この発明に係る半導体装置は、上述した発明において、前記分圧比調整抵抗上に層間絶縁膜を介して前記電流検出抵抗を積層配置することで電流検出回路の占有面積を小さくできて好ましい。

また、この発明に係る半導体装置は、上述した発明において、前記電流検出抵抗は、金属配線、拡散抵抗またはポリシリコン抵抗であり、低抵抗にするとよい。

また、この発明に係る半導体装置は、上述した発明において、前記選択回路は、複数のスイッチング素子と、前記スイッチング素子と同数のトリミング素子と、で構成されている。複数の前記トリミング素子はそれぞれ異なる前記スイッチング素子のゲートに接続されている。前記スイッチング素子の高電位側（例えば、ｎチャネルＭＯＳＦＥＴのドレイン）はそれぞれ異なる前記分圧点に接続されている構成にするとよい。

また、この発明に係る半導体装置は、上述した発明において、前記スイッチング素子は、絶縁ゲート型電界効果トランジスタであるとよい。

また、この発明に係る半導体装置は、上述した発明において、前記トリミング素子は、ツェナーダイオードまたはヒューズであるとよい。

また、この発明に係る半導体装置は、上述した発明において、前記分圧比調整抵抗は、第１分圧抵抗と、前記第１分圧抵抗の低電位側に前記第１分圧抵抗に直列に接続された、複数の前記分圧点を有する第２分圧抵抗と、互いに直列に接続され、かつ前記第１分圧抵抗に並列に接続された複数のトリミング素子と、を備える。そして、複数の前記トリミング素子によって前記第１分圧抵抗の抵抗値を制御することで前記分圧比調整抵抗の温度係数を調整するとよい。

また、この発明に係る半導体装置は、上述した発明において、前記第２分圧抵抗の温度係数は、前記第１分圧抵抗の温度係数よりも小さいとよい。

また、この発明に係る半導体装置の製造方法は、上述した半導体装置を製造する方法であって、前記電流検出抵抗の抵抗値Ｒｓｈのばらつきの平均値をＲｓｈａｖとし、前記平均値Ｒｓｈａｖより高い抵抗値をＲｓｈＨとし、前記平均値Ｒｓｈａｖより低い抵抗値をＲｓｈＬとする。前記分圧比調整抵抗の抵抗値Ｒｄｏの所定の前記分圧点における第１抵抗値をＲｄ１とし、前記第１抵抗値Ｒｄ１より高い第２抵抗値をＲｄＨとし、前記第１抵抗値Ｒｄ１より低い第３抵抗値をＲｄＬとする。前記第１抵抗値Ｒｄ１の分圧比をＳｏとし、前記第２抵抗値ＲｄＨの分圧比をＳＨとし、前記第３抵抗値ＲｄＬの分圧比をＳＬとする。このとき、Ｒｓｈａｖ×Ｓｏ＝ＲｓｈＨ×ＳＬ＝ＲｓｈＬ×ＳＨとなるように分圧比を設定し、当該分圧比となる前記分圧点を前記選択回路で選択するとよい。前記分圧点をを前記選択回路で選択するとは、分圧比に対応する前記分圧点に接続する検出電圧線を選択することを意味する。

この発明に係る半導体装置および半導体装置の製造方法によると、占有面積の小さな電流検出回路を有した、低コストの半導体装置を提供することができる。

シャント抵抗Ｒｓｈを用いて高精度に電流を検出する電流検出回路１０１の回路構成を示す回路図である。 電流検出回路１０１を有する半導体装置１００のレイアウトを示す説明図である。 シャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを形成した半導体装置１００の要部を示す平面図である。 図３の半導体装置１００の要部を示す断面図である。 シャント抵抗Ｒｓｈにばらつきがある場合の分圧比の調整方法を示す説明図である。 検出電圧Ｖｓとシャント抵抗Ｒｓｈに流れる電流Ｉとの関係を示す特性図である。 ＭＯＳＦＥＴ２およびツェナＺａｐ３の要部を示す断面図である。 トリミング素子としてヒューズ４０を用いた電流検出回路１０２の回路構成を示す回路図である。 トリミング素子として用いるヒューズ４０の構成を示す説明図である。 この発明に係る実施例２の半導体装置２００の要部の構成を示す説明図である。 この発明に係る実施例３の半導体装置３００の要部の構成を示す説明図である。 この発明に係る実施例４の半導体装置４００の要部の構成を示す説明図である。 この発明に係る実施例５の半導体装置５００の要部の構成を示す説明図である。 この発明に係る実施例６の半導体装置６００の要部の構成を示す説明図である。 この発明に係る実施例７の半導体装置７００の要部の構成を示す説明図である。 この発明に係る実施例８の半導体装置８００の要部の構成を示す説明図である。 従来の電流検出回路の回路構成を示す回路図である。 従来のトリミング抵抗素子８０の構成の要部を示す平面図である。 この発明に係る実施例９の半導体装置の製造方法を示す説明図である。 この発明に係る実施例１０の半導体装置９００の回路構成を示す回路図である。 この発明に係る実施例１０の半導体装置９００の要部の構成を示す平面図である。 図２１のＸ−Ｘ線で切断した断面構造を示す断面図である。 この発明に係る実施例１０の半導体装置９００による検出電圧の温度依存性を示す特性図である。

以下に添付図面を参照して、この発明に係る半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

この発明に係る半導体装置は、シャント抵抗、分圧比調整抵抗および選択回路からなる電流検出回路を備える。選択回路は、ＭＯＳＦＥＴとトリミング素子との組み合わせで構成され、分圧比調整抵抗の分圧比を選択する。トリミング素子は、ツェナＺａｐ（ツェナーザップ：Ｚｅｎｅｒ Ｚａｐ）もしくはポリシリコン（ｐｏｌｙ−Ｓｉ）ヒューズである。シャント抵抗Ｒｓｈとして、例えば比抵抗の小さいＡｌ−Ｓｉ−Ｃｕ（アルミニウム−シリコン−銅）等のメタル配線（金属配線）もしくは低抵抗ポリシリコンまたは拡散抵抗などを用いてもよい。分圧比調整抵抗として、拡散抵抗もしくはポリシリコンなどを用いてもよい。

ツェナＺａｐとは、分圧比調整抵抗の分圧比を調整（トリミング）するために短絡状態にするツェナーダイオードである。大きなアバランシェ電流（降伏電流）または順方向電流を流すことでツェナＺａｐのアノード・カソード間のｐｎ接合を破壊して短絡状態にすることにより、シャント抵抗Ｒｓｈの抵抗値が調整される。

実施の形態を以下の実施例で説明する。

この発明に係る実施例１の半導体装置の構成について説明する。図１〜図４は、この発明に係る実施例１の半導体装置１００の構成を示す説明図である。具体的には、図１は、シャント抵抗Ｒｓｈを用いて高精度に電流を検出する電流検出回路１０１の回路構成を示す回路図である。図２は、電流検出回路１０１を有する半導体装置１００のレイアウトを示す説明図である。図３は、シャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを形成した半導体装置１００の要部を示す平面図である。図４は、図３の半導体装置１００の要部を示す断面図である。図４（ａ）には、図３のＸ１−Ｘ１線で切断した断面図を示す。図４（ｂ）には、図３のＸ２−Ｘ２線で切断した断面図を示す。図４（ｃ）には、図３のＸ３−Ｘ３線で切断した断面図を示す。図４（ｄ）には、図３のＹ−Ｙ線で切断した断面図を示す。

図１および図２において、半導体装置１００の電流検出回路１０１は、シャント抵抗Ｒｓｈ、分圧比調整抵抗Ｒｄｏおよび選択回路１を備える。選択回路１は、スイッチング素子であるエンハンスメント型のｎチャネル型のＭＯＳＦＥＴ２（以下、単に、ＭＯＳＦＥＴと称す）、および、トリミング素子であるツェナＺａｐ３を備え、分圧比調整抵抗Ｒｄｏの分圧比を選択する。ＭＯＳＦＥＴ２はｐチャネル型でもよく、またＭＯＳＦＥＴ２に代えてバイポーラトランジスタなどを用いても構わない。ここでは、符号Ｒｓｈはシャント抵抗全体の抵抗体とその抵抗値の双方を示すことにする。また、後述する符号Ｒｄｏは分圧比調整抵抗全体の抵抗体とその抵抗値を示し、Ｒｄ１，Ｒｄ２，Ｒｄ３は、分圧比調整抵抗ＲｄｏのグランドＧＮＤから分圧点Ｐ１，Ｐ２，Ｐ３までのそれぞれの分圧抵抗の抵抗体とその抵抗値を示すことにする。

シャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏは、後述するように同一の半導体基板上に配置されている。シャント抵抗Ｒｓｈと分圧比調整抵抗Ｒｄｏとは配線１３ａでコンタクトホール１５ａを介して並列接続される。検出電圧線４（４ａ，４ｂ，４ｃ）は、一端が分圧比調整抵抗Ｒｄｏの分圧点Ｐ１，Ｐ２，Ｐ３に接続され、グランドＧＮＤを基準とした分圧点Ｐ１，Ｐ２，Ｐ３の電圧である分圧（以下、分圧電圧とする）Ｖｄ１，Ｖｄ２，Ｖｄ３を出力する。検出電圧線４（４ａ，４ｂ，４ｃ）は、コンタクトホール１５を介して外部へ引き出されている。この検出電圧線４の他端は、選択回路１を構成するそれぞれのＭＯＳＦＥＴ２（２ａ，２ｂ，２ｃ）のドレインＤに接続されている。

選択回路１を構成するツェナＺａｐ３（３ａ，３ｂ，３ｃ）のそれぞれのカソードＫには電源Ｅが接続され常時例えば電源電圧５Ｖが印加され、ツェナＺａｐ３（３ａ，３ｂ，３ｃ）のアノードＡはグランドＧＮＤに接続されている。また、ツェナＺａｐ３のカソードＫには、トリミング用のパッド５（５ａ，５ｂ，５ｃ）が接続されている。電源ＥおよびツェナＺａｐ３のカソードＫとＭＯＳＦＥＴ２のゲートＧとの間には、インバータ６（６ａ，６ｂ，６ｃ）が接続されている。図示していないがインバータ６の電源として電源Ｅを接続することができる。

選択回路１は、複数あるツェナＺａｐ３（３ａ，３ｂ，３ｃ）のうちの一つのツェナＺａｐ３（３ａ，３ｂ，３ｃのうちの一つ）を選択して短絡させる。例えばインバータ６の電源として電源Ｅを用いた場合には、短絡されたツェナＺａｐ３に接続されたＭＯＳＦＥＴ２のゲートＧに電源電圧５Ｖが印加され、そのＭＯＳＦＥＴ２はオン状態になる。そして、ＭＯＳＦＥＴ２がオン状態のときに、ＭＯＳＦＥＴ２のソースＳから検出電圧Ｖｓが出力される。完成した電流検出回路１０１では、選択回路１によりいずれか一つのツェナＺａｐ３（３ａ，３ｂ，３ｃ）が短絡状態になっている。複数のツェナＺａｐ３のうち一つを短絡状態にすることをトリミングするという。

電流検出回路１０１には、シャント抵抗Ｒｓｈのばらつきを検出して、所望の検出電圧線４（４ａ，４ｂ，４ｃ）を選定する図示しない選定回路（論理回路で構成される）が搭載されているがここでは説明を省略する。ここでは、ＭＯＳＦＥＴ２（２ａ，２ｂ，２ｃ）、ツェナＺａｐ３（３ａ，３ｂ，３ｃ）、および検出電圧線４（４ａ，４ｂ，４ｃ）をそれぞれ３つずつ配置した場合を例に説明しているが、ＭＯＳＦＥＴ２、ツェナＺａｐ３および検出電圧線４の個数は、分圧比調整抵抗Ｒｄｏの分圧点の個数に合わせて増減される。

図３および図４において、電流検出回路１０１のシャント抵抗Ｒｓｈは、例えばｎ半導体基板１１の表面を被覆する絶縁膜１２上にＡｌ−Ｓｉ−Ｃｕメタル配線１３を形成することで製作される。分圧比調整抵抗Ｒｄｏは、ｎ半導体基板１１の、絶縁膜１２で覆われる側の表面層にｐ型不純物を選択的に拡散してｐ拡散領域１４ａを形成することで製作される。このｐ拡散領域１４ａのｐ型不純物濃度を調整することで所望の抵抗値の拡散抵抗１４（分圧比調整抵抗Ｒｄｏ）が得られる。拡散抵抗１４とＡｌ−Ｓｉ−Ｃｕメタル配線１３（シャント抵抗Ｒｓｈ）とは、絶縁膜１２を深さ方向に貫通して拡散抵抗１４に達するコンタクトホール１５を介して接続されている。図示しないが、ＭＯＳＦＥＴ２やツェナＺａｐ３も、シャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏと同一のｎ半導体基板１１の表面層に形成される素子である。

シャント抵抗ＲｓｈとなるＡｌ−Ｓｉ−Ｃｕメタル配線１３において、ＳｉおよびＣｕはエレクトロマイグレーションを防止する観点から添加された添加物であり、抵抗値を調整する観点から添加したものではない。従って、抵抗値のみの観点から見た場合には、Ａｌ−Ｓｉ−Ｃｕメタル配線１３に代えて、Ａｌ配線、Ｃｕ配線などのメタル配線をシャント抵抗Ｒｓｈとして用いることができる。Ａｌ−Ｓｉ−Ｃｕメタル配線１３は、シャント抵抗Ｒｓｈとして用いる他に、シャント抵抗Ｒｓｈと分圧比調整抵抗Ｒｄｏとを接続する配線１３ａや、検出電圧線４などの単なる配線１３ａとして用いられる。そのため、図３で示したシャント抵抗Ｒｓｈ、検出電圧線４および配線１３ａは同時に形成される。勿論、この配線１３ａは、Ａｌ−Ｓｉ−Ｃｕメタル配線１３以外の金属配線（Ａｌ配線やＣｕ配線など）であっても構わない。また、コンタクトホール１５，１５ａには、プラグ電極としてタングステンが埋め込まれている。また、プラグ電極を設けることなく、検出電圧線４および配線１３ａなどでコンタクトホール１５，１５ａを埋め込むこともできる。

つぎに、トリミング方法について説明する。まず、トリミング時期は、ウェハプロセス後のウェハ試験段階または、モールド後の製品検査段階でのチップ試験時などで行う。ウェハ試験段階でのトリミングは、トリミングにより短絡状態にするツェナＺａｐ３が接続されたトリミング用のパッド５に電流を流すことにより行う。製品検査段階でのトリミングは、モールド前にパッド５とモールド樹脂から外部へ突出する外部導出端子とをワイヤーで繋ぎ、この外部導出端子のうち、トリミングにより短絡状態にするツェナＺａｐ３が接続された外部導出端子を介してパッド５に電流を流すことにより行う。以下、具体的方法について説明する。

シャント抵抗Ｒｓｈに流れる電流Ｉで発生した電圧Ｖｓｈを分圧比調整抵抗Ｒｄｏを介して分圧し、その電圧を分圧比が例えば０．５となる分圧点Ｐ１に接続する検出電圧線４ａから選択回路１を介して検出電圧Ｖｓとして出力する。この検出電圧Ｖｓが狙い値（所定値）から外れた場合には、選択回路１で所望の検出電圧Ｖｓが得られる分圧比を選択し、その分圧比になる検出電圧線４（４ａ，４ｂ，４ｃ）のうちの一つを選択する。分圧比の選択方法は、後述する。そして、選択した一つのツェナＺａｐ３を短絡状態にし、このツェナＺａｐ３に接続するＭＯＳＦＥＴ２のゲートＧに５Ｖを印加して、ＭＯＳＦＥＴ２をオン状態にすることでトリミングを行う。ＭＯＳＦＥＴ２のオン状態およびオフ状態はＭＯＳＦＥＴ２のゲート信号（デジタル信号）で制御することができるため、抵抗成分の大きなツェナＺａｐ３であってもトリミング素子として利用することができる。

本例においては、高い抵抗値を有する分圧比調整抵抗Ｒｄｏを分圧することで、低い抵抗を有するシャント抵抗Ｒｓｈを直接分圧する場合よりも、細かく分圧比を調整することができる。この分圧比調整抵抗Ｒｄｏは、全領域を同一抵抗率で形成してもよい（単一抵抗型）。また、分圧比調整抵抗Ｒｄｏは、抵抗率が異なる領域を設けて（複抵抗型）、狙いの検出電圧（例えば、分圧比調整抵抗Ｒｄｏの中央での電圧）付近で分圧比を細かく調整しても構わない。

図５は、シャント抵抗Ｒｓｈにばらつきがある場合の分圧比の調整方法を示す説明図である。ここでは、シャント抵抗Ｒｓｈを０．５Ωに設定しそのばらつきを±２０％とする。シャント抵抗Ｒｓｈは、０．５Ωを中心に０．４Ω〜０．６Ωの範囲でばらつく。このようにシャント抵抗Ｒｓｈがばらついても、分圧比調整抵抗Ｒｄｏの分圧比を選択して、シャント抵抗Ｒｓｈに流れる電流Ｉを検出する検出電圧Ｖｓにばらつきを生じないようにする。以下に、例えば、分圧比調整抵抗Ｒｄｏを１００ｋΩとした場合について説明する。この分圧比調整抵抗Ｒｄｏの抵抗値は高い程、消費電力が小さくなるので好ましい。

シャント抵抗Ｒｓｈが０．５Ω（ばらつきの平均値）のとき、例えば、分圧抵抗Ｒｄ１を分圧比調整抵抗Ｒｄｏの中心値（５０ｋΩ）に設定する。この５０ｋΩの箇所を分圧点Ｐ１（分圧比は０．５）としたとき、この分圧点Ｐ１に接続する検出電圧線４ａを選択回路１で選択する。この検出電圧線４ａは抵抗率が均一な場合は分圧比調整抵抗Ｒｄｏの中央から引き出される。シャント抵抗Ｒｓｈが０．６Ω（ばらつきの最大値）のとき、分圧抵抗Ｒｄ２が４２ｋΩとなる箇所（分圧点Ｐ２で分圧比が０．４２）に接続する検出電圧線４ｂを選択回路１で選択する。シャント抵抗Ｒｓｈが０．４Ω（ばらつきの最小値）のとき、分圧抵抗Ｒｄ３が６２ｋΩとなる箇所（分圧点Ｐ３で分圧比が０．６２）に接続する検出電圧線４ｃを選択回路１で選択する。

分圧抵抗Ｒｄ１，Ｒｄ２，Ｒｄ３は、分圧比調整抵抗Ｒｄｏの分圧比Ｓで表わすと前記したように０．５，０．４２，０．６２になる。また、シャント抵抗Ｒｓｈのばらつきの平均値、最大値、最小値のときにそれに対応する分圧比調整抵抗Ｒｄｏの分圧比（０．５，０．４２，０．６２）に接続する検出電圧線４（４ａ，４ｂ，４ｃ）が選択回路１で選択される。さらに具体的に説明する。

シャント抵抗Ｒｓｈに例えば１Ａ流れている場合について説明する。シャント抵抗Ｒｓｈが０．５Ωのとき、シャント抵抗Ｒｓｈに発生する電圧は０．５Ｖとなる。この電圧０．５Ｖは分圧比調整抵抗Ｒｄｏ（１００ｋΩ）に印加される。分圧抵抗Ｒｄ１は５０ｋΩであるので、分圧点Ｐ１の分圧電圧Ｖｄ１は０．５Ｖ×（５０ｋΩ／１００ｋΩ）＝０．２５Ｖとなる。分圧点Ｐ１には検出電圧線４ａが接続しているので、この分圧電圧Ｖｄ１＝０．２５Ｖは検出電圧Ｖｓとして検出電圧線４ａに接続するＭＯＳＦＥＴ２ａのソースＳから出力される。

つぎに、シャント抵抗Ｒｓｈが０．６Ω（ばらつきの最大値）のとき、シャント抵抗Ｒｓｈに発生する電圧は０．６Ｖになる。この電圧０．６Ｖは分圧比調整抵抗Ｒｄｏ（１００ｋΩ）に印加される。分圧抵抗Ｒｄ２は４２ｋΩであるので、分圧点Ｐ２の分圧電圧Ｖｄ２は０．６Ｖ×（４２ｋΩ／１００ｋΩ）＝０．２５Ｖ（厳密には０．２５２Ｖ）になる。分圧点Ｐ２には検出電圧線４ｂが接続しているので、この分圧電圧Ｖｄ２＝０．２５Ｖは検出電圧Ｖｓとして検出電圧線４ｂに接続するＭＯＳＦＥＴ２ｂのソースＳから出力される。

つぎに、シャント抵抗Ｒｓｈが０．４Ω（ばらつきの最小値）のとき、シャント抵抗Ｒｓｈに発生する電圧は０．４Ｖになる。この電圧０．４Ｖは分圧比調整抵抗Ｒｄｏ（１００ｋΩ）に印加される。分圧抵抗Ｒｄ３は６２ｋΩであるので、分圧点Ｐ３の分圧電圧Ｖｄ３は０．４Ｖ×（６２ｋΩ／１００ｋΩ）＝０．２５Ｖ（厳密には０．２４８Ｖ）となる。分圧点Ｐ３には検出電圧線４ｃが接続しているので、この分圧電圧Ｖｄ３＝０．２５Ｖは検出電圧Ｖｓとして検出電圧線４ｃに接続するＭＯＳＦＥＴ２ｃのソースＳから出力される。

すなわち、シャント抵抗Ｒｓｈが０．５Ωのときは、選択回路１によって、分圧抵抗Ｒｄ１が５０ｋΩとなる分圧点Ｐ１に検出電圧線４ａを接続する。シャント抵抗Ｒｓｈが０．６Ω（ばらつきの最大値）のときは、選択回路１によって、分圧抵抗Ｒｄ２が４２ｋΩとなる分圧点Ｐ２に検出電圧線４ｂを接続する。シャント抵抗Ｒｓｈが０．４Ω（ばらつきの最小値）のときは、選択回路１によって、分圧抵抗Ｒｄ３が６２ｋΩとなる分圧点Ｐ３に検出電圧線４ｃを接続する。これにより、シャント抵抗Ｒｓｈが０．４Ω、０．５Ω、０．６Ωとばらついても検出電圧線４からはそのばらつきをほぼ相殺する一つの分圧電圧（Ｖｄ１＝Ｖｄ２＝Ｖｄ３＝０．２５Ｖ）が検出電圧Ｖｓとして出力される（厳密には略同一の電圧が出力される）。これは、シャント抵抗Ｒｓｈと分圧比Ｓとの関係で表わすと、Ｒｓｈ＝０．５Ωのときに分圧比Ｓ＝０．５となり、Ｒｓｈ＝０．６Ωのときに分圧比Ｓ＝０．４２となり、Ｒｓｈ＝０．４Ωのときに分圧比Ｓ＝０．６２となるため、Ｒｓｈ×Ｓはすべて０．２５Ω（厳密には略０．２５Ω）となるからである。

なお、シャント抵抗Ｒｓｈのばらつきの最小値に相当する分圧比調整抵抗Ｒｄｏの分圧比Ｓ（ここでは０．６２）が１以下となるような範囲に分圧比Ｓの中心値（平均値）Ｓｏ（ここでは０．５）を決める必要がある。

図６は、検出電圧Ｖｓとシャント抵抗Ｒｓｈに流れる電流Ｉとの関係を示す特性図である。図６（ａ）にはトリミングなしの場合を示し、図６（ｂ）にはトリミングありの場合を示す。ここでは、シャント抵抗Ｒｓｈのばらつきの最小値を０．４Ω、ばらつきの平均値を０．５Ω、ばらつきの最大値を０．６Ωにした場合について示す。

図６に示す結果より、トリミングにより分圧比調整抵抗Ｒｄｏの分圧比を調整することで、シャント抵抗Ｒｓｈのばらつきは検出電圧Ｖｓには影響しなくなり、検出電圧Ｖｓは変化しなくなる。すなわち、シャント抵抗Ｒｓｈがばらついてもシャント抵抗Ｒｓｈに流れる電流Ｉを精度よく測定できる。

しかし、シャント抵抗ＲｓｈがグランドＧＮＤに対してばらつきの平均値（０．５Ω）、ばらつきの最大値（０．６Ω）およびばらつきの最小値（０．４Ω）以外の間の中間の値になった場合には、検出電圧Ｖｓにばらつきを生じる。例えば、シャント抵抗Ｒｓｈが平均値（０．５Ω）と最大値（０．６Ω）の間にある場合、選択回路１は、平均値（０．５Ω）と最大値（０．６Ω）との中間値（０．５５Ω）に基づいて検出電圧線４を選択すると仮定する。具体的には、シャント抵抗Ｒｓｈが平均値（０．５Ω）と中間値（０．５５Ω）との間にあるときには検出電圧線４ａを選択し、中間値（０．５５Ω）と最大値（０．６Ω）との間にあるときには検出電圧線４ｂを選択するようにする。また、シャント抵抗Ｒｓｈが平均値（０．５Ω）と最小値（０．４Ω）の間にある場合、選択回路１は、平均値（０．５Ω）と最小値（０．４Ω）との中間値（０．４５Ω）に基づいて検出電圧線４を選択すると仮定する。具体的には、平均値（０．５Ω）と中間値（０．４５Ω）との間にあるときには検出電圧線４ａを選択し、中間値（０．４５Ω）と最小値（０．４Ω）との間にあるときには検出電圧線４ｃを選択するようにする。このようにすると、シャント抵抗Ｒｓｈが平均値（０．５Ω）、最大値（０．６Ω）、最小値（０．４Ω）以外の間の値になったとき、検出電圧Ｖｓにばらつきが生じ、シャント抵抗Ｒｓｈが中間値（０．５５Ωまたは０．４５Ω）付近になるとばらつきは大きくなる。

そのため、この検出電圧Ｖｓのばらつきを小さくするために、分圧比調整抵抗Ｒｄｏを平均値である５０ｋΩと、最大値である６２ｋΩおよび最小値である４２ｋΩとの間でそれぞれ細分化して分圧比を細かくする必要がある。

分圧比調整抵抗Ｒｄｏを平均値（５０ｋΩ）と最大値（６２ｋΩ）および平均値（５０ｋΩ）と最小値（４２ｋΩ）との間でそれぞれ例えば２０箇所に細分化すると、検出電圧Ｖｓのばらつきは１／４０に縮小される。その結果、シャント抵抗Ｒｓｈがばらついてもシャント抵抗Ｒｓｈに流れる電流Ｉを精度よく測定することができる。

また、前記したように、分圧比調整抵抗Ｒｄｏを多数の箇所に分割すると、それに対応して検出電圧線４の本数も増大させる必要がある。そうすると、分圧比調整抵抗Ｒｄｏと検出電圧線４との接続箇所であるコンタクトホール１５の数も増大し、接続箇所であるコンタクトホール１５の占有面積が増える。そのため、分圧点Ｐ２と分圧点Ｐ３との間の抵抗率を他の箇所より低くして、分圧点Ｐ２と分圧点Ｐ３との間の領域を長く（広く）するとよい。その場合、分圧抵抗Ｒｄ１，Ｒｄ２，Ｒｄ３は、抵抗率が均一な単一抵抗型とはならず、部分的に抵抗率が異なる複抵抗型になる。

また、ここではシャント抵抗Ｒｓｈのばらつきの平均値に対応する分圧比調整抵抗Ｒｄｏの分圧比を０．５としたが、これに限ることはない。この分圧比を０．５より大きくすると、検出電圧Ｖｓが高くなり、検出精度を高めることができる。しかし、分圧比が１に近づくと、調整できる分圧電圧の幅が狭くなり、シャント抵抗Ｒｓｈのばらつきを小さく抑える必要が出てくる。

また、ツェナＺａｐ３によるトリミングを、ワイヤボンディング後の製品検査でのチップ試験時に行う場合は、ワイヤボンディング前にトリミングを行う場合よりも検出電圧Ｖｓの精度を向上させることができる。この理由は、次の通りである。ワイヤボンディング前にトリミングした場合、トリミング後に行われることとなるワイヤボンディング後に、例えば、ボンディングワイヤの抵抗がシャント抵抗Ｒｓｈに悪影響を及ぼすなど検出電圧Ｖｓの精度が低下する場合が生じる。製品検査でのチップ試験はワイヤボンディング後の試験となるため、ワイヤボンディング前の試験に比べ検出電圧Ｖｓの精度を向上させることができる。そのため、ワイヤボンディング前に行う必要があるレーザーによるトリミングなどは採用できない。

図７は、ＭＯＳＦＥＴ２およびツェナＺａｐ３の要部を示す断面図である。ＭＯＳＦＥＴ２は、横型であり、ｎ半導体基板１１の表面層にｐウェル領域２１を形成し、ｐウェル領域２１の表面層にｎソース領域２２およびｎドレイン領域２３をそれぞれ選択的に形成する。このｎソース領域２２とｎドレイン領域２３に挟まれたｐウェル領域２１上にゲート絶縁膜２４を介してゲート電極２５を形成する。また、ｎソース領域２２およびｎドレイン領域２３にそれぞれ電気的に接続するソース電極２６およびドレイン電極２７を形成する。

ツェナＺａｐ３は、横型であり、ｎ半導体基板１１の表面層にｐウェル領域３１を形成し、このｐウェル領域３１の表面層にｐアノード領域３２およびｎカソード領域３３を選択的に形成する。また、ｐアノード領域３２およびｎカソード領域３３にそれぞれ電気的に接続するアノード電極３４およびカソード電極３５を形成する。ＭＯＳＦＥＴ２のゲートＧ（ゲート電極２５）とツェナＺａｐ３のアノードＡ（アノード電極３４）とを配線３６で接続する。また、ＭＯＳＦＥＴ２のドレインＤ（ドレイン電極２７）と分圧比調整抵抗Ｒｄｏの分圧点Ｐ１，Ｐ２，Ｐ３のいずれかを配線３７で接続する（この配線３７は検出電圧線４となる）。ＭＯＳＦＥＴ２のソースＳ（ソース電極２６）から検出電圧Ｖｓが出力される。

また、ツェナＺａｐ３のカソードＫ（カソード電極３５）には例えば５Ｖが常時印加されている。この状態ではツェナＺａｐ３は逆阻止状態であり、５ＶはＭＯＳＦＥＴ２のゲートＧ（ゲート電極２５）には印加されない。ツェナＺａｐ３のアノードＡ（ｐアノード領域３２）とカソードＫ（ｎカソード領域３３）との間に、例えば、大きな逆電圧を印加してツェナＺａｐ３を降伏させることで、短絡状態にする。ツェナＺａｐ３が短絡状態になると、ＭＯＳＦＥＴ２のゲートＧ（ゲート電極２５）に５Ｖが印加されてＭＯＳＦＥＴ２はオン状態になり、このＭＯＳＦＥＴ２が接続する検出電圧線４の電圧（分圧電圧）が検出電圧Ｖｓとして取り出される。

つぎに、実施例１の半導体装置１００の別の一例の構成について説明する。図８は、トリミング素子としてヒューズ４０を用いた電流検出回路１０２の回路構成を示す回路図である。この電流検出回路１０２の選択回路１ａは、抵抗３９、ヒューズ４０およびＭＯＳＦＥＴ２で構成される。すなわち、図８に示す実施例１の半導体装置１００の別の一例が図１に示す実施例１の半導体装置１００と異なる点は、ツェナＺａｐに代えて、例えばポリシリコンなどからなるヒューズ４０をトリミング素子として用いる点である。

ヒューズ４０（４０ａ，４０ｂ，４０ｃ）は、それぞれパッド５ａ，５ｂ，５ｃとグランドＧＮＤとの間に接続されている。ＭＯＳＦＥＴ２（２ａ，２ｂ，２ｃ）のゲートＧは、それぞれ抵抗３９を介して電源Ｅに接続されている。また、ＭＯＳＦＥＴ２（２ａ，２ｂ，２ｃ）のゲートＧは、それぞれヒューズ４０（４０ａ，４０ｂ，４０ｃ）を介してグランドＧＮＤに接続されている。図８に示す実施例１の半導体装置１００の別の一例においては、複数のヒューズ４０（４０ａ，４０ｂ，４０ｃ）のうち１つを溶断することをトリミングするという。ヒューズ４０の溶断は、パッド５に電流を流すことで行われる。

ヒューズ４０（４０ａ，４０ｂ，４０ｃ）が溶断される前は、ＭＯＳＦＥＴ２（２ａ，２ｂ，２ｃ）のゲートＧはグランド電位（グランドＧＮＤの電位）になり、ＭＯＳＦＥＴ２はオフ状態である。ヒューズ４０が溶断されると、ＭＯＳＦＥＴ２のゲートＧに電源電圧５Ｖが印加され、ＭＯＳＦＥＴ２はオン状態になる。このオン状態のＭＯＳＦＥＴ２が接続する検出電圧線４の電圧（分圧電圧）が検出電圧Ｖｓとして取り出される。

図９は、トリミング素子として用いるヒューズ４０の構成を示す説明図である。図９（ａ）は要部平面図、図９（ｂ）は図９（ａ）のＸ−Ｘ線で切断した要部断面図である。ヒューズ４０は、ｎ半導体基板１１の表面を覆う絶縁膜１２上に形成される。ヒューズ４０上に絶縁膜４３を形成し、絶縁膜４３を深さ方向に貫通してヒューズ４０に達するコンタクトホール４５を形成する。絶縁膜４３上に配線４４を形成し、コンタクトホール４５を介してヒューズ４０の電極部４１と配線４４とを接続する。配線４４を介してヒューズ４０に電流を流すことで、ヒューズ４０の狭窄部４２が溶断される。

つぎに、この発明に係る実施例２の半導体装置の構成について説明する。図１０は、この発明に係る実施例２の半導体装置２００の要部の構成を示す説明図である。図１０（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１０（ｂ）は図１０（ａ）のＹ−Ｙ線で切断した要部断面図である。これら図１０（ａ）および図１０（ｂ）は、それぞれ実施例１の図３および図４（ｄ）に相当する変形例を示す説明図である。

実施例２の半導体装置２００が実施例１の半導体装置１００と異なる点は、分圧比調整抵抗Ｒｄｏがポリシリコン抵抗１６で形成されている点である。このポリシリコン抵抗１６は絶縁膜１２上に形成される。検出電圧線４（４ａ，４ｂ，４ｃ）は絶縁膜１２に積層される絶縁膜１９上に形成され、コンタクトホール１５ａを介してポリシリコン抵抗１６に接続する。

つぎに、この発明に係る実施例３の半導体装置の構成について説明する。図１１は、この発明に係る実施例３の半導体装置３００の要部の構成を示す説明図である。図１１（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１１（ｂ）は図１１（ａ）のＹ−Ｙ線で切断した要部断面図である。これら図１１（ａ）および図１１（ｂ）は、それぞれ実施例１の図３および図４（ｄ）に相当する変形例である。

実施例３の半導体装置３００が実施例１の半導体装置１００と異なる点は、シャント抵抗Ｒｓｈが拡散抵抗１７で形成されている点である。拡散抵抗１７はｎ半導体基板１１の表面層に形成されたｐ拡散領域１７ａである。ｐ拡散領域１７ａの表面は絶縁膜１２で覆われている。拡散抵抗１７は、絶縁膜１２を深さ方向に貫通してｐ拡散領域１７ａに達するコンタクトホール（不図示）を介して配線１３ａによって、拡散抵抗１４（分圧比調整抵抗Ｒｄｏ）に接続されている。

つぎに、この発明に係る実施例４の半導体装置の構成について説明する。図１２は、この発明に係る実施例４の半導体装置４００の要部の構成を示す説明図である。図１２（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１２（ｂ）は図１２（ａ）のＹ−Ｙ線で切断した要部断面図である。これら図１２（ａ）および図１２（ｂ）は、それぞれ実施例１の図３および図４（ｄ）に相当する変形例である。

実施例４の半導体装置４００が実施例１の半導体装置１００と異なる点は、シャント抵抗Ｒｓｈが拡散抵抗１７で形成され、分圧比調整抵抗Ｒｄｏがポリシリコン抵抗１６で形成されている点である。拡散抵抗１７の構成は実施例３と同様である。ポリシリコン抵抗１６の構成は実施例２と同様である。

つぎに、この発明に係る実施例５の半導体装置の構成について説明する。図１３は、この発明に係る実施例５の半導体装置５００の要部の構成を示す説明図である。図１３（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１３（ｂ）は図１３（ａ）のＹ−Ｙ線で切断した要部断面図である。これら図１３（ａ）および図１３（ｂ）は、それぞれ実施例１の図３および図４（ｄ）に相当する変形例である。

実施例５の半導体装置５００が実施例１の半導体装置１００と異なる点は、シャント抵抗Ｒｓｈが低抵抗のポリシリコン抵抗１８で形成されている点である。ポリシリコン抵抗１８は絶縁膜１２上に形成され、絶縁膜１２を深さ方向に貫通して拡散抵抗１４に達するコンタクトホール１５ａを介して拡散抵抗１４（分圧比調整抵抗Ｒｄｏ）と接続されている。

つぎに、この発明に係る実施例６の半導体装置の構成について説明する。図１４は、この発明に係る実施例６の半導体装置６００の要部の構成を示す説明図である。図１４（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１４（ｂ）は図１４（ａ）のＹ−Ｙ線で切断した要部断面図である。これら図１４（ａ）および図１４（ｂ）は、それぞれ実施例１の図３および図４（ｄ）に相当する変形例である。

実施例６の半導体装置６００が実施例１の半導体装置１００と異なる点は、シャント抵抗Ｒｓｈがポリシリコン抵抗１８で形成され、分圧比調整抵抗Ｒｄｏもポリシリコン抵抗１６で形成されている点である。ポリシリコン抵抗１８の構成は実施例５と同様である。ポリシリコン抵抗１６の構成は実施例２と同様である。

つぎに、電流検出回路の占有面積を小さくした半導体装置について説明する。

図１５は、この発明に係る実施例７の半導体装置７００の要部の構成を示す説明図である。図１５（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１５（ｂ）は図１５（ａ）のＸ−Ｘ線で切断した要部断面図である。これら図１５（ａ）および図１５（ｂ）は、それぞれ実施例１の図３および図４（ａ）に相当する変形例である。

実施例７の半導体装置７００が実施例１の半導体装置１００と異なる点は、分圧比調整抵抗Ｒｄｏを拡散抵抗１４で形成し、拡散抵抗１４の上にシャント抵抗ＲｓｈであるＡｌ−Ｓｉ−Ｃｕメタル配線１３を積層した点である。拡散抵抗１４の上にＡｌ−Ｓｉ−Ｃｕメタル配線１３を積層することで電流検出回路の占有面積を小さくすることができる。

例えば、シャント抵抗ＲｓｈであるＡｌ−Ｓｉ−Ｃｕメタル配線１３を、分圧比調整抵抗Ｒｄｏ（拡散抵抗１４）上に拡散抵抗１４に対向するように絶縁膜１２および絶縁膜１９を挟んで積層する。絶縁膜１２上に検出電圧線４を形成する。検出電圧線４は絶縁膜１９で覆われ、絶縁膜１９上にＡｌ−Ｓｉ−Ｃｕメタル配線１３が形成されている。分圧比調整抵抗Ｒｄｏは、拡散抵抗１４をシャント抵抗Ｒｓｈの下にジグザグ状に配置し、分圧点Ｐ１，Ｐ２，Ｐ３（コンタクトホール１５の箇所）からの検出電圧線４で引き出す。検出電圧線４とＡｌ−Ｓｉ−Ｃｕメタル配線１３とを絶縁膜１９を挟んで２層構造とすることにより、シャント抵抗Ｒｓｈの下の分圧点Ｐ１，Ｐ２，Ｐ３からの検出電圧線４ａ，４ｂ，４ｃの引き出しが可能となる。また、分圧比調整抵抗Ｒｄｏには大きな電流を流さないので抵抗幅Ｗを細くすることができて、Ａｌ−Ｓｉ−Ｃｕメタル配線１３で形成された比較的面積の大きなシャント抵抗Ｒｓｈの下に多数の検出電圧線４を接続した分圧比調整抵抗Ｒｄｏを配置することができる。従って、高い抵抗の分圧比調整抵抗Ｒｄｏを用いることで、分圧点を増やしても、隣接する分圧点の間の抵抗差を大きくとれるので、多数の検出電圧線４を引き出すことが可能となり、分圧比の調整の自由度が広がる。

つぎに、この発明に係る実施例８の半導体装置の構成について説明する。図１６は、この発明に係る実施例８の半導体装置８００の要部の構成を示す説明図である。図１６（ａ）はシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す要部平面図であり、図１６（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。

実施例８の半導体装置８００が実施例７の半導体装置７００と異なる点は、分圧比調整抵抗Ｒｄｏをポリシリコン抵抗１６で形成し、ポリシリコン抵抗１６の上にシャント抵抗ＲｓｈであるＡｌ−Ｓｉ−Ｃｕメタル配線１３を積層した点である。具体的には、ポリシリコン抵抗１６の上に絶縁膜１９ａおよび絶縁膜１９を挟んでＡｌ−Ｓｉ−Ｃｕメタル配線１３が積層されている。ポリシリコン抵抗１６の上にＡｌ−Ｓｉ−Ｃｕメタル配線１３を積層することで電流検出回路の占有面積を小さくすることができる。ポリシリコン抵抗１６の構成は実施例２と同様である。ポリシリコン抵抗１６は絶縁膜１９ａで覆われ、絶縁膜１９ａ上に検出電圧線４が形成される。シャント抵抗ＲｓｈであるＡｌ−Ｓｉ−Ｃｕメタル配線１３の構成は実施例７と同様である。

前記した実施例２〜８の半導体装置２００，３００，４００，５００，６００，７００，８００の機能は、前記した実施例１の半導体装置１００の機能と同じである。

ここで、前記した内容をまとめて説明する。

以上、説明したように、この発明に係る実施例１〜８の半導体装置１００，２００，３００，４００，５００，６００，７００，８００の各電流検出回路（符号１０１，１０２など）は、シャント抵抗Ｒｓｈと、シャント抵抗Ｒｓｈと並列に配置した分圧比調整抵抗Ｒｄｏおよび選択回路１を備える。実施例１〜８によれば、シャント抵抗Ｒｓｈで変換された電圧を、選択回路１で所望の分圧比にすることで、狙いの検出電圧Ｖｓに調整（トリミング）することができる。選択回路１による検出電圧線４の選択は、デジタル制御可能であるので、図１７に示す従来のアナログ制御に比べて単純な電流検出回路となる。また、分圧比調整抵抗Ｒｄｏの分圧比を選択することで狙いの検出電圧Ｖｓに調整可能であるため、分圧比調整抵抗Ｒｄｏを大きくすることができて、分圧比調整抵抗Ｒｄｏに流れる電流を小さくできる。その結果、分圧比調整抵抗Ｒｄｏの消費電力を小さくできる。また、検出電圧線４の選択にＭＯＳＦＥＴ２のオン、オフを用いるため、ＭＯＳＦＥＴ２のゲートＧのオン、オフにツェナＺａｐ３やヒューズ４０などの比較的抵抗値の大きなトリミング素子であっても用いることができる。

つぎに、実施例９において、この発明に係る半導体装置の製造方法について説明する。図１９は、この発明に係る実施例９の半導体装置の製造方法を示す説明図である。ここでは、実施例１で説明したツェナＺａｐ３を用いた選択回路１で検出電圧線４を選択して分圧比調整抵抗Ｒｄｏの抵抗値を調整（トリミング）する方法について説明する。なお、ツェナＺａｐ３の代わりに実施例１の別の一例として説明したヒューズ４０を用いた選択回路１ａ（図８）においても同様に、次のように選択回路１で検出電圧線４を選択することができる。

シャント抵抗Ｒｓｈのばらつきの平均値をＲｓｈａｖとし、Ｒｓｈａｖより高い抵抗値をＲｓｈＨとし、Ｒｓｈａｖより低い抵抗値をＲｓｈＬとする。分圧比調整抵抗Ｒｄｏの所定の箇所の抵抗値をＲｄ１とし、Ｒｄ１より高い抵抗値をＲｄＨとし、Ｒｄ１より低い抵抗値をＲｄＬとする。そして、Ｒｄ１の分圧比をＳｏとし、ＲｄＨの分圧比をＳＨとし、ＲｄＬの分圧比をＳＬとしたとき、Ｒｓｈａｖ×ＳｏとＲｓｈＨ×ＳＬとＲｓｈＬ×ＳＨが略同値（Ｒｓｈａｖ×Ｓｏ≒ＲｓｈＨ×ＳＬ≒ＲｓｈＬ×ＳＨ）になるように分圧比Ｓｏ，ＳＨ，ＳＬを決め、該分圧比Ｓｏ，ＳＨ，ＳＬを前記選択回路１で選択する。

選択回路１による分圧比の選択方法について具体的に説明する。

まず、シャント抵抗Ｒｓｈのばらつきの平均値をＲｓｈａｖ＝０．５Ωとしそのばらつきを±２０％と設定する。そうすると、Ｒｓｈｍａｘ＝０．５Ω×１．２＝０．６Ω、Ｒｓｈｍｉｎ＝０．５×０．８＝０．４Ωとなる。シャント抵抗Ｒｓｈに１Ａ通電する。シャント抵抗Ｒｓｈに発生する電圧の平均値Ｖｓｈａｖ＝０．５Ｖで、最大値Ｖｓｈｍａｘ＝０．６Ｖ、最小値Ｖｓｈｍｉｎ＝０．４Ｖとなる。

つぎに、分圧比調整抵抗Ｒｄｏを１００ｋΩに設定する。

つぎに、分圧比調整抵抗Ｒｄｏの基準値である分圧抵抗Ｒｄ１を５０ｋΩに設定する。これは、分圧比ＳをＳｏ＝Ｒｄ１／Ｒｄｏ＝０．５に設定することを意味する。

つぎに、分圧抵抗Ｒｄ１を中心に対して低い抵抗の最低値の分圧抵抗をＲｄ２とし、高い抵抗の最大値の分圧抵抗をＲｄ３に設定する。これは、分圧比ＳとしてはＳ２＝Ｒｄ２／Ｒｄｏ、Ｓ３＝Ｒｄ３／Ｒｄｏに設定することを意味する。

つぎに、シャント抵抗ＲｓｈがばらついてＲｓｈａｖ（＝０．５Ω）より高い抵抗値ＲｓｈＨになった場合、分圧比ＳＬ＝０．５／（ＲｓｈＨ／Ｒｓｈ）に最も近い分圧点に接続する検出電圧線４を選択回路１で選択する。ばらつきによりＲｓｈａｖより低い抵抗値ＲｓｈＬになった場合、分圧比ＳＨ＝０．５／（ＲｓｈＬ／Ｒｓｈ）に最も近い分圧点に接続する検出電圧線４を選択回路１で選択する。

例えば、ＲｓｈＨが図示するように０．５４Ωの場合は、ＳＬ＝０．５／（０．５４Ω／０．５Ω）＝０．４６３となり、この分圧比ＳＬに最も近い分圧比（例えば０．４６）の分圧点ＰＬに接続する検出電圧線４を選択回路１で選択する。そうすると、ＲｓｈＨに発生する電圧は０．５４Ω×１Ａ＝０．５４Ｖであるが、検出電圧線４の電圧（検出電圧Ｖｓ）は０．５４Ｖ×０．４６＝０．２５Ｖとなる。

一方、シャント抵抗Ｒｓｈの平均値Ｒｓｈａｖの場合にはシャント抵抗Ｒｓｈに発生する電圧は０．５Ω×１Ａ＝０．５Ｖであり、それに対応する分圧比調整抵抗Ｒｄｏの分圧比Ｓｏ（０．５）に発生する分圧電圧Ｖｄ１が０．５Ｖ×０．５＝０．２５Ｖである。そのため、シャント抵抗Ｒｓｈがばらついても選択回路１によって選択された検出電圧線４からは、０．２５Ｖの一定の検出電圧Ｖｓが出力される。

また、例えば、ＲｓｈＬが０．４６Ωの場合は、ＳＨ＝０．５／（０．４６Ω／０．５Ω）＝０．５４３となり、この分圧比ＳＨに最も近い分圧比（例えば、０．５４）に接続する検出電圧線４を選択回路１で選択する。そうすると、ＲｓｈＬに発生する電圧は０．４６Ω×１Ａ＝０．４６Ｖであるが、検出電圧線４の電圧（検出電圧Ｖｓ）は０．４６Ｖ×０．５４＝０．２５Ｖとなる。

すなわち、シャント抵抗Ｒｓｈのばらつきを相殺して、選択回路１で選択された検出電圧線４からは一定の検出電圧Ｖｓが出力される。

前記したように、選択回路１は、次のように検出電圧線４を選択する。まず、選択回路１を構成するとトリミング素子であるツェナＺａｐ３に電源Ｅの電圧（＝５Ｖ）が印加されて、ツェナＺａｐ３が短絡状態になる。そうすると、ＭＯＳＦＥＴ２のゲートＧに５Ｖの電圧が印加されて、このＭＯＳＦＥＴ２はオン状態になる。ＭＯＳＦＥＴ２がオン状態になると、ＭＯＳＦＥＴ２のドレインＤに接続する検出電圧線４が接続する分圧比調整抵抗Ｒｄｏの分圧点の分圧電圧（ＶＬまたはＶＨ）が選択される。その結果、選択回路１によって選択された分圧比調整抵抗Ｒｄｏの分圧点に接続されたＭＯＳＦＥＴ２のソースＳから検出電圧Ｖｓが出力される。

つぎに、この発明に係る実施例１０の半導体装置の構成について説明する。図２０は、この発明に係る実施例１０の半導体装置９００の回路構成を示す回路図である。図２１は、この発明に係る実施例１０の半導体装置９００の要部の構成を示す平面図である。図２２は、図２１のＸ−Ｘ線で切断した断面構造を示す断面図である。図２１，２２には、シャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏを示す。これら図２１および図２２は、それぞれ実施例１の図３および図４（ａ）に相当する変形例を示す説明図である。

実施例１０の半導体装置９００が実施例１の半導体装置１００と異なる点は、２種類以上の分圧比調整抵抗Ｒｄｏを備え、分圧比調整抵抗Ｒｄｏの温度係数を適切な値に設定することで、使用温度に対して検出電圧Ｖｓの補正（以下、検出電圧Ｖｓの温度補正とする）を行う点である。すなわち、実施例１０の半導体装置９００は、製造プロセスのばらつきによってシャント抵抗Ｒｓｈの抵抗値Ｒｓが変化した場合に検出電圧Ｖｓを補正する機能に加えて、検出電圧Ｖｓの温度補正を行う機能を有する。具体的には、製造プロセスのばらつきによってシャント抵抗Ｒｓｈの抵抗値Ｒｓが変化した場合には、実施例１と同様に、分圧比調整抵抗Ｒｄｏの分圧比を調整することで検出電圧Ｖｓを補正する。また、分圧比調整抵抗Ｒｄｏの温度係数や抵抗値が変化した場合には、分圧比調整抵抗Ｒｄｏの抵抗値を調整することで検出電圧Ｖｓの温度補正を行う。

図２０に示すように、分圧比調整抵抗Ｒｄｏは、抵抗値および温度係数がそれぞれ異なる第１，２分圧抵抗８１，８２が直列に接続されてなる。第１分圧抵抗８１の一端はシャント抵抗Ｒｓｈの高電位側（＋端子側）に接続され、他端は第２分圧抵抗８２の一端に接続されている。第２分圧抵抗８２の他端は、シャント抵抗Ｒｓｈの低電位側（−端子側）、すなわちグランドＧＮＤに接続されている。第１分圧抵抗８１は、複数の抵抗８１ａ〜８１ｄが直列に接続されてなる。第１分圧抵抗８１を構成する高電位側の抵抗８１ａ〜８１ｃには、それぞれヒューズ８３ａ〜８３ｃが並列に接続されている。完成した電流検出回路においては、例えばレーザートリミングなどによってヒューズ８３ａ〜８３ｃのうちの１つ以上のヒューズが溶断されている。溶断されたヒューズ８３ａ〜８３ｃに並列接続された抵抗８１ａ〜８１ｄが有効になり、第１分圧抵抗８１の抵抗値Ｒ１が調整されることで、分圧比調整抵抗Ｒｄｏの温度係数が適切な値に設定される。

第２分圧抵抗８２は、複数の抵抗８２ａ〜８２ｄが直列に接続されてなる。第２分圧抵抗８２は、実施例１と同様に選択回路１に接続されている。具体的には、第１分圧抵抗８１と第２分圧抵抗８２との接続点（分圧点）、および第２分圧抵抗８２の各抵抗８２ａ〜８２ｄの接続点（分圧点）には、それぞれ検出電圧線４ａ，４ｂ，４ｃ，４ｄが接続されている。検出電圧線４ａ，４ｂ，４ｃ，４ｄは、それぞれＭＯＳＦＥＴ２ａ，２ｂ，２ｃ，２ｄのドレインＤと接続されている。ＭＯＳＦＥＴ２ａ，２ｂ，２ｃ，２ｄのゲートＧは、それぞれ、実施例１の別の一例（図８）と同様に、抵抗３９を介して電源Ｅに接続され、かつヒューズ４０（４０ａ，４０ｂ，４０ｃ，４０ｄ）を介してグランドＧＮＤに接続されている。この場合、例えば抵抗８２ａを分圧比調整抵抗Ｒｄｏの中心値に設定する。図２０では、ヒューズ４０を溶断するための電流が供給されるパッドを図示省略する。

選択回路１は、選定回路（論理回路）によって所望の検出電圧線４を選定する。選定された所望の検出電圧線４につながるヒューズ４０に電流を流すことで当該ヒューズ４０が溶断され、このヒューズ４０につながるＭＯＳＦＥＴ２がオン状態となり、このオン状態のＭＯＳＦＥＴ２に接続される検出電圧線４の電圧（分圧電圧）が検出電圧Ｖｓとして取り出される。すなわち、製造プロセスのばらつきによってシャント抵抗Ｒｓｈの抵抗値Ｒｓが変化した場合や、ワイヤボンディングなどの組宛てを行った後にシャント抵抗Ｒｓｈの抵抗値Ｒｓがばらついた場合には、実施例１の別の一例と同様に、トリミングにより第２分圧抵抗８２の分圧比を調整することで所望の検出電圧Ｖｓが得られる。したがって、第１，２分圧抵抗８１，８２により、製造プロセスのばらつきおよび使用温度環境によらず検出電圧Ｖｓを一定とすることができる。ヒューズ４０に代えて、実施例１と同様にツェナＺａｐをトリミング素子として用いてもよい。

図２１，２２に示すように、上述したシャント抵抗Ｒｓｈおよび分圧比調整抵抗Ｒｄｏ（第１，２分圧抵抗８１，８２）は、同一のｎ半導体基板１１に配置される。具体的には、第１分圧抵抗８１は、ｎ半導体基板１１の、絶縁膜１２で覆われる側の表面層にｐ型不純物を選択的に拡散させることで形成された例えば直線状の平面形状を有するｐ拡散領域（拡散抵抗１４）からなる。拡散抵抗１４の構成は、実施の形態１と同様である。拡散抵抗１４には、例えばＡｌ−Ｓｉ−Ｃｕからなる複数の配線８４が接続されている。隣り合う配線８４同士は、ヒューズ８３ａ〜８３ｃである例えばレーザートリミング用のメタル配線層８４ａで接続されている。また、第１分圧抵抗８１は、実施例２と同様にポリシリコン抵抗であってもよい。

第２分圧抵抗８２は、例えばポリシリコン抵抗１６で構成され、ｎ半導体基板１１上にＬＯＣＯＳなどの絶縁膜１２を介して配置されている。ポリシリコン抵抗１６は、拡散抵抗１４に平行に延びるストライプ状に配置された直線状の平面形状を有する複数のポリシリコン抵抗を、絶縁膜１９ａのコンタクトホール１５ａを介して例えばＡｌ−Ｓｉ−Ｃｕからなる配線１３ａでジグザグ状につないでなる。ポリシリコン抵抗１６の一端は、絶縁膜１２のコンタクトホール１５を介して拡散抵抗１４の一端に接続されている。また、ポリシリコン抵抗１６は絶縁膜１９ａで覆われ、絶縁膜１９ａ上には検出電圧線４が形成される。また、第２分圧抵抗８２は、実施例１と同様に拡散抵抗であってもよい。

第１，２分圧抵抗８１，８２の温度係数α１，α２は、例えばイオン注入のドーズ量で調整される。例えば、第２分圧抵抗８２の温度係数α２は、第１分圧抵抗８１の温度係数α１よりも小さくする（例えば±５０ｐｐｍ／℃以下程度）。第１分圧抵抗８１の温度係数α１は、下記（１）式を満たすように設定することがよい。その理由は、第２分圧抵抗８２の温度係数α２にほぼ依存しないように、分圧比調整抵抗Ｒｄｏの温度係数を調整することができるからである。下記（１）式においては、第２分圧抵抗８２の温度係数α２≒０としている。第１分圧抵抗８１の抵抗値および温度係数をそれぞれＲ１およびα１とし、第２分圧抵抗８２の抵抗値および温度係数をそれぞれＲ２およびα２とし、シャント抵抗Ｒｓｈの抵抗値および温度係数をそれぞれＲｓおよびαｓとする。

α１＝αｓ×（（Ｒ１＋Ｒ２）／Ｒ１） ・・・（１）

検出電圧線４は、ポリシリコン抵抗１６からなる第２分圧抵抗８２の各分圧点に接続され、第２分圧抵抗８２を外部へ引き出している。シャント抵抗Ｒｓｈは、実施例７，８と同様に、絶縁膜を介して拡散抵抗１４およびポリシリコン抵抗１６の上に配置されたＡｌ−Ｓｉ−Ｃｕメタル配線１３で構成されている。すなわち、Ａｌ−Ｓｉ−Ｃｕメタル配線１３と拡散抵抗１４との間には、絶縁膜１２，１９ａ，１９が挟まれている。Ａｌ−Ｓｉ−Ｃｕメタル配線１３とポリシリコン抵抗１６との間には、絶縁膜１９ａ，１９が挟まれている。このように拡散抵抗１４およびポリシリコン抵抗１６の上にＡｌ−Ｓｉ−Ｃｕメタル配線１３を積層することで電流検出回路の占有面積を小さくすることができる。

つぎに、実施例１０の半導体装置９００による検出電圧の温度依存性について説明する。図２３は、この発明に係る実施例１０の半導体装置９００による検出電圧の温度依存性を示す特性図である。まず、実施例１０に従い、実施例１０の半導体装置９００を作製した。シャント抵抗ＲｓｈをＡｌ−Ｓｉ−Ｃｕメタル配線１３で構成した。シャント抵抗Ｒｓｈの抵抗値Ｒｓおよび温度係数αｓをそれぞれ０．５Ωおよび４３００ｐｐｍ／℃とした。第１分圧抵抗８１を拡散抵抗１４で構成した。第１分圧抵抗８１の抵抗値Ｒ１および温度係数α１をそれぞれ５ｋΩおよび８６００ｐｐｍ／℃とした。第２分圧抵抗８２をポリシリコン抵抗１６で構成した。第２分圧抵抗８２の抵抗値Ｒ２および温度係数α２をそれぞれ５０ｋΩおよび±５０ｐｐｍ／℃以下とした。温度係数は２５℃を基準として設定している。

そして、ウェハプロセス後のウェハ試験段階において、第１分圧抵抗８１の温度係数α１や第１，２分圧抵抗８１，８２のＲ１，Ｒ２が狙いの値から外れていた場合、レーザートリミングにより第１分圧抵抗８１の抵抗値Ｒ１を調整した。この実施例１０について、製品使用温度環境下（例えば−４０℃〜１５０℃の範囲内）検出電圧Ｖｓを測定した。その結果を図２３に示す。図２３には、比較として、実施例１０と同様の製品使用温度環境下において、シャント抵抗Ｒｓｈの両端子間の電圧Ｖｓｈを検出電圧として測定した結果を示す（以下、従来例とする。）図２３に示す結果より、従来例では、使用温度環境が高くなるほど、検出電圧が高くなった。一方、本発明の実施例１０においては、製品使用温度環境によらず一定の検出電圧Ｖｓが得られることが確認された。

以上、説明したように、実施例１０によれば、実施例１〜９と同様の効果を得ることができる。また、実施例１０によれば、第１分圧抵抗の抵抗値を調整して分圧比調整抵抗の温度係数を適切な値に設定し、かつ第２分圧抵抗の分圧比を調整してシャント抵抗のばらつきによる検出電圧のばらつきを補正することで、製造プロセスのばらつきおよび使用温度環境によらず一定の検出電圧を出力させることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。

以上のように、本発明に係る半導体装置および半導体装置の製造方法は、自動車搭載用のトランスミッションなどのシステムなどに搭載される電流検出回路などの半導体装置に有用である。

１，１ａ 選択回路
２，２ａ，２ｂ，２ｃ，２ｄ ＭＯＳＦＥＴ
３，３ａ，３ｂ，３ｃ ツェナＺａｐ
４，４ａ，４ｂ，４ｃ，４ｄ 検出電圧線
１１ ｎ半導体基板
１２，１９，１９ａ，４３ 絶縁膜
１３ Ａｌ−Ｓｉ−Ｃｕメタル配線
１３ａ，３６，３７，４４ 配線
１４，１７ 拡散抵抗
１４ａ ｐ拡散領域
１５，１５ａ，４５ コンタクトホール
１６，１８ ポリシリコン抵抗
２１，３１ ｐウェル領域
２２ ｎソース領域
２３ ｎドレイン領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ ソース電極
２７ ドレイン電極
３２ ｐアノード領域
３３ ｎカソード領域
３４ アノード電極
３５ カソード電極
３９ 抵抗
４０，４０ａ，４０ｂ，４０ｃ，４０ｄ，８３，８３ａ，８３ｂ，８３ｃ ヒューズ
４１ 電極部
４２ 狭窄部
８１ 第１分圧抵抗
８２ 第２分圧抵抗
１００，２００，３００，４００，５００，６００，７００，８００，９００ 半導体装置
１０１，１０２ 電流検出回路
Ｒｓｈ シャント抵抗
Ｒｄｏ 分圧比調整抵抗
Ｒｄ１，Ｒｄ２，Ｒｄ３ 分圧抵抗
Ｖｄ１，Ｖｄ２，Ｖｄ３ 分圧電圧
Ｐ１，Ｐ２，Ｐ３ 分圧点
Ｖｓ 検出電圧
Ｓｏ，ＳＨ，ＳＬ 分圧比

Claims (9)

1. 電流検出抵抗と、
   前記電流検出抵抗に並列に接続された、前記電流検出抵抗より高抵抗の分圧比調整抵抗と、
   前記分圧比調整抵抗を異なる分圧比に分割する複数の分圧点と、
   前記分圧点を選択する選択回路と、を同一半導体基板に備え、
   前記選択回路は、前記電流検出抵抗の抵抗値に基づいて前記分圧点の一つを選択し、
   前記選択回路によって選択された前記分圧点での電圧を検出電圧として出力する電圧検出回路を有することを特徴とする半導体装置。
2. 前記分圧比調整抵抗上に層間絶縁膜を介して前記電流検出抵抗を積層配置することを特徴とする請求項１に記載の半導体装置。
3. 前記電流検出抵抗は、金属配線、拡散抵抗またはポリシリコン抵抗であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記選択回路は、複数のスイッチング素子と、前記スイッチング素子と同数のトリミング素子と、で構成され、
   複数の前記トリミング素子はそれぞれ異なる前記スイッチング素子のゲートに接続され、
   前記スイッチング素子の高電位側はそれぞれ異なる前記分圧点に接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記スイッチング素子は、絶縁ゲート型電界効果トランジスタであることを特徴とする請求項４に記載の半導体装置。
6. 前記トリミング素子は、ツェナーダイオードまたはヒューズであることを特徴とする請求項４または５に記載の半導体装置。
7. 前記分圧比調整抵抗は、
   第１分圧抵抗と、
   前記第１分圧抵抗の低電位側に前記第１分圧抵抗に直列に接続された、複数の前記分圧点を有する第２分圧抵抗と、
   互いに直列に接続され、かつ前記第１分圧抵抗に並列に接続された複数のトリミング素子と、を備え、
   複数の前記トリミング素子によって前記第１分圧抵抗の抵抗値を制御することで前記分圧比調整抵抗の温度係数を調整することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第２分圧抵抗の温度係数は、前記第１分圧抵抗の温度係数よりも小さいことを特徴とする請求項７に記載の半導体装置。
9. 請求項１〜８のいずれか一つに記載の半導体装置の製造方法において、
   前記電流検出抵抗の抵抗値Ｒｓｈのばらつきの平均値をＲｓｈａｖとし、前記平均値Ｒｓｈａｖより高い抵抗値をＲｓｈＨとし、前記平均値Ｒｓｈａｖより低い抵抗値をＲｓｈＬとし、前記分圧比調整抵抗の抵抗値Ｒｄｏの所定の前記分圧点における第１抵抗値をＲｄ１とし、前記第１抵抗値Ｒｄ１より高い第２抵抗値をＲｄＨとし、前記第１抵抗値Ｒｄ１より低い第３抵抗値をＲｄＬとし、前記第１抵抗値Ｒｄ１の分圧比をＳｏとし、前記第２抵抗値ＲｄＨの分圧比をＳＨとし、前記第３抵抗値ＲｄＬの分圧比をＳＬとしたとき、
   Ｒｓｈａｖ×Ｓｏと、ＲｓｈＨ×ＳＬと、ＲｓｈＬ×ＳＨと、が略同値になるように分圧比を設定し、当該分圧比となる前記分圧点を前記選択回路で選択することを特徴とする半導体装置の製造方法。

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