JP4947994B2

JP4947994B2 - 半導体装置

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Publication number: JP4947994B2
Application number: JP2006048275A
Authority: JP
Inventors: 武憲溝部; 正也大塚
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-02-24
Filing date: 2006-02-24
Publication date: 2012-06-06
Anticipated expiration: 2026-02-24
Also published as: JP2007227735A

Description

本発明は、ＥＳＤ（Electro Static Discharge：静電破壊）による内部回路の破壊を防止するための保護回路を備えた半導体装置に関するものである。

半導体チップの中央部に内部回路、周辺部に内部回路と接続された複数の電極パッドを備えた半導体装置では、通常、各電極パッドに保護回路を備えている（特許文献１〜３参照。）。保護回路を設ける目的は、内部回路と外部とを接続するための電極パッドに突発的な過電圧が印加されることで起こるＥＳＤによる内部回路の電子素子の破壊を防止することである。保護回路は、電気回路上で言えば、電極パッドと内部回路の間に設けられており、電極パッドに印加された電圧のうち、規定範囲内の電圧のみを内部回路に印加させるように動作する。

特許文献１〜３に記載されている保護回路は、電極パッドの下側に設けられていることもあるし、電極パッドとは別の領域に設けられていることもあるが、いずれにしても各保護回路は電極パッドごとに独立したものとなっている。
特開２００２−０８３９３３号公報特開平０６−９１２２６号公報特開平０７−０５２７７５号公報

半導体集積回路の微細化と高速化が進むにつれ、回路規模が増大して端子数の増加や製品仕様が複雑化してきている。その結果、従来のＥＳＤ保護回路を備えていても、なおＥＳＤによる影響が無視できなくなってきている。それは、ＥＳＤ保護回路ではＥＳＤ耐圧を高めるためにソース・ドレインなどのレイアウト面積を広く取ることが行なわれているが、回路規模の増大などの影響によりそのような方法ではＥＳＤ耐圧を高めることが困難になっているからである。

特許文献１〜３に記載されている保護回路は電極パッドごとに独立したものとなっているため、１つの電極パッドに過電圧が印加されると、その保護回路で電界が集中することによって保護回路のＭＯＳトランジスタが破壊されてしまう虞がある。

そこで、本発明は電極パッドに過電圧が印加されても保護回路のＭＯＳトランジスタを破壊から守るのに適した半導体装置を提供することを目的とするものである。

本発明は半導体チップの中央部に内部回路、周辺部に内部回路と接続された複数の電極パッドを備え、各電極パッドに保護回路を備えた半導体装置であって、ある電極パッドに過電圧が印加されたとき、その電極パッドの保護回路に電界が集中することを避けることによって、保護回路のＭＯＳトランジスタを破壊から守るようにしたものである。そのために、本発明では、各電極パッドの保護回路が過電圧の信号を電源端子に逃がすＥＳＤ保護素子、及びＥＳＤ保護素子よりも高いしきい値電圧をもちＥＳＤ保護素子よりも過電圧側で導通するように接続されＥＳＤ保護素子と電極パッドとの間に接続された電圧制御素子を備え、ＥＳＤ保護素子と電圧制御素子との接続点が隣接する保護回路の対応するＥＳＤ保護素子と電圧制御素子との接続点に分配配線により接続されているようにした。
過電圧とは規定範囲を外れた正又は負の高電圧のことである。

保護回路の好ましい形態は、高電圧側の電源端子と低電圧側の電源端子との間にそれぞれＥＳＤ保護素子を有し、各ＥＳＤ保護素子と電極パッドとの間にそれぞれ電圧制御素子を備えているものである。

保護回路は電極パッドとは異なる領域に配置されていてもよいが、好ましい形態では保護回路は電極パッドの下側に配置されている。そして、保護回路が電極パッド下側に配置されている場合、ＥＳＤ保護素子と電圧制御素子は電極パッドの中心部を避け周辺部に配置されているのが好ましい。

ＥＳＤ保護素子は単一のＭＯＳトランジスタからなっていてもよく、並列接続された複数のＭＯＳトランジスタからなっていてもよい。
電圧制御素子はＥＳＤ保護素子よりもしきい値電圧が高くなっているが、そのために電圧制御素子のＭＯＳトランジスタはＥＳＤ保護素子よりもゲート絶縁膜が厚くなっているか、ゲート幅が大きくなっているか、又はゲート絶縁膜が厚くかつゲート幅も大きくなっている。

保護回路を半導体チップに配置する一方法は、保護回路が半導体チップの縁に沿って一直線上に配置され、分配配線がその一直線上で隣接する保護回路間に配置されているものである。

保護回路を半導体チップに配置する他の方法は、保護回路が半導体チップの縁に沿った平行な２つの直線に沿って千鳥状に配置され、分配配線が一直線上で隣接する２つの保護回路と、他の直線上にある斜め方向に隣接する２つの保護回路との間に配置されているものである。

本発明では、各電極パッドの保護回路がＥＳＤ保護素子と電圧制御素子を備え、ＥＳＤ保護素子と電圧制御素子との接続点が隣接する保護回路の対応するＥＳＤ保護素子と電圧制御素子との接続点に分配配線により接続されているようにしたので、ある電極パッドに過電圧が印加されたとき、その過電圧が隣接する保護回路に分配されるので、１つの電極パッドの保護回路に電界が集中することを避けることができ、保護回路のＭＯＳトランジスタを破壊から守ることができる。

そして、電圧制御素子がＥＳＤ保護素子よりも大きなしきい値電圧をもちＥＳＤ保護素子よりも過電圧側で導通するように接続されてＥＳＤ保護素子と電極パッドとの間に接続されているので、ある電極パッドに印加された過電圧がその電極パッドの電圧制御素子を経てＥＳＤ保護素子との接続点に流れると、そのＥＳＤ保護素子を経て電源端子に放出されるとともに、隣接する電極パッドの対応するＥＳＤ保護素子と電圧制御素子との接続点に分配され、過電圧が分配されたその保護回路のＥＳＤ保護素子を経て電源端子に放出される。その際、過電圧が分配された保護回路でも電極パッドとの間にＥＳＤ保護素子よりも過電圧側で導通するように接続された電圧制御素子が介在するので、分配された過電圧が電極パッドに流れることがなく、したがって過電圧が内部回路に印加されるのをより有効に阻止することができる。

保護回路として高電圧側の電源端子と低電圧側の電源端子との間にそれぞれＥＳＤ保護素子を有し、各ＥＳＤ保護素子と電極パッドとの間にそれぞれ電圧制御素子を備えている場合には、高電圧側の過電圧も低電圧側の過電圧もとものそれぞれの電源端子に放出することができる。
保護回路が電極パッドの下側に配置されている場合には、半導体チップ上で保護回路のための専用の領域が不要になり、チップ面積の縮小を図ることができる。

電極パッドにはウエハテストの際にテスト用のプローブ針が押し当てられて圧力がかけられるが、保護回路が電極パッド下側に配置されている場合にＥＳＤ保護素子と電圧制御素子を電極パッドの中心部を避けて周辺部に配置されているようにすれば、テスト用のプローブ針の圧力によってＥＳＤ保護素子や電圧制御素子が損傷を受けるのを防ぐことができる。

ＥＳＤ保護素子が並列接続された複数のＭＯＳトランジスタからなっている場合には、過電圧を電源端子に放出する際の抵抗が低下してＥＳＤ保護素子の破壊をより有効に防ぐことができる。

電圧制御素子のしきい値電圧をＥＳＤ保護素子よりもが大きくする方法として、電圧制御素子のＭＯＳトランジスタのゲート絶縁膜を厚くしたり、ゲート幅を大きくしたり、又はその両方の手段を施すことは製造過程で容易に実現できる方法である。

保護回路を半導体チップに配置する際、半導体チップの縁に沿って一直線上に配置する方法は設計が容易である。また保護回路を半導体チップの縁に沿って千鳥状に配置し、分配配線を一直線上で隣接する２つの保護回路と他の直線上にある斜め方向に隣接する２つの保護回路との間に配置するようにすれば、過電圧を隣接する４つの保護回路に分配することができ、過電圧に対する保護がより有効になる。

図１は本発明が対象にする半導体装置を概略的に表したものである。
半導体チップ２の中央部に内部回路４が配置され、内部回路４の外側で半導体チップ２の周辺部には内部回路４と電気的に接続され、外部と信号の授受を行う電極パッド６が配置されている。

図２は一実施例における電極パッドと保護回路の例を示したものである。この実施例は電極パッド６の下側で電極パッド６の領域内に保護回路が形成されたものを示しているが、本発明では保護回路は電極パッド６とは異なる領域に形成されているものも含む。

図２の実施例では３つの電極パッド６を示しているが、半導体装置にはさらに多数の電極パッド６が半導体チップの周辺部に沿って配置されている。各電極パッド６に関し、それぞれの保護回路が形成されている。

各保護回路は高電圧側の電源端子８と低電圧側の電源端子１０との間にそれぞれＥＳＤ保護素子１２，１４を備え、さらに各ＥＳＤ保護素子１２，１４と電極パッド６との間には電圧制御素子１６，１８を備えている。

まず、高電圧側の保護回路について示すと、ＥＳＤ保護素子１２と電圧制御素子１６はＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）からなり、ＥＳＤ保護素子１２と電圧制御素子１６が直列に接続され、ＥＳＤ保護素子１２のソースが電源端子８に接続され、電圧制御素子１６のドレインが電極パッド６に接続されている。ＥＳＤ保護素子１２と電圧制御素子１６のゲート電極はともに高電圧側（Ｖｃｃ）電源端子８に接続されている。

一方、低電圧側の保護回路はＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）からなるＥＳＤ保護素子１４と電圧制御素子１８が直列に接続されたものであり、ＥＳＤ保護素子１４のソースがグラウンド電源端子１０に接続され、電圧制御素子１８のドレインが電極パッド６に接続され、それぞれのゲート電極が電源端子１０に接続されている。

それぞれの電極パッド６について同じ構成の保護回路が形成され、それぞれの電極パッド６の下側に配置されている。各電極パッド６は内部回路４に接続されるとともに、各電極パッド６には外部のリード線が接続される。

各保護回路の高電圧側のＥＳＤ保護素子１２と電圧制御素子１６の接続点が隣接する保護回路の対応する接続点にメタル配線からなる分配配線に２０により接続されている。同様に低電圧側においても各保護回路の低電圧側のＥＳＤ保護素子１４と電圧制御素子１８の接続点が隣接する保護回路の対応する接続点にメタル配線からなる分配配線に２２により接続されている。

高電圧側の保護回路においては、電圧制御素子１６のＭＯＳトランジスタはＥＳＤ保護素子１２のＭＯＳトランジスタに対し、ゲート絶縁膜が厚くなっているか、ゲート幅が大きくなっているか、又はゲート絶縁膜が厚くかつゲート幅も大きくなっていることにより、しきい値電圧が高くなっている。同様に低電圧側の保護回路においても電圧制御素子１８のＭＯＳトランジスタはＥＳＤ保護素子１４のＭＯＳトランジスタに対し、ゲート絶縁膜が厚くなっているか、ゲート幅が大きくなっているか、又はゲート絶縁膜が厚くかつゲート幅も大きくなっていることにより、しきい値電圧が高くなっている。

図３は第２の実施例を表したものである。この実施例では、各電極パッド６に接続された保護回路は、ＥＳＤ保護素子が２つの同じＭＯＳトランジスタからなる並列回路となっている点で図２の実施例のものと異なる。すなわち、高電圧側の保護回路ではＥＳＤ保護素子が２つのＭＯＳトランジスタ１２ａと１２ｂの並列回路となっており、低電圧側の保護回路ではＥＳＤ保護素子が２つのＭＯＳトランジスタ１４ａと１４ｂの並列回路となっている。その結果、ＥＳＤ保護素子１２ａ，１２ｂ又は１４ａ，１４ｂを経て電源端子８又は１０に放出される電流の抵抗が半分となり、ＥＳＤ保護素子の破壊をより有効に防ぐことができる。

図２の実施例のレイアウトの具体的な例を図４とその断面図である図５，図６により説明する。ここではＰ型シリコン基板に半導体装置を形成した例を示す。図４は１つの電極パッドについての電極パッドと保護回路のＭＯＳトランジスタのレイアウトを示した平面図であり、図５はそのＡ−Ａ’線位置での断面図であり、図６はそのＢ−Ｂ’線位置での断面図である。

まず低電圧側の保護回路（図４では上側）を説明すると、図５のように、Ｐ型基板２４に形成されたＰ型ウエル２６ｐ内にＮＭＯＳトランジスタからなるＥＳＤ保護素子１４と電圧制御素子１８が形成されている。符号２８ｎ，３０ｎ，３２ｎで示される領域はウエル２６ｐ内に形成されたＮ型拡散層であり、拡散層２８ｎと３０ｎの間にはゲート酸化膜３４ｎを介してポリシリコンゲート電極３６ｎが形成されている。また拡散層３０ｎと３２ｎの間にはゲート酸化膜４０ｎを介してポリシリコンゲート電極３８ｎが形成されている。拡散層３０ｎはＥＳＤ保護素子１４のＭＯＳトランジスタと電圧制御素子１８のＭＯＳトランジスタで共通の拡散層となっている。ＥＳＤ保護素子１４と電圧制御素子１８はそれぞれＬＤＤ構造をなしており、チャネル領域側にはそれぞれの拡散層につながる低濃度拡散層２９ｎが形成されている。

ＥＳＤ保護素子１４と電圧制御素子１８のゲート電極３６ｎ，３８ｎ及びＥＳＤ保護素子１４のソース３２ｎはそれぞれのコンタクトホールを介して共通の１層目メタル配線４２ｎに接続され、メタル配線４２ｎはグラウンド電源端子である低電圧側電源端子に接続されている。

電圧制御素子１８のドレイン２８ｎはコンタクトホールを介して１層目メタル配線４４に接続され、そのメタル配線４４は多層メタル配線を介して最終的には最上層の電極パッド６に接続されている。多層配線はここではメタル配線層４６として描かれ、そのメタル配線層４６が電極パッド６と複数のスルーホール４８を介して接続されているように示されているが、実際にはメタル配線層４６は多層配線構造をなしている。

高電圧側の保護回路（図４では下側）の断面図は、図５の低電圧側の保護回路とは導電型が逆になるだけで同じ構造であり、図５の符号「ｎ」を「ｐ」を置き換えたものに相当している。すなわち、Ｐ型基板２４に形成されたＮ型ウエル２６ｎ内にＰＭＯＳトランジスタからなるＥＳＤ保護素子１２と電圧制御素子１６が形成されている。符号２８ｐ，３０ｐ，３２ｐで示される領域はウエル２６ｎ内に形成されたＰ型拡散層であり、拡散層２８ｐと３０ｐの間にはゲート酸化膜３４ｐを介してポリシリコンゲート電極３６ｐが形成されている。また拡散層３０ｐと３２ｐの間にはゲート酸化膜４０ｐを介してポリシリコンゲート電極３８ｐが形成されている。拡散層３０ｐはＥＳＤ保護素子１２のＭＯＳトランジスタと電圧制御素子１６のＭＯＳトランジスタで共通の拡散層となっている。ＥＳＤ保護素子１２と電圧制御素子１６はそれぞれＬＤＤ構造をなしており、チャネル領域側にはそれぞれの拡散層につながる低濃度拡散層２９ｐが形成されている。

ＥＳＤ保護素子１２と電圧制御素子１６のゲート電極３６ｐ，３８ｐ及びＥＳＤ保護素子１２のソース３２ｐはそれぞれのコンタクトホールを介して共通の１層目メタル配線４２ｐに接続され、メタル配線４２ｐはＶｃｃ電源端子である高電圧側電源端子に接続されている。
電圧制御素子１６のドレイン２８ｐはコンタクトホールを介して１層目メタル配線４４に接続されている。そのメタル配線４４は低電圧側の保護回路と共通のものである。

図６は図４のＢ−Ｂ’線位置での断面図であり、低電圧側の電圧制御素子１８のドレイン２８ｎと、高電圧側の電圧制御素子１６のドレイン２８ｐが接続されている状態を示している。ドレイン２８ｎと２８ｐを接続している１層目メタル配線４４はメタル配線４６とスルーホール４５，４７を介して最上層の電極パッド６に接続され、内部回路と外部のリード線に接続される。

図５に戻って説明すると、低電圧側の保護回路において電圧制御素子１８を構成するＭＯＳトランジスタはＥＳＤ保護素子１４を構成するＭＯＳトランジスタに比べて、ゲート酸化膜が厚くなっているか、もしくはゲート幅が広くなっているか、又はその両方であることによりしきい値電圧が高く設定されている。高電圧側の保護回路においても同様であり、電圧制御素子１６を構成するＭＯＳトランジスタはＥＳＤ保護素子１２を構成するＭＯＳトランジスタに比べて、ゲート酸化膜が厚くなっているか、もしくはゲート幅が広くなっているか、又はその両方であることによりしきい値電圧が高く設定されている。

また、電圧制御素子１６，１８を構成するＭＯＳトランジスタのドレイン２８ｐと２８ｎにおいて、メタル配線４４と接続されるコンタクトホールの位置は、他のＭＯＳトランジスタにおけるコンタクトホールの位置に比べてより大きく離されていることにより抵抗値が高くなり、高電圧に耐えるようになっている。

図４に戻って説明すると、電極パッド６の領域内で、低電圧側の保護回路は電極パッド領域の周辺部の図上で上側に配置され、高電圧側の保護回路は図上で下側に配置されており、電極パッド領域の中央部には保護回路のＭＯＳトランジスタは形成されていない。中央部はウエハテスト時に針が当てられて応力が働くために、中央部に保護回路のＭＯＳトランジスタを配置することを避けているのである。

低電圧側の保護回路のＥＳＤ保護素子１４と電圧制御素子１８のＭＯＳトランジスタの共通の拡散層３０ｎは分配配線となる１層目のメタル配線２２を介して隣接する低電圧側の保護回路の対応する拡散層３０ｎに接続されている。同様に高電圧側の保護回路においてもＥＳＤ保護素子１２と電圧制御素子１６のＭＯＳトランジスタの共通の拡散層３０ｐは分配配線となる１層目のメタル配線２０を介して隣接する高電圧側の保護回路の対応する拡散層３０ｐに接続されている。

最上層のメタル層により形成されているコンタクト６は同じ層のメタル配線５０を介して内部回路へ接続されている。
半導体装置を形成したウエハは、ウエハテストが完了した後、半導体チップごとに分離され、電極パッド６に外部と接続を行うワイヤボンディングが施される。

次に、この実施例の動作について図２に戻って説明する。
いま例えば、３つの電極パッド６の内の中央にある電極パッド６に接続されたリード線に電源電圧Ｖｃｃよりも高い過電圧の信号が入力されたとすると、その信号の電圧が（Ｖｃｃ＋電圧制御素子１６のしきい値電圧）よりも高いものであれば、その電極パッド６の電圧制御素子１６からＥＳＤ保護素子１２を経てＶｃｃ電源端子８へ放出されるとともに、隣接する両側の保護回路にも分配され、それぞれのＥＳＤ保護素子１２を経てＶｃｃ電源端子８へ放出される。このとき電圧制御素子１６はＥＳＤ１２よりもしきい値電圧が高くなるように設定されているため、その信号が隣接する電極パッドの保護回路において電圧制御素子１６を経て内部回路側へ流入することはない。

同様にして中央にある電極パッド６に入力された信号の電圧が（ＧＮＤ電位＋電圧制御素子１８のしきい値電圧（負））よりも低い場合は、その電極パッド６の電圧制御素子１８からＥＳＤ保護素子１４を経てＧＮＤ端子１０へ放出されるとともに、隣接する両側の保護回路にも分配され、それぞれのＥＳＤ保護素子１４を経てＧＮＤ端子１０へ放出される。このとき電圧制御素子１８はＥＳＤ１４よりもしきい値電圧が高く（負側）なるように設定されているため、その信号が隣接する電極パッド６の保護回路において電圧制御素子１８を経て内部回路側へ流入することはない。

図３の実施例ではＥＳＤ保護素子が並列回路になっているため、いっそう容易に電源端子へ放出される。図３の実施例の素子のレイアウトや断面構造は図示されていないが、図４から図６に示された実施例にさらにＥＳＤ保護素子が追加されるだけである。

図７と図８は電極パッド６のレイアウトの例を示したものであり、各電極パッド６の下側にそれぞれの保護回路が形成されている。
図７では、電極パッド６は半導体チップの縁に沿った平行な２つの直線に沿って千鳥状に配置されている。いま、電極パッド６ａに注目すると、電極パッド６ａにつながる分配配線２２，２４は一直線上で隣接する２つの保護回路６ｂ，６ｃと、他の直線上にある斜め方向に隣接する２つの保護回路６ｄ，６ｅとの間に配置されている。分配配線２２，２４は上記の実施例では高電圧側と低電圧側のそれぞれに設けられているが、図７及び次の図８のレイアウト図では簡略化して１本の線で示している。

いま、例えば電極パッド６ａに過電圧の信号が入力すると、その信号はその電極パッド６ａの保護回路の電圧制御素子及びＥＳＤ保護素子を経て電源端子に放出されるとともに、それが同じ直線上の左右に隣接する電極パッド６ｂ，６ｃの保護回路と他の直線上に配置された斜め方向にある２つの電極パッド６ｄ，６ｅの保護回路にそれぞれ分配され、それらの電極パッド６ｂ〜６ｅの保護回路のＥＳＤ保護素子を経て電源端子に放出される。

図８では、電極パッド６は半導体チップの縁に沿って一直線上に配置され、分配配線２２，２４はその一直線上で隣接する保護回路間に配置されている。この場合は１つの電極パッド６に過電圧の信号が入力すると、その信号はその電極パッド６の保護回路の電圧制御素子及びＥＳＤ保護素子を経て電源端子に放出されるとともに、それが一直線上の左右に隣接する電極パッド６，６の保護回路にそれぞれ分配され、それらの電極パッド６，６の保護回路のＥＳＤ保護素子を経て電源端子に放出される。

半導体チップのレイアウトを概略的に示す平面図である。一実施例の半導体装置における電極パッドと保護回路を示す回路図である。他の実施例の半導体装置における電極パッドと保護回路を示す回路図である。一実施例の半導体装置における１つの電極パッドとその保護回路の素子を示す平面図である。図４のＡ−Ａ'線位置における断面図である。図４のＢ−Ｂ'線位置における断面図である。一実施例の半導体装置における電極パッド配置を示す平面図である。他の実施例の半導体装置における電極パッド配置を示す平面図である。

符号の説明

２半導体チップ
６電極パッド
８高電圧側の電源端子
１０低電圧側の電源端子
１２，１２ａ，１２ｂ，１４，１４ａ，１４ｂＥＳＤ保護素子
１６，１８電圧制御素子
２０，２２分配配線

Claims

半導体チップの中央部に内部回路、周辺部に前記内部回路と接続された複数の電極パッドを備え、各電極パッドに保護回路を備えた半導体装置において、
前記保護回路が電極パッドに印加される過電圧の信号を電源端子に逃がすＥＳＤ保護素子、及びＥＳＤ保護素子よりも高いしきい値電圧をもち前記過電圧に起因してＥＳＤ保護素子が導通する電圧よりも高い電圧で導通するように接続されＥＳＤ保護素子と電極パッドとの間に接続された電圧制御素子を備え、
ＥＳＤ保護素子と電圧制御素子との接続点が隣接する保護回路の対応するＥＳＤ保護素子と電圧制御素子との接続点に分配配線により接続されていることを特徴とする半導体装置。
前記保護回路は、高電圧側の電源端子と低電圧側の電源端子との間にそれぞれＥＳＤ保護素子を有し、
各ＥＳＤ保護素子と電極パッドとの間にそれぞれ前記電圧制御素子を備えている請求項１に記載の半導体装置。
前記保護回路は電極パッドの下側に配置されている請求項１又は２に記載の半導体装置。
前記ＥＳＤ保護素子と電圧制御素子は電極パッドの中心部を避け周辺部に配置されている請求項３に記載の半導体装置。
前記ＥＳＤ保護素子は単一のＭＯＳトランジスタからなる請求項１から４のいずれかに記載の半導体装置。
ＥＳＤ保護素子は並列接続された複数のＭＯＳトランジスタからなる請求項１から４のいずれかに記載の半導体装置。
電圧制御素子はＥＳＤ保護素子よりもゲート絶縁膜が厚くなっているか、ゲート幅が大きくなっているか、又はゲート絶縁膜が厚くかつゲート幅も大きくなっていることにより、しきい値電圧がＥＳＤ保護素子よりも高くなっている請求項１から６のいずれかに記載の半導体装置。
前記保護回路は半導体チップの縁に沿って一直線上に配置され、前記分配配線はその一直線上で隣接する保護回路間に配置されている請求項１から７のいずれかに記載の半導体装置。
前記保護回路は半導体チップの縁に沿った平行な２つの直線に沿って千鳥状に配置され、前記分配配線は一直線上で隣接する２つの保護回路と、他の直線上にある斜め方向に隣接する２つの保護回路との間に配置されている請求項１から７のいずれかに記載の半導体装置。