JP2008021852A - 半導体装置 - Google Patents

Abstract

【課題】 端子に静電気が印加されたときに、静電気の電荷を複数の保護素子に均等に分散させる。
【解決手段】 保護ＭＯＳトランジスタＰＭ２には、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が等間隔に並列配置されている。端子Ｐａｄ側の内部回路側配線ＮＨＬは、第１の分岐部で左右対称に分岐長Ｌ１で２分岐される。２分岐された左側の内部回路側配線ＮＨＬは、第２の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１１と保護ＭＯＳトランジスタユニットＵＮ１２に接続されている。２分岐された右側の内部回路側配線ＮＨＬは、第３の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１３と保護ＭＯＳトランジスタユニットＵＮ１４に接続されている。端子Ｐａｄから保護ＭＯＳトランジスタユニットＵＮ１１乃至１４のドレインまでの配線長は、保護ダイオードユニットＵＮ１１乃至１４とも略同一な値である。
【選択図】 図２

Description

本発明は、内部素子或いは内部回路を静電気放電（ＥＳＤ：Electro Static Discharge）から保護するＥＳＤ保護素子の配置に関する。

半導体装置には、入力端子や出力端子などに印加される静電気から、内部のトランジスタや回路を保護する静電保護素子や静電保護回路が設けられている。静電保護素子や静電保護回路は、ダイオード、抵抗、トランジスタなどを用いて形成されている。

近年、半導体素子の微細化の進展に伴い、半導体素子或いは回路のＥＳＤ耐量が低下している。このため、要求されるＥＳＤ耐量レベルを満足するために複数の保護素子を並列接続して静電気の電荷を分散させる方法が採用されている。この方法は、要求されるＥＳＤ耐量レベルが高い車載用半導体装置やインバータ用半導体装置などの分野では特に有効となる（例えば、特許文献１参照。）。

特許文献１などに記載されている複数の保護素子では、端子を中心とし、且つ半導体装置の辺に垂直な直線に対して対称にとなるように、２つの保護抵抗、２つの保護回路、及びそれらの間を接続する金属配線を、端子と内部回路との間に配置している。このため、端子から入力される静電気を均等に１／２に分散することが可能となる。

ところが、Ｎｃｈ ＭＯＳトランジスタ及びＰｃｈ ＭＯＳトランジスタから各々構成される２つの保護回路を、完全に対称配置することは容易ではない。更に、端子を中心として、例えば４つ以上の保護回路を対称配置するのは困難になるという問題点がある。
特開平９−２２９４８号公報

本発明は、端子に静電気が印加されたときに、複数の保護素子に静電気の電荷を均等に分散させることのできる半導体装置を提供することにある。

本発明の一態様の半導体装置は、端子と、２^ｎ個（ただし、ｎは２以上の整数）の保護素子ユニットから構成される保護素子と、前記端子側から順次２分岐され、前記端子と前記保護素子ユニットとをそれぞれ接続する配線とを具備することを特徴とする。

本発明によれば、端子に静電気が印加されたときに、複数の保護素子に静電気の電荷を均等に分散させることのできる半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す回路図、図２は低電位側電源側に設けられた保護ＭＯＳトランジスタを示す平面図、図３は低電位側電源側に設けられた保護ＭＯＳトランジスタユニットを示す平面図、図４は図２のＡ−Ａ線に沿う断面図である。本実施例では、静電気が印加されたときに、内部回路をサージ破壊から防止するために複数の保護ＭＯＳトランジスタユニットから構成される保護ＭＯＳトランジスタが高電位側電源側及び低電位側電源側に、それぞれ設けられている。

図１に示すように、半導体装置２０には、内部回路１０、保護ＭＯＳトランジスタＰＭ１、保護ＭＯＳトランジスタＰＭ２、端子Ｐａｄ、高電位側電源端子Ｐｖｄｄ、及び低電位側電源端子Ｐｖｓｓが設けられている。

ここで、端子Ｐａｄが、例えば入力端子の場合、通常動作時に入力端子から入力された入力信号は、内部回路１０で信号処理され、その信号が図示しない出力部に入力され、ドライブされた信号が出力信号として図示しない出力端子に出力される。端子Ｐａｄに静電気（サージ）が印加されたとき、保護ＭＯＳトランジスタＰＭ１及びＰＭ２は内部回路１０の劣化或いは破壊を防止する。なお、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間には図示しないＥＳＤ保護素子が設けられ、静電気（サージ）が印加されたときに高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間の短絡を防止する。

高電位側電源端子Ｐｖｄｄは、外部電源が供給され、高電位側電源Ｖｄｄに接続されている。低電位側電源端子Ｐｖｓｓは、図示しない半導体装置２０の接地に接続され、接地電位としての低電位側電源Ｖｓｓに接続されている。

保護ＭＯＳトランジスタＰＭ１には、同一ＥＳＤ耐量を有する保護ＭＯＳトランジスタとしての保護ＭＯＳトランジスタユニットＵＮ１乃至４が４個並列配置されている。Ｐｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタＵＮ１乃至４は、ソース及びゲートが高電位側電源Ｖｄｄに接続され、ドレインが端子Ｐａｄ及び内部回路１０に接続されている。

保護ＭＯＳトランジスタＰＭ２には、同一ＥＳＤ耐量を有する保護ＭＯＳトランジスタとしての保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が４個並列配置されている。Ｎｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタＵＮ１１乃至１４は、ソース及びゲートが低電位側電源Ｖｓｓに接続され、ドレインが端子Ｐａｄ及び内部回路１０に接続されている。

図２に示すように、保護ＭＯＳトランジスタＰＭ２には、半導体基板上に同一形状を有する保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が図中の横方向に、等間隔に並列配置されている。

端子Ｐａｄ側の内部回路側配線ＮＨＬは、第１の分岐部で左右対称（図中のＸ方向に対して）に分岐長Ｌ１で２分岐される。２分岐された左側の内部回路側配線ＮＨＬは、第２の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１１と保護ＭＯＳトランジスタユニットＵＮ１２に接続（ドレイン側に）されている。

２分岐された右側の内部回路側配線ＮＨＬは、第３の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１３と保護ＭＯＳトランジスタユニットＵＮ１４に接続（ドレイン側に）されている。２分岐された左側の内部回路側配線ＮＨＬの保護ＭＯＳトランジスタユニットＵＮ１２側と２分岐された右側の内部回路側配線ＮＨＬの保護ＭＯＳトランジスタユニットＵＮ１３側とは配線で接続され、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４は配線で電気的に接続され、保護ＭＯＳトランジスタユニットＵＮ１４の右側が内部回路１０に接続される。

低電位側電源側配線ＳＨＬは、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４のソース側に接続され、Ｐ^＋コンタクトＰ^＋Ｃを介して半導体基板側に接続され、低電位側電源Ｖｓｓに接続される。

ここで、端子Ｐａｄから保護ＭＯＳトランジスタユニットＵＮ１１乃至１４のドレインまでの配線長は、保護ダイオードユニットＵＮ１１乃至１４とも略同一な値に形成されているので、略同一の配線抵抗値を有することとなる。

図３に示すように、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４は、中央部に拡散領域ＳＤＧが設けられている。拡散領域ＳＤＧの上部にドレイン領域が設けられ、拡散領域ＳＤＧの中央部にゲート領域が設けられ、拡散領域ＳＤＧの下部にソース領域が設けられている。ドレイン領域の内部にはドレインコンタクトＤＣが設けられ、拡散領域ＳＤＧから延在するフィールド上のゲート電極ＧＡＴＥの内部にはゲートコンタクトＧＣが設けられ、ソース領域の内部にはソースコンタクトＳＣが設けられている。

ここでは、ドレインコンタクトＤＣ、ゲートコンタクトＧＣ、及びソースコンタクトＳＣをそれぞれ１つのコンタクトで形成しているが、複数のコンタクトで形成してもよい。

斜線で図示する内部回路側配線ＮＨＬは、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４の上部にドレインコンタクトＤＣをおおうように設けられている。斜線で図示する低電位側電源側配線ＳＨＬは、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４の下部にゲートコンタクト及びソースコンタクトＳＣをおおうように設けられている（ゲートとソースが同電位になるように配線で接続）。

図４に示すように、保護ＭＯＳトランジスタＰＭ２のドレインコンタクト部分では、Ｐ型半導体基板１上にＮ^＋層Ｎ^＋１乃至４がそれぞれ同一幅で、等間隔に形成されている。Ｎ^＋層Ｎ^＋１乃至４は、同一条件で形成、例えば、Ｐ（リン）イオン注入と高温熱処理工程により形成される。

ドレインコンタクトＤＣは、Ｐ型半導体基板１の表面（第１主面）の形成された絶縁膜２を選択的にエッチング開口されたものである。分岐部中央とドレインコンタクト間距離Ｌｃｄは、第２の分岐部と第３の分岐部で同一に設けられている。

ここで、内部回路側配線長を端子Ｐａｄ側から分岐するにつれて、例えば、順次１／２ずつ縮小してもよい。この場合、保護ＭＯＳトランジスタユニットのＥＳＤ耐量を低下させずに保護ＭＯＳトランジスタ及び配線の占有領域を縮小化することが可能となる。

また、高電位側電源側に設けられた保護ＭＯＳトランジスタＰＭ１の平面図及び断面図を省略しているが、保護ＭＯＳトランジスタＰＭ１の場合、端子Ｐａｄ側の内部回路側配線が分岐され、保護ＭＯＳトランジスタユニットＵＮ１乃至４が分岐中央部に対して左右対称に等間隔で配置され、分岐後の内部回路側配線の長さ及び幅はそれぞれ等しく形成される。即ち、サージが印加される側の配線及びコンタクトは、保護ＭＯＳトランジスタＰＭ２と同様に同一構造に形成される。保護ＭＯＳトランジスタＰＭ１では、例えば、Ｐ型半導体基板１上に設けられたＮウエル層がバックゲート及び高電位側電源Ｖｄｄとなり、Ｎウエル層上に設けられたＰ^＋層がソース及びドレインとなる。端子ＰａｄからＰ^＋層のドレインコンタクトまでの内部回路側配線抵抗は、保護ＭＯＳトランジスタユニットＵＮ１乃至４とも略同一な値に形成される。

次に、端子に静電気が印加されたときの保護ＭＯＳトランジスタの動作について図５を参照して説明する。図５はサージ電圧に対するサージ電流特性を示す図、図中の実線（ａ）は本実施例の特性を示し、破線（ｂ）は従来の特性を示す。ここで、従来の保護ＭＯＳトランジスタでは端子と保護ＭＯＳトランジスタユニットの間を接続する内部回路側配線の長さが異なる（内部回路側配線抵抗が異なる）。

図５に示すように、本実施例では、静電気が端子Ｐａｄと低電位側電源端子Ｐｖｓｓの間に印加（端子Ｐａｄが（＋））されると、端子ＰａｄとドレインコンタクトＤＣまでの内部回路側配線の抵抗値が保護ＭＯＳトランジスタユニットＵＮ１１乃至１４では略同一であるので、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が同時動作する。具体的には、まず、静電気が印加されると比較的電流レベルの小さなサージ電流がほぼ直線的に流れ始める。次に、電流内部回路１０の素子破壊電圧よりも低い電圧で保護ＭＯＳトランジスタユニットＵＮ１１乃至１４がブレークダウン（ブレークダウン電圧Ｖｂ１で）し、P型半導体基板１側にサージ電流が流れ、電流レベルは増加するがサージ電圧は比較的低電圧のホールド電圧Ｖｈ１まで低下する。続いて、配線抵抗としてのスナップバック特性の傾きＲｏｎ１にしたがって、サージ電圧とともにサージ電流が増加する。このため、保護ＭＯＳトランジスタＰＭ２は高いＥＳＤ耐量を有することとなる。なお、サージ電流が所定の値以上になると保護ＭＯＳトランジスタ或いは内部回路１０の素子が劣化又は破壊される。

一方、従来では、静電気が端子Ｐａｄと低電位側電源端子Ｐｖｓｓの間に印加（端子Ｐａｄが（＋））されると、端子Ｐａｄとドレインコンタクトまでの内部回路側配線の抵抗値が複数の保護ＭＯＳトランジスタユニットでそれぞれ異なるので、保護ＭＯＳトランジスタユニットが順次動作する。具体的には、まず、静電気が印加されると比較的電流レベルの小さなサージ電流が流れ始める。次に、内部回路の素子破壊電圧よりも低い電圧で、例えば、内部回路側配線の抵抗値が一番小さい保護ＭＯＳトランジスタユニットがブレークダウン（ブレークダウン電圧Ｖｂ１で）し、半導体基板側にサージ電流が流れ、電流レベルは増加するがサージ電圧は比較的低電圧のホールド電圧Ｖｈ２まで低下する。配線抵抗としてのスナップバック特性の傾きＲｏｎ２（Ｒｏｎ１＜Ｒｏｎ２）にしたがって、サージ電圧とともにサージ電流が増加する。続いて、例えば、内部回路側配線の抵抗値が２番目に小さい保護ＭＯＳトランジスタがブレークダウン（ブレークダウン電圧Ｖｂ２で）し、半導体基板側にサージ電流が流れ、電流レベルは増加するがサージ電圧は比較的低電圧のホールド電圧Ｖｈ３まで低下する。配線抵抗としてのスナップバック特性の傾きＲｏｎ３（Ｒｏｎ１＜Ｒｏｎ３）にしたがって、サージ電圧とともにサージ電流が増加する。このとき、サージ電圧が内部回路の素子破壊電圧よりも上昇するので内部回路の素子が劣化或いは破壊される。サージ電流が所定の値以下で、且つ高いサージ電圧で保護ＭＯＳトランジスタ或いは内部回路１０の素子が劣化又は破壊されるので、保護ＭＯＳトランジスタは低いＥＳＤ耐量を有することとなる。

なお、静電気が高電位側電源端子Ｐｖｄｄと端子Ｐａｄの間に印加された場合、保護ＭＯＳトランジスタＰＭ２と同様に、保護ＭＯＳトランジスタＰＭ１は保護ＭＯＳトランジスタユニットＵＮ１乃至４が同時動作するので、保護ＭＯＳトランジスタＰＭ１は高いＥＳＤ耐量を有することとなる。

上述したように、本実施例の半導体装置では、内部回路１０、保護ＭＯＳトランジスタＰＭ１、保護ＭＯＳトランジスタＰＭ２、端子Ｐａｄ、高電位側電源端子Ｐｖｄｄ、及び低電位側電源端子Ｐｖｓｓが設けられている。ＥＳＤ保護素子としての保護ＭＯＳトランジスタＰＭ２には、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が等間隔に並列配置されている。保護ＭＯＳトランジスタユニットＵＮ１１乃至１４のドレインコンタクトＤＣは、同一形状を有し、ドレイン領域内に同一位置に配置されている。端子Ｐａｄ側の内部回路側配線ＮＨＬは、第１の分岐部で左右対称に分岐長Ｌ１で２分岐される。２分岐された左側の内部回路側配線ＮＨＬは第２の分岐部で左右対称に２分岐され、２分岐された右側の内部回路側配線ＮＨＬは第３の分岐部で左右対称に２分岐され、それぞれドレインコンタクトＤＣに接続される。端子ＰａｄからドレインコンタクトＤＣまでの内部回路側配線長は、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４とも略同一な値に形成されているので、略同一の配線抵抗値を有することとなる。

したがって、静電気が端子Ｐａｄと低電位側電源端子Ｐｖｓｓの間に印加（端子Ｐａｄが（＋））された場合、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が同時動作するので、内部回路や内部素子を従来よりも高いＥＳＤ耐量で保護することができる。また、ＥＳＤ耐量を低下せずに、内部回路側配線幅を端子側から分岐するにつれて順次縮小することができるので保護ダイオード及び配線の占有面積を縮小化することができる。

なお、本実施例では、内部回路１０の静電破壊防止用として高電位側電源Ｖｄｄ側にゲートがソースに接続されたＰｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタＰＭ１を設け、低電位側電源Ｖｓｓ側にゲートがソースに接続されたＮｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタＰＭ２を設けているが、必ずしもこの構造の保護ＭＯＳトランジスタに限定されるものではない。例えば、高電位側電源Ｖｄｄ側にゲートがドレインに接続されたＰｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタを設け、低電位側電源Ｖｓｓ側にゲートがドレインに接続されたＮｃｈ ＭＯＳトランジスタから構成される保護ＭＯＳトランジスタを設けてもよい。そして、端子Ｐａｄから保護ＭＯＳトランジスタユニットのコンタクトまでの配線の抵抗値を略同一に形成しているが、更に配線容量を略同一に形成するのが好ましい。

次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図６は半導体装置を示す回路図、図７は低電位側電源側に設けられた多層配線構造の保護ダイオードを示す平面図、図８は図７のＢ−Ｂ線に沿う断面図、図９は図７のＣ−Ｃ線に沿う断面図である。本実施例では、ＥＳＤ保護素子に保護ダイオードを用い、第１の分岐部を多層配線構造にしている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図６に示すように、半導体装置２０ａには、内部回路１０、保護ダーオードＰＤ１、保護ダイオードＰＤ２、端子Ｐａｄ、高電位側電源端子Ｐｖｄｄ、及び低電位側電源端子Ｐｖｓｓが設けられている。

ここで、端子Ｐａｄが、例えば入力端子の場合、通常動作時に入力端子から入力された入力信号は、内部回路１０で信号処理され、その信号が図示しない出力部に入力され、ドライブされた信号が出力信号として図示しない出力端子に出力される。端子Ｐａｄに静電気（サージ）が印加されたとき、保護ダイオードＰＤ１及びＰＤ２は内部回路１０の劣化或いは破壊を防止する。

保護ダイオードＰＤ１には、同一ＥＳＤ耐量を有する保護ダイオードとしての保護ダイオードユニットＵＮ１ａ乃至４ａが４個並列配置されている。保護ダイオードユニットＵＮ１ａ乃至４ａは、カソードが高電位側電源Ｖｄｄに接続され、アノードが端子Ｐａｄ及び内部回路１０に接続されている。保護ダイオードＰＤ２には、同一ＥＳＤ耐量を有する保護ダイオードとしての保護ダイオードユニットＵＮ１１ａ乃至１４ａが４個並列配置されている。保護ダイオードユニットＵＮ１１ａ乃至１４ａは、カソードが端子Ｐａｄ及び内部回路１０に接続され、アノードが低電位側電源Ｖｓｓに接続されている。

図７に示すように、保護ダイオードＰＤ２には、Ｐ領域（Ｐサブ）Ｐｓ上に同一形状を有する保護ダイオードユニットＵＮ１１ａ乃至１４ａが等間隔に並列配置されている。保護ダイオードユニットＵＮ１１ａ乃至１４ａのカソードとしてのＮ^＋層Ｎ^＋１乃至４は、同一形状を有し、Ｐ領域（Ｐサブ）Ｐｓ内に等間隔に並列配置されている。保護ダイオードユニットＵＮ１１ａ乃至１４ａのカソードコンタクトとしてのＮ^＋コンタクトＮ^＋Ｃは、同一形状を有し、保護ダイオードユニットＵＮ１１ａ乃至１４ａ中にそれぞれ３個ずつ等間隔に並列配置されている。保護ダイオードユニットＵＮ１１ａ乃至１４ａのアノードコンタクトであるＰ^＋コンタクトＰ^＋Ｃは、同一形状を有し、それぞれ２個ずつ等間隔に並列配置されている。

端子Ｐａｄ側のカソード側配線（２層目配線）ＫＨＬ２は、第１の分岐部で左右対称に２分岐される。２分岐されたカソード側配線（２層目配線）ＫＨＬ２はビアＶ１を介して長さが同一な左右のカソード側配線（１層目配線）ＫＨＬ１に接続される。左側のカソード側配線（１層目配線）ＫＨＬ１は、第２の分岐部で左右対称に２分岐され、Ｎ^＋層Ｎ^＋１及びＮ^＋２のＮ^＋コンタクトＮ^＋Ｃに接続される。右側のカソード側配線（１層目配線）ＫＨＬ１は、第３の分岐部で左右対称に２分岐され、Ｎ^＋層Ｎ^＋３及びＮ^＋４のＮ^＋コンタクトＮ^＋Ｃに接続される。ここで、端子ＰａｄからＮ^＋コンタクトＮ^＋Ｃまでのカソード側配線長は、保護ダイオードユニットＵＮ１１ａ乃至１４ａとも略同一な値に形成されているので、略同一の配線抵抗値を有することとなる。

ここで、カソード側（端子Ｐａｄ側）から入力される静電気は、第１の分岐部で均等に２分割されるので、図中縦方向のカソード側配線（１層目配線）ＫＨＬ１の配線幅を、図中縦方向のカノード側配線（２層目配線）ＫＨＬ２の配線幅よりも狭くすることが可能となる。即ち、図中の保護ダイオードＰＤ２の横方向寸法を狭くすることが可能となる。

図８に示すように、保護ダイオードＰＤ２の第１の分岐部分では、絶縁膜２表面（第１主面）に第１の分岐中央部に対して分岐中央部とカソード側配線間距離Ｌｃｋだけ離間し、左右に同一長さ（分岐長Ｌ１２−Ｌｃｋ）のカソード側配線（１層目配線）ＫＨＬ１が選択的に形成されている。カソード側配線（１層目配線）ＫＨＬ１表面（第１主面）に第１の分岐中央部に対して分岐中央部とビア間距離Ｌｃｖだけ離間し、左右にビアＶ１が選択的に形成され、その周囲には絶縁膜３が形成されている。２つビアＶ１上には、ビアＶ１を接続するカソード側配線（２層目配線）ＫＨＬ２が分岐中央部に対して左右に分岐長Ｌ１１だけ選択的に形成されている。

図９に示すように、保護ダイオードＰＤ２のＮ^＋コンタクトＮ^＋Ｃ部分では、Ｐ型半導体基板１上にＮ^＋層Ｎ^＋１乃至４がそれぞれ同一幅で、等間隔に形成されている。Ｎ^＋層Ｎ^＋１乃至４は、同一条件で形成、例えば、Ｐ（リン）イオン注入と高温熱処理工程により形成される。

Ｎ^＋コンタクトＮ^＋Ｃは、Ｐ型半導体基板１の表面（第１主面）の形成された絶縁膜２を選択的にエッチング開口されたもので、コンタクト幅Ｗｃ、Ｎ^＋コンタクト間余裕Ｓｃｃ、及び分岐中央部とＮ^＋コンタクト間距離Ｌｃｃを有し、保護ダイオードユニット内に３個ずつ設けられている。

第２の分岐部及び第３の分岐部で分岐されたカソード側配線ＫＨＬは、分岐中央部から分岐長Ｌ１３まで形成され、第２の分岐部及び第３の分岐部で左右対称に配置されている。

ここで、カソード側配線長を端子Ｐａｄ側から分岐するにつれて、例えば、順次１／２ずつ縮小してもよい。この場合、保護ダイオードユニットのＥＳＤ耐量を低下させずに保護ダイオード及び配線の占有領域を縮小化することが可能となる。

また、高電位側電源側に設けられた保護ダイオードＰＤ１の平面図及び断面図を省略しているが、保護ダイオードＰＤ１の場合、端子Ｐａｄ側のアノード側配線が分岐され、保護ダイオードユニットＵＮ１ａ乃至４ａが分岐中央部に対して左右対称に等間隔で配置され、分岐後のアノード側配線の長さ及び幅はそれぞれ等しく形成される。即ち、サージが印加される側の配線及びコンタクトは、保護ダイオードＰＤ２と同様に同一構造に形成される。保護ダイオードＰＤ１では、例えば、Ｐ型半導体基板１上に設けられたＮウエル層がカソードとなり、Ｎウエル層上に設けられたＰ^＋層がアノードとなる。端子ＰａｄからＰ^＋層のコンタクトまでのアノード側配線抵抗は、保護ダイオードユニットＵＮ１ａ乃至４ａとも略同一な値に形成される。

上述したように、本実施例の半導体装置では、ＥＳＤ保護素子としての保護ダイオードＰＤ２には、保護ダイオードユニットＵＮ１１ａ乃至１４ａが等間隔に並列配置されている。保護ダイオードユニットＵＮ１１ａ乃至１４ａのカソードとしてのＮ^＋層Ｎ^＋１乃至４は、同一形状を有し、Ｐ領域（Ｐサブ）Ｐｓ内に等間隔に並列配置されている。端子Ｐａｄ側のカソード側配線ＫＨＬ２（２層目配線）は、第１の分岐部で左右対称に分岐長Ｌ１１で２分岐される。２分岐されたカソード側配線（２層目配線）ＫＨＬ２はビアＶ１を介して長さが同一な左右のカソード側配線（１層目配線）ＫＨＬ１に接続される。左側のカソード側配線（１層目配線）ＫＨＬ１は、第２の分岐部で左右対称に２分岐され、右側のカソード側配線（１層目配線）ＫＨＬ１は、第３の分岐部で左右対称に２分岐され、それぞれＮ^＋コンタクトＮ^＋Ｃに接続される。端子ＰａｄからＮ^＋コンタクトＮ^＋Ｃまでのカソード側配線長は、保護ダイオードユニットＵＮ１１ａ乃至１４ａとも略同一な値に形成されているので、略同一の配線抵抗値を有することとなる。

したがって、静電気が端子Ｐａｄと低電位側電源端子Ｐｖｓｓの間に印加（端子Ｐａｄが（＋））された場合、保護ダイオードユニットＵＮ１１ａ乃至１４ａが同時動作するので、内部回路や内部素子を従来よりも高いＥＳＤ耐量で保護することができる。また、端子Ｐａｄと保護ダイオードユニットの間を多層配線を用いて接続しているので、実施例１よりもレイアウト設計の自由度を向上させることができる。更に、ＥＳＤ耐量を低下せずに、カソード配線幅を端子側から分岐するにつれて順次縮小することができるので保護ダイオード及び配線の占有面積を縮小化することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例２では、内部回路１０の静電破壊防止用として保護ダイオードＰＤ１及びＰＤ２を設けているが、内部回路１０の代わりに内部素子の静電破壊防止用として保護ダイオードＰＤ１及びＰＤ２を設けてもよい。また、内部回路１０と保護ダイオードＰＤ１のアノード側及び保護ダイオードＰＤ２のカソード側の間に保護抵抗を設けてもよい。そして、端子Ｐａｄから保護ダイオードユニットのコンタクトまでの配線の抵抗値を略同一に形成しているが、更に配線容量を略同一に形成するのが好ましい。そして、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間の短絡防止用として、配線抵抗値が略同一な保護ダイオードユニットを複数備える保護ダイオードを用いてもよい。

実施例ではＥＳＤ保護素子にＭＯＳトランジスタやダイオードを用いているが、ベース接地のバイポーラトランジスタ、或いはサイリスタなどを適用してもよい。また、端子側の配線を２分岐にしているが、ｎ分岐（ｎは３以上の整数）にして、端子と保護素子ユニットのコンタクトまでの配線の抵抗値を同一に設定してもよい。更に、シリコンデバイスばかりでなく、化合物デバイス、例えば、ＧａＡｓ系のＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)やＳｉＣ系のＭＯＳトランジスタなどから構成される半導体装置にも適用できる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 端子と、複数個の保護素子ユニットから構成される保護素子と、前記端子側から順次ｎ分岐（ただし、ｎは２以上の整数）され、前記端子と前記保護素子ユニットとをそれぞれ接続する配線とを具備し、前記端子と前記保護素子ユニットを接続する前記配線の抵抗値はそれぞれ略同一に設けられている半導体装置。

（付記２） 前記保護素子ユニット及び配線は、前記端子側の最初のｎ分岐点の前記配線中央部に対して対称に配置されている付記１記載の半導体装置。

（付記３） 前記配線は、ｎ分岐前の配線幅よりもｎ分岐後の配線幅の方が狭い付記１或いは２記載の半導体装置。

（付記４） 前記保護素子は、ダイオード、ゲート接地ＭＯＳトランジスタ、ベース接地のバイポーラトランジスタ、或いはサイリスタから構成されている付記１乃至３のいずれかに記載の半導体装置。

（付記５） 高電位側電源に接続される高電位側電源端子と、低電位側電源に接続される低電位側電源端子と、入力信号或いは出力信号を出力する端子と、前記高電位側電源側と前記端子側の間に設けられ、２^ｎ個（ただし、ｎは２以上の整数）の第１の保護素子ユニットから構成される第１の保護素子と、前記端子側と前記低電位側電源側の間に設けられ、２^ｎ個（ただし、ｎは２以上の整数）の第２の保護素子ユニットから構成される第２の保護素子と、前記端子側から順次２分岐され、前記端子側と前記第１の保護素子ユニットとをそれぞれ接続する第１の配線と、前記端子側から順次２分岐され、前記端子側と前記第２の保護素子ユニットとをそれぞれ接続する第２の配線とを具備し、前記端子と前記第１の保護素子ユニットを接続する前記第１の配線の抵抗値はそれぞれ略同一に設けられ、前記端子と前記第２の保護素子ユニットを接続する前記第２の配線の抵抗値はそれぞれ略同一に設けられている半導体装置。

本発明の実施例１に係る半導体装置を示す回路図。 本発明の実施例１に係る低電位側電源側に設けられた保護ＭＯＳトランジスタを示す平面図。 本発明の実施例１に係る低電位側電源側に設けられた保護ＭＯＳトランジスタユニットを示す平面図。 図２のＡ−Ａ線に沿う断面図。 本発明の実施例１に係るサージ電圧に対するサージ電流特性を示す図。 本発明の実施例２に係る半導体装置を示す回路図。 本発明の実施例２に係る低電位側電源側に設けられた多層配線構造の保護ダイオードを示す平面図。 図７のＢ−Ｂ線に沿う断面図。 図７のＣ−Ｃ線に沿う断面図。

符号の説明

１ 半導体基板
２、３ 絶縁膜
１０ 内部回路
２０、２０ａ 半導体装置
ＡＨＬ１ アノード側配線（１層目配線）
ＤＣ ドレインコンタクト
ＧＡＴＥ ゲート電極
ＧＣ ゲートコンタクト
ＫＨＬ１ カソード側配線（１層目配線）
ＫＨＬ２ カソード側配線（２層目配線）
Ｌ１、Ｌ１１、Ｌ１２、Ｌ１３ 分岐長
Ｌｃｃ 分岐中央部とＮ^＋コンタクト間距離
Ｌｃｄ 分岐中央部とドレインコンタクト間距離
Ｌｃｋ 分岐中央部とカソード側配線間距離
Ｌｃｖ 分岐中央部とビア間距離
ＮＨＬ 内部回路側配線
Ｎ^＋１〜４ Ｎ^＋層
Ｎ^＋Ｃ Ｎ^＋コンタクト
Ｐａｄ 端子
ＰＤ１、ＰＤ２ 保護ダイオード
ＰＭ１、ＰＭ２ 保護ＭＯＳトランジスタ
Ｐｓ Ｐ領域（Ｐサブ）
Ｐｖｄｄ 高電位側電源端子
Ｐｖｓｓ 低電位側電源端子
Ｐ^＋Ｃ Ｐ^＋コンタクト
Ｒｏｎ１〜３ スナップバック特性の傾き
ＵＮ１〜４、ＵＮ１１〜１４ 保護ＭＯＳトランジスタユニット
ＵＮ１ａ〜４ａ、ＵＮ１１ａ〜１４ａ 保護ダイオードユニット
ＳＣ ソースコンタクト
Ｓｃｃ Ｎ^＋コンタクト間余裕
ＳＤＧ 拡散領域
ＳＨＬ 低電位側電源側配線
Ｖ１ ビア
Ｖｂ１、Ｖｂ２ ブレークダウン電圧
Ｖｄｄ 高電位側電源
Ｖｈ１〜３ ホールド電圧
Ｖｓｓ 低電位側電源
Ｗｃ コンタクト幅

Claims (5)

1. 端子と、
   ２^ｎ個（ただし、ｎは２以上の整数）の保護素子ユニットから構成される保護素子と、
   前記端子側から順次２分岐され、前記端子と前記保護素子ユニットとをそれぞれ接続する配線と、
   を具備することを特徴とする半導体装置。
2. 前記保護素子ユニット及び前記配線は、前記端子側の最初の２分岐点の前記配線中央部に対して対称に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記配線は、２分岐前の配線幅よりも２分岐後の配線幅の方が狭いことを特徴とする請求項１或いは２に記載の半導体装置。
4. 前記保護素子は、ダイオード、ゲート接地ＭＯＳトランジスタ、ベース接地のバイポーラトランジスタ、抵抗、或いはサイリスタから構成されているとを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記端子と前記保護素子ユニットを接続する前記配線の抵抗値はそれぞれ略同一に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

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