JP2006093609A - 半導体集積回路 - Google Patents
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Abstract
【課題】 電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。
【解決手段】 第1導電型(p型)の半導体基板5と、それぞれ隣接して半導体基板5の表面に配置された第2導電型(n型)の第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及びp型+の基板コンタクト領域208と、第1半導体領域201上に集積化された第1保護用トランジスタTr1と、第2半導体領域101及び第3半導体領域102上にそれぞれ配置されたp+型の第1アノード領域108及び第2アノード領域112と、第1半導体領域201、第2半導体領域101、第3半導体領域102、及び第4半導体領域202上にそれぞれ配置されたn+型の第1コンタクト領域203、第2コンタクト領域105、第3コンタクト領域111、及び第4コンタクト領域207とを備える。
【選択図】 図3
【解決手段】 第1導電型(p型)の半導体基板5と、それぞれ隣接して半導体基板5の表面に配置された第2導電型(n型)の第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及びp型+の基板コンタクト領域208と、第1半導体領域201上に集積化された第1保護用トランジスタTr1と、第2半導体領域101及び第3半導体領域102上にそれぞれ配置されたp+型の第1アノード領域108及び第2アノード領域112と、第1半導体領域201、第2半導体領域101、第3半導体領域102、及び第4半導体領域202上にそれぞれ配置されたn+型の第1コンタクト領域203、第2コンタクト領域105、第3コンタクト領域111、及び第4コンタクト領域207とを備える。
【選択図】 図3
Description
本発明は、入出力端子、高位電源端子、及び低位電源端子に印加される過電圧から内部回路を保護する半導体集積回路に関する。
半導体集積回路の使用される環境条件には、温度、湿度、機械的衝撃等の他に、製造及び組み立て時等に発生する静電気ストレスがある。近年、半導体集積回路の微細化及び高集積化が進み、内部回路の破壊が生じ易くなっている。特に、内部回路にMOSトランジスタが備えられる場合、MOSトランジスタのゲート絶縁膜の薄膜化により絶縁破壊が生じる可能性が高くなっている。静電気放電(ESD)によるサージ電流から内部回路を保護するため、入出力端子と内部回路との間には入力保護回路が設けられ、高位電源端子と低位電源端子との間には電源間保護回路が設けられる(例えば、特許文献1参照。)。入力保護回路は、入出力端子に過電圧が印加された場合、過電圧を高位電源端子又は低位電源端子に伝達して内部回路を保護する。これに対して電源間保護回路は、高位電源端子又は低位電源端に過電圧が印加された場合、高位電源端子と低位電源端子とを短絡させることにより内部回路を保護する。入出力端子に正の過電圧が印加されると、ストレス電流が入力保護回路により高位電源端子に伝達され、更に電源間保護回路により低位電源端子に伝達されることとなる。
しかしながら、入力保護回路と電源間保護回路が離間して半導体基板上に配置されている場合、入力保護回路から電源間保護回路までの間の高位電源配線の配線長が増大する。この結果、入力保護回路から電源間保護回路までの間の高位電源配線の配線抵抗が増大する。よって、入力保護回路からのストレス電流が低位電源端子へ流れにくく、内部回路のMOSトランジスタのゲート絶縁膜に高電圧が印加されて絶縁破壊を引き起こす恐れがある。入力保護回路と電源間保護回路との間の高位電源配線の配線幅を増大させることにより配線抵抗を削減可能であるが、半導体集積回路の微細化が進んでいるため、電源配線に十分なスペースを確保することは困難である。
特開平10−303314号公報
本発明は、電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。
本発明の第1の特徴は、(イ)第1導電型の半導体基板;(ロ)半導体基板の表面に配置された第2導電型の第1〜第4半導体領域、及び第1導電型の基板コンタクト領域;(ハ)第1半導体領域上に集積化された第1保護用トランジスタ;(ニ)第2及び第3半導体領域上にそれぞれ配置された第1導電型の第1及び第2アノード領域;(ホ)第1〜第4半導体領域上にそれぞれ配置された第2導電型の第1〜第4コンタクト領域を備え、第1アノード領域と第3コンタクト領域が入出力端子に接続され、第1保護用トランジスタのソース及びゲートと第1、第2、及び第4コンタクト領域が高位電源に接続され、基板コンタクト領域と第1保護用トランジスタのドレインと第2アノード領域が低位電源に接続される半導体集積回路であることを要旨とする。
本発明の第2の特徴は、(イ)第1導電型の半導体基板;(ロ)半導体基板の表面に配置された第2導電型の第1〜第3半導体領域、及び第1導電型の基板コンタクト領域;(ハ)第1半導体領域上に集積化された第1保護用トランジスタ;(ニ)第1及び第2半導体領域上にそれぞれ配置された第1導電型の第1及び第2アノード領域;(ホ)第1〜第3半導体領域上にそれぞれ配置された第2導電型の第1〜第3コンタクト領域を備え、第1アノード領域と第2コンタクト領域が入出力端子に接続され、第1保護用トランジスタのソース及びゲートと第1及び第3コンタクト領域が高位電源に接続され、基板コンタクト領域と第1保護用トランジスタのドレインと第2アノード領域が低位電源に接続される半導体集積回路であることを要旨とする。
本発明によれば、電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。
次に、図面を参照して本発明の第1〜第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(実装体の構成)
先ず、図1を用いて、本発明の第1〜第3の実施の形態に係る半導体集積回路の実装体の構成を説明する。図1に示す半導体集積回路は、半導体基板5、半導体基板5上に集積化された内部回路4、電源間保護回路2、及び入力保護回路1aを備える。内部回路4としては、例えばメモリ回路及び中央演算処理装置(CPU)等、或いはこれらの組み合わせが使用できる。内部回路4は、例えば多数のMOSトランジスタを備える。また、半導体基板5上にボンディングパッド50〜52が配置されている。ボンディングパッド50、内部回路4、電源間保護回路2、及び入力保護回路1aは、高位電源配線301によりそれぞれ接続される。ボンディングパッド51、内部回路4、電源間保護回路2、及び入力保護回路1aは、低位電源配線302によりそれぞれ接続される。ボンディングパッド52、内部回路4、及び入力保護回路1aは、入出力配線303によりそれぞれ接続される。
先ず、図1を用いて、本発明の第1〜第3の実施の形態に係る半導体集積回路の実装体の構成を説明する。図1に示す半導体集積回路は、半導体基板5、半導体基板5上に集積化された内部回路4、電源間保護回路2、及び入力保護回路1aを備える。内部回路4としては、例えばメモリ回路及び中央演算処理装置(CPU)等、或いはこれらの組み合わせが使用できる。内部回路4は、例えば多数のMOSトランジスタを備える。また、半導体基板5上にボンディングパッド50〜52が配置されている。ボンディングパッド50、内部回路4、電源間保護回路2、及び入力保護回路1aは、高位電源配線301によりそれぞれ接続される。ボンディングパッド51、内部回路4、電源間保護回路2、及び入力保護回路1aは、低位電源配線302によりそれぞれ接続される。ボンディングパッド52、内部回路4、及び入力保護回路1aは、入出力配線303によりそれぞれ接続される。
更に、半導体基板5は、パッケージ6に収納される。パッケージ6の周辺部には、高位電源VCCと接続される高位電源端子11、低位電源VSSと接続される低位電源端子12、外部装置(図示省略)と接続される入出力端子10等が備えられる。ここで「入出力端子10」とは、入力端子及び出力端子のいずれか一方、或いは入力端子と出力端子とを兼用する端子を意味する。
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体集積回路の等価回路の構成を図2を用いて説明する。図2に示す等価回路(保護回路)は、入力保護回路1a及び電源間保護回路2aを備える。入力保護回路1aは、第1ダイオードD1及び第2ダイオードD2を備える。第1ダイオードD1は、アノードが入出力配線303を介して入出力端子10に接続され、カソードが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。第2ダイオードD2は、アノードが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続され、カソードが入出力配線303を介して入出力端子10に接続される。これに対して電源間保護回路2aは、第1保護用トランジスタTr1及び第3ダイオードD3を備える。第1保護用トランジスタTr1は、ソース、ゲート、及びバックゲートが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続され、ドレインが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続される。第3ダイオードD3は、アノードが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続され、カソードが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。
本発明の第1の実施の形態に係る半導体集積回路の等価回路の構成を図2を用いて説明する。図2に示す等価回路(保護回路)は、入力保護回路1a及び電源間保護回路2aを備える。入力保護回路1aは、第1ダイオードD1及び第2ダイオードD2を備える。第1ダイオードD1は、アノードが入出力配線303を介して入出力端子10に接続され、カソードが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。第2ダイオードD2は、アノードが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続され、カソードが入出力配線303を介して入出力端子10に接続される。これに対して電源間保護回路2aは、第1保護用トランジスタTr1及び第3ダイオードD3を備える。第1保護用トランジスタTr1は、ソース、ゲート、及びバックゲートが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続され、ドレインが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続される。第3ダイオードD3は、アノードが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続され、カソードが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。
本発明の第1の実施の形態に係る半導体集積回路は、図3(a)及び(b)に示すように図1に示す回路素子(D1,D2,D3,Tr1)をモノリシックに集積化して構成される。尚、図3(a)及び(b)においては、図1に示すボンディングパッド50〜52、高位電源端子11、及び低位電源端子12の図示を省略している。図2(a)及び(b)に示す半導体集積回路は、第1導電型(p型)の半導体基板5と、それぞれ隣接して半導体基板5の表面に配置された第2導電型(n型)の第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及びp型+の基板コンタクト領域208と、第1半導体領域201上に集積化された第1保護用トランジスタTr1と、第2半導体領域101及び第3半導体領域102上にそれぞれ配置されたp+型の第1アノード領域108及び第2アノード領域112と、第1半導体領域201、第2半導体領域101、第3半導体領域102、及び第4半導体領域202上にそれぞれ配置されたn+型の第1コンタクト領域203、第2コンタクト領域105、第3コンタクト領域111、及び第4コンタクト領域207とを備える。
また、第1アノード領域108と第3コンタクト領域111が入出力端子10に接続され、第1保護用トランジスタTr1のソース及びゲートと第1コンタクト領域203、第2コンタクト領域105、及び第4コンタクト領域207が高位電源VCCに接続され、基板コンタクト領域208と第1保護用トランジスタTr1のドレインと第2アノード領域112が低位電源VSSに接続される。
更に、第1保護用トランジスタTr1は、互いに対面して第1半導体領域201の表面に配置された第1ソース領域205及び第1ドレイン領域204と、第1ソース領域205から第1ドレイン領域204に至るように第1半導体領域201の上部に配置された第1ゲート絶縁膜209と、第1ゲート絶縁膜209の上部に配置された第1ゲート電極210とを備える。第1ゲート絶縁膜209としては、例えば熱酸化膜等のシリコン酸化膜(SiO2 膜)が使用できる。
また、第1半導体領域201、第2半導体領域101、第3半導体領域102、及び第4半導体領域202は図3(a)に示すように、矩形の平面パターンをそれぞれ有している。第1コンタクト領域203は、第1ソース領域205及び第1ドレイン領域204を取り囲んで第1半導体領域201の表面に配置される。同様に、第2コンタクト領域105は、第1アノード領域108を取り囲んで第2半導体領域101の表面に配置される。第3コンタクト領域111は、第2アノード領域112を取り囲んで第3半導体領域102の表面に配置される。
更に、第1アノード領域108と第3コンタクト領域111は入出力配線303により短絡され、第1アノード領域108、第3コンタクト領域111、及び第3半導体領域102がほぼ同電位に保たれる。第1ソース領域205、第1ゲート電極210、第1コンタクト領域203、第2コンタクト領域105、及び第4コンタクト領域207は、高位電源配線301により短絡されるため、第1ソース領域205、第1ゲート電極210、第1コンタクト領域203、第1半導体領域、第2コンタクト領域105、第2半導体領域101、第4コンタクト領域207、及び第4半導体領域202がほぼ同電位に保たれる。基板コンタクト領域208、第1ドレイン領域204、及び第2アノード領域112は、低位電源配線302により短絡されるため、基板コンタクト領域208、半導体基板5、第1ドレイン領域204、及び第2アノード領域112がほぼ同電位に保たれる。
尚、入出力配線303、高位電源配線301、及び低位電源配線302のそれぞれとしては、例えばアルミニウム(Al)配線、Al−Si配線、銅(Cu)配線、タングステン(W)配線等の金属配線、若しくは不純物を添加した多結晶シリコン(ポリシリコン)配線や、これらのシリサイドを用いたポリサイド配線等が使用出来る。
また、第1アノード領域108及び第2半導体領域101により、図2に示す第1ダイオードD1が構成される。第2アノード領域112及び第3半導体領域102により、第2ダイオードD2が構成される。半導体基板5及び第4半導体領域202により、第3ダイオードD3が構成される。
次に、図3(a)及び(b)を用いて、第1の実施の形態に係る半導体集積回路の動作を、入出力端子10に正の過電圧が印加された場合を例に説明する。
(イ)入出力端子10に正の過電圧が印加されると、図3(a)及び(b)に示す第1アノード領域108及び第2半導体領域101が順バイアス状態となる。第1アノード領域108及び第2半導体領域101が順バイアス状態となると、第1アノード領域108及び第2半導体領域101からなる第1ダイオードD1が導通する。第1ダイオードD1が導通すると、入出力端子10からの過電圧が高位電源配線301を介して高位電源VCC、第1コンタクト領域203、第1ソース領域205、及び第1ゲート電極210に伝達される。ここで、過電流の一部は高位電源VCCに吸収される。
(ロ)第1コンタクト領域203及び第1半導体領域201は同電位に保たれているため、逆バイアス状態である第1半導体領域201及び第1ドレイン領域204の接合面においてアバランシェ降伏が生じる。第1半導体領域201及び第1ドレイン領域204の接合面においてアバランシェ降伏が生じると、第1ドレイン領域204から第1半導体領域201に正孔が流入する。第1ドレイン領域204から第1半導体領域201に正孔が流入すると、第1保護用トランジスタが第1ドレイン領域204をエミッタ、第1半導体領域201をベース、及び第1ソース領域205をコレクタとするpnp型のバイポーラトランジスタとして動作する。この結果、第2コンタクト領域105からのストレス電流が第1保護用トランジスタTr1及び低位電源配線302を介して低位電源VSSに吸収される。
次に、入出力端子10に負の過電圧が印加された場合について説明する。
(イ)入出力端子10に負の過電圧が印加されると、第2アノード領域112及び第3半導体領域102が順バイアス状態となる。第2アノード領域112及び第3半導体領域102が順バイアス状態となると、第2アノード領域112及び第3半導体領域102からなる第2ダイオードD2が導通する。第2ダイオードD2が導通すると、入出力端子10からの負の過電圧が低位電源配線302を介して低位電源VSS、第1ドレイン領域204、及び基板コンタクト領域208に伝達される。
(ロ)第1ドレイン領域204に負の過電圧が印加されると、第1ドレイン領域204及び第1半導体領域201が逆バイアス状態となる。第1ドレイン領域204及び第1半導体領域201が逆バイアス状態となると、第1ドレイン領域204及び第1半導体領の接合面においてアバランシェ降伏が生じる。第1ドレイン領域204及び第1半導体領の接合面においてアバランシェ降伏が生じると、第1保護用トランジスタTr1が導通する。第1保護用トランジスタTr1が導通すると、高位電源VCCから高位電源配線301、第1保護用トランジスタTr1、第2ダイオードD2、及び入出力配線303を介して電流が流れる。この結果、入出力端子10に印加された負の過電圧が低位電源VSS及び高位電源VCCに吸収される。
このように、第1の実施の形態に係る半導体集積回路によれば、図2に示す入力保護回路1aと電源間保護回路2との間の高位電源配線301の配線長を短縮して配線抵抗を低減させることができる。同様に、入力保護回路1aと電源間保護回路2との間の低位電源配線302の配線抵抗を低減させることができる。したがって、例えば多数のMOSトランジスタを具備する内部回路4に対しても絶縁破壊等の故障が発生するのを防止できる。
(第1の実施の形態の第1の変形例)
本発明の第1の実施の形態の第1の変形例に係る半導体集積回路は、図4に示すように、半導体基板5の上部に配置された複数の(第1〜第3)金属配線層411〜413を更に備える。また、図2に示す高位電源VCCからの電位が、複数の金属配線層411〜413の最上層、即ち第3金属配線層413を用いて供給される。即ち、高位電源配線301を多層配線層の最上層に固定することにより、高位電源配線301に迂回配線が生じるのを防止する。尚、図4においては層間絶縁膜の図示を省略している。
本発明の第1の実施の形態の第1の変形例に係る半導体集積回路は、図4に示すように、半導体基板5の上部に配置された複数の(第1〜第3)金属配線層411〜413を更に備える。また、図2に示す高位電源VCCからの電位が、複数の金属配線層411〜413の最上層、即ち第3金属配線層413を用いて供給される。即ち、高位電源配線301を多層配線層の最上層に固定することにより、高位電源配線301に迂回配線が生じるのを防止する。尚、図4においては層間絶縁膜の図示を省略している。
また、図3に示す入出力端子10に正の過電圧が印加された場合、ストレス電流が第2コンタクト領域105から第1ソース領域205に向けて流れる。ここで、第2コンタクト領域105からのストレス電流は、ヴィア501b及び501c、ランド配線502b及び502c、ヴィア503b及び503c、ランド配線504b及び504c、ヴィア505b及び505cを介して第3金属配線層413に伝達される。第3金属配線層413に伝達されたストレス電流は、ヴィア505a、ランド配線504a、ヴィア503a、ランド配線502a、及びヴィア501aを介して第1ソース領域205に更に伝達される。
更に、図5に示すように、高位電源配線301と信号配線421が交差する場合、信号配線421に迂回配線を設ける。図5に示す例においては、信号配線421の一部分421a及び421cは、高位電源配線301と同一の金属配線層に設けられ、高位電源配線301と交差する箇所421bについては、ヴィア422a及び422bを介して1層下の金属配線層に設けられている。
このように、高位電源配線301を多層配線層の最上層に固定し、高位電源配線301と信号配線が交差する箇所については、信号配線側に迂回配線を設けることにより、高位電源配線301の配線抵抗を削減する。この結果、図4に示す第2コンタクト領域105から第1ソース領域205にストレス電流が流れやすくなり、図1に示す内部回路4における絶縁破壊の発生を防止できる。
(第1の実施の形態の第2の変形例)
第1の実施の形態の第2の変形例に係る半導体集積回路として、図6及び図7に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2020及び基板コンタクト領域2080を配置しても良い。或いは、第2半導体領域101と第3半導体領域102との間に第4半導体領域2020及び基板コンタクト領域2080を配置しても良い。即ち、図3(a)に示す第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及び基板コンタクト領域208は、図3(a)に示す配置に限られず、それぞれ近傍に配置されていればよい。
第1の実施の形態の第2の変形例に係る半導体集積回路として、図6及び図7に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2020及び基板コンタクト領域2080を配置しても良い。或いは、第2半導体領域101と第3半導体領域102との間に第4半導体領域2020及び基板コンタクト領域2080を配置しても良い。即ち、図3(a)に示す第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及び基板コンタクト領域208は、図3(a)に示す配置に限られず、それぞれ近傍に配置されていればよい。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体集積回路の等価回路は、図8に示すように、入力保護回路1bが、第2保護用トランジスタTr2及び第3保護用トランジスタTr3を更に備える点が図2と異なる。第2保護用トランジスタTr2は、ドレインが入出力配線303を介して入出力端子10に接続され、ゲート、ソース、及びバックゲートが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。第3保護用トランジスタTr3は、ドレインが入出力配線303を介して入出力端子10に接続され、ゲート、ソース、及びバックゲートが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続される。
本発明の第2の実施の形態に係る半導体集積回路の等価回路は、図8に示すように、入力保護回路1bが、第2保護用トランジスタTr2及び第3保護用トランジスタTr3を更に備える点が図2と異なる。第2保護用トランジスタTr2は、ドレインが入出力配線303を介して入出力端子10に接続され、ゲート、ソース、及びバックゲートが高位電源配線301及び高位電源端子11を介して高位電源VCCに接続される。第3保護用トランジスタTr3は、ドレインが入出力配線303を介して入出力端子10に接続され、ゲート、ソース、及びバックゲートが低位電源配線302及び低位電源端子12を介して低位電源VSSに接続される。
第2の実施の形態に係る半導体集積回路は、図9及び図10に示すように、第2半導体領域101上に集積化された第2保護用トランジスタTr2と、第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、及び基板コンタクト領域208のいずれかと隣接して半導体基板5上に集積化された第3保護用トランジスタTr3とを更に備える点が図2と異なる。図9及び図10に示す例においては、第3半導体領域102と基板コンタクト領域208との間において、第3保護用トランジスタTr3が半導体基板5上に集積化されている。
また、第2保護用トランジスタTr2は、図10に示すように、p+型の第2ソース領域117、p+型の第2ドレイン領域118、第2ゲート絶縁膜119、及び第2ゲート電極120を備える。第2ソース領域117及び第2ドレイン領域118は、互いに対面して第2半導体領域101の表面に配置される。第2ゲート絶縁膜119は、第2ソース領域117から第2ドレイン領域118に至るように第2半導体領域101の上部に配置される。第2ゲート電極120は第2ゲート絶縁膜119の上部に配置される。
更に、第3保護用トランジスタTr3は、n+型の第3ソース領域114、n+型の第3ドレイン領域113、第3ゲート絶縁膜115、及び第3ゲート電極116を備える。第3ソース領域114及び第3ドレイン領域113は、互いに対面して半導体基板5の表面に配置される。第3ゲート絶縁膜115は、第3ソース領域114から第3ドレイン領域113に至るように半導体基板5の上部に配置される。第3ゲート電極116は第3ゲート絶縁膜115の上部に配置される。
第2ドレイン領域118及び第3ドレイン領域113は、入出力配線303により短絡されるため、第1アノード領域108、第3コンタクト領域111、及び第3半導体領域102とほぼ同電位に保たれる。第2ソース領域117及び第2ゲート電極120は、高位電源配線301により短絡されるため、第1ソース領域205、第1ゲート電極210、第1コンタクト領域203、第1半導体領域201、第2コンタクト領域105、第2半導体領域101、第4コンタクト領域207、及び第4半導体領域202とほぼ同電位に保たれる。第3ソース領域114及び第3ゲート電極116は、低位電源配線302により短絡されるため、基板コンタクト領域208、第1ドレイン領域204、及び第2アノード領域112とほぼ同電位に保たれる。その他の構成については図3(a)及び(b)と同様である。
次に、図9及び図10を用いて、第2の実施の形態に係る半導体集積回路の動作を、入出力端子10に正の過電圧が印加された場合を例に説明する。但し、第1の実施の形態に係る半導体集積回路と同様の動作については、重複する説明を省略する。
(イ)通常動作時において、図10に示す第3保護用トランジスタTr3は高抵抗に保たれるため、入出力端子10から低位電源VSSに電流は流れない。入出力端子10に正の過電圧が印加されると、第3ドレイン領域113及び半導体基板5が逆バイアス状態となり、過電圧の電圧値が一定値を越えると第3ドレイン領域113及び半導体基板5の接合面においてアバランシェ降伏が生じる。
(ロ)第3ドレイン領域113及び半導体基板5の接合面においてアバランシェ降伏が生じると、第3ドレイン領域113から半導体基板5に電子が流入する。第3ドレイン領域113から半導体基板5に電子が流入すると、第3保護用トランジスタTr3が第3ドレイン領域113をコレクタ、半導体基板5をベース、及び第3ソース領域114をエミッタとするnpn型のバイポーラトランジスタとして動作し、第3保護用トランジスタTr3が導通状態となる。この結果、入出力端子10から入出力配線303、第3保護用トランジスタTr3、及び低位電源配線302を介して低位電源VSSにストレス電流が流れる。また、低位電源VSSで吸収しきれなかったストレス電流は、第3ダイオードD3により高位電源VCCに伝達されて吸収される。
次に、負の過電圧が入出力端子10に印加された場合について説明する。但し、正の過電圧が入出力端子10に印加された場合と同様の動作、及び第1の実施の形態に係る半導体集積回路と同様の動作に関しては、重複する説明を省略する。
(イ)通常動作時において、第2保護用トランジスタTr2は高抵抗に保たれ、高位電源VCCから入出力端子10に電流は流れない。入出力端子10に負の過電圧が印加されると、第2ドレイン領域118及び第2半導体領域101が逆バイアス状態となり、第2ドレイン領域118及び第2半導体領域101の接合面においてアバランシェ降伏が生じる。
(ロ)第2ドレイン領域118及び第2半導体領域101の接合面においてアバランシェ降伏が生じると、第2ドレイン領域118から第2半導体領域101に正孔が流入する。第2ドレイン領域118から第2半導体領域101に正孔が流入すると、第2保護用トランジスタTr2が第2ドレイン領域118をエミッタ、第2半導体領域101をベース、及び第2ソース領域117をコレクタとするpnp型のバイポーラトランジスタとして動作し、第2保護用トランジスタTr2が導通する。この結果、高位電源VCCから入出力端子10に電流が流れ、負の過電圧が吸収される。
このように、第2の実施の形態に係る半導体集積回路によれば、第2保護用トランジスタTr2及び第3保護用トランジスタTr3を更に備えることにより、ストレス電流が分流され、サージ耐圧及びサージ電流耐量を向上させることができる。
(第2の実施の形態の第1の変形例)
第2の実施の形態の第1の変形例に係る半導体集積回路として図11に示すように、図9に示す第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、基板コンタクト領域208、第3ドレイン領域113、及び第3ソース領域114を一列に並べる以外の構成を採用しても良い。図11に示すように第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、基板コンタクト領域208、第3ドレイン領域113、及び第3ソース領域114を半導体基板5上に配置した場合においても、図9及び図10と同様に高位電源配線301及び低位電源配線302のそれぞれの配線抵抗を削減できる。
第2の実施の形態の第1の変形例に係る半導体集積回路として図11に示すように、図9に示す第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、基板コンタクト領域208、第3ドレイン領域113、及び第3ソース領域114を一列に並べる以外の構成を採用しても良い。図11に示すように第1半導体領域201、第2半導体領域101、第3半導体領域102、第4半導体領域202、基板コンタクト領域208、第3ドレイン領域113、及び第3ソース領域114を半導体基板5上に配置した場合においても、図9及び図10と同様に高位電源配線301及び低位電源配線302のそれぞれの配線抵抗を削減できる。
(第2の実施の形態の第2の変形例)
第2の実施の形態の第2の変形例に係る半導体集積回路として図12及び図13に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2021を配置しても良い。
第2の実施の形態の第2の変形例に係る半導体集積回路として図12及び図13に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2021を配置しても良い。
(第2の実施の形態の第3の変形例)
第2の実施の形態の第3の変形例に係る半導体集積回路として図14及び図15に示すように、第1半導体領域201と第2半導体領域101との間に基板コンタクト領域2080を配置しても良い。
第2の実施の形態の第3の変形例に係る半導体集積回路として図14及び図15に示すように、第1半導体領域201と第2半導体領域101との間に基板コンタクト領域2080を配置しても良い。
(第2の実施の形態の第4の変形例)
第2の実施の形態の第4の変形例に係る半導体集積回路として図16及び図17に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2021及び基板コンタクト領域2080を配置しても良い。
第2の実施の形態の第4の変形例に係る半導体集積回路として図16及び図17に示すように、第1半導体領域201と第2半導体領域101との間に第4半導体領域2021及び基板コンタクト領域2080を配置しても良い。
(第3の実施の形態)
本発明の第3の実施の形態に係る半導体集積回路は、図18及び図19に示すように、半導体基板5の表面に配置されたn型の第1半導体領域2010、第2半導体領域1020、第3半導体領域2022、及びp+型の基板コンタクト領域208と、第1半導体領域2010上に集積化された第1保護用トランジスタTr1と、第1半導体領域2010及び第2半導体領域1020上にそれぞれ配置されたp+型の第1アノード領域108及び第2アノード領域112と、第1半導体領域2010、第2半導体領域1020、及び第3半導体領域2022上にそれぞれ配置されたn+型の第1コンタクト領域2030、第2コンタクト領域1110、及び第3コンタクト領域2072とを備える。
本発明の第3の実施の形態に係る半導体集積回路は、図18及び図19に示すように、半導体基板5の表面に配置されたn型の第1半導体領域2010、第2半導体領域1020、第3半導体領域2022、及びp+型の基板コンタクト領域208と、第1半導体領域2010上に集積化された第1保護用トランジスタTr1と、第1半導体領域2010及び第2半導体領域1020上にそれぞれ配置されたp+型の第1アノード領域108及び第2アノード領域112と、第1半導体領域2010、第2半導体領域1020、及び第3半導体領域2022上にそれぞれ配置されたn+型の第1コンタクト領域2030、第2コンタクト領域1110、及び第3コンタクト領域2072とを備える。
また、第1アノード領域108と第2コンタクト領域1110が入出力端子10に接続される。第1保護用トランジスタTr1のソース及びゲートと第1コンタクト領域2030及び第3コンタクト領域2072が高位電源VCCに接続される。基板コンタクト領域208と第1保護用トランジスタTr1のドレインと第2アノード領域112が低位電源VSSに接続される。
更に、図18及び図19に示す半導体集積回路は、第1半導体領域2010上に集積化された第2保護用トランジスタTr2と、第1半導体領域2010、第2半導体領域1020、第3半導体領域2022、及び基板コンタクト領域208のいずれかと隣接して半導体基板5上に集積化された第3保護用トランジスタTr3とを備える。図18及び図19に示す例においては、第2半導体領域1020と基板コンタクト領域208との間において、第3保護用トランジスタTr3が半導体基板5上に集積化されている。第2保護用トランジスタTr2は、図19に示すように、p+型の第2ソース領域1171、p+型の第2ドレイン領域1181、第2ゲート絶縁膜1191、及び第2ゲート電極1201を備える。その他の構成については、図3(a)及び(b)、図9、及び図10と同様である。
次に、図18及び図19を用いて、第2の実施の形態に係る半導体集積回路の動作を、入出力端子10に正の過電圧が印加された場合を例に説明する。但し、第1の実施の形態に係る半導体集積回路と同様の動作については、重複する説明を省略する。
(イ)通常動作時において、図19に示す第3保護用トランジスタTr3は高抵抗に保たれるため、入出力端子10から低位電源VSSに電流は流れない。入出力端子10に正の過電圧が印加されると、第3ドレイン領域113及び半導体基板5が逆バイアス状態となり、過電圧の電圧値が一定値を越えると第3ドレイン領域113及び半導体基板5の接合面においてアバランシェ降伏が生じる。
(ロ)第3ドレイン領域113及び半導体基板5の接合面においてアバランシェ降伏が生じると、第3ドレイン領域113から半導体基板5に電子が流入する。第3ドレイン領域113から半導体基板5に電子が流入すると、第3保護用トランジスタTr3が第3ドレイン領域113をコレクタ、半導体基板5をベース、及び第3ソース領域114をエミッタとするnpn型のバイポーラトランジスタとして動作し、第3保護用トランジスタTr3が導通状態となる。この結果、入出力端子10から入出力配線303、第3保護用トランジスタTr3、及び低位電源配線302を介して低位電源VSSにストレス電流が流れる。また、低位電源VSSで吸収しきれなかったストレス電流は、第3ダイオードD3により高位電源VCCに伝達されて吸収される。
次に、負の過電圧が入出力端子10に印加された場合について説明する。但し、正の過電圧が入出力端子10に印加された場合と同様の動作、及び第1の実施の形態に係る半導体集積回路と同様の動作に関しては、重複する説明を省略する。
(イ)通常動作時において、第2保護用トランジスタTr2は高抵抗に保たれ、高位電源VCCから入出力端子10に電流は流れない。入出力端子10に負の過電圧が印加されると、第2ドレイン領域1181及び第1半導体領域2010が逆バイアス状態となり、第2ドレイン領域1181及び第1半導体領域2010の接合面においてアバランシェ降伏が生じる。
(ロ)第2ドレイン領域1181及び第1半導体領域2010の接合面においてアバランシェ降伏が生じると、第2ドレイン領域1181から第1半導体領域2010に正孔が流入する。第2ドレイン領域1181から第1半導体領域2010に正孔が流入すると、第2保護用トランジスタTr2が第2ドレイン領域1181をエミッタ、第1半導体領域2010をベース、及び第2ソース領域1171をコレクタとするpnp型のバイポーラトランジスタとして動作し、第2保護用トランジスタTr2が導通する。この結果、高位電源VCCから入出力端子10に電流が流れ、負の過電圧が吸収される。
このように、第3の実施の形態に係る半導体集積回路によれば、第2保護用トランジスタTr2及び第3保護用トランジスタTr3を更に備えることにより、ストレス電流が分流され、サージ耐圧及びサージ電流耐量を向上させることができる。また、第1保護用トランジスタTr1、第2保護用トランジスタTr2、及び第1ダイオードD1を同一の半導体領域、即ち第1半導体領域2010上に集積化することにより、図9及び図10と比して回路面積を削減できる。
(第3の実施の形態の変形例)
第3の実施の形態の変形例に係る半導体集積回路として、図20及び図21に示すように、第3半導体領域2023上にp型のバックゲート領域250を配置し、バックゲート領域250上に第3保護用トランジスタTr3を集積化しても良い。バックゲート領域250上にはp+型のコンタクト領域251が配置される。図20及び図21に示す半導体集積回路においても、図9及び図10と比して回路面積を削減できる。
第3の実施の形態の変形例に係る半導体集積回路として、図20及び図21に示すように、第3半導体領域2023上にp型のバックゲート領域250を配置し、バックゲート領域250上に第3保護用トランジスタTr3を集積化しても良い。バックゲート領域250上にはp+型のコンタクト領域251が配置される。図20及び図21に示す半導体集積回路においても、図9及び図10と比して回路面積を削減できる。
(その他の実施の形態)
上記のように、本発明は第1〜第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1〜第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
その他の実施の形態に係る半導体集積回路の実装例として、図22に示すように、図1に示す入力保護回路1a及び電源間保護回路2aと離間して電源間保護回路2bを別途配置しても良い。
上述した第1〜第3の実施の形態に係る第1保護用トランジスタTr1、第2保護用トランジスタTr2、及び第3保護用トランジスタTr3としては、MOSトランジスタに限らず、MOS静電誘導トランジスタ(SIT)又はMISSIT等の様々なトランジスタが使用可能である。
既に述べた第1の実施の形態の第1の変形例においては、高位電源配線301を多層配線層の最上層に固定する一例を説明した。同様に第2及び第3の実施の形態においても高位電源配線301を多層配線層の最上層に固定しても良い。
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
101、1020…第2半導体領域
102、2022、2023…第3半導体領域
105、1110…第2コンタクト領域
108…第1アノード領域
111、2072…第3コンタクト領域
112…第2アノード領域
201、2010…第1半導体領域
202、2020、2021…第4半導体領域
203、2030…第1コンタクト領域
207…第4コンタクト領域
208、2080…基板コンタクト領域
Tr1…第1保護用トランジスタ
Tr2…第2保護用トランジスタ
Tr3…第3保護用トランジスタ
102、2022、2023…第3半導体領域
105、1110…第2コンタクト領域
108…第1アノード領域
111、2072…第3コンタクト領域
112…第2アノード領域
201、2010…第1半導体領域
202、2020、2021…第4半導体領域
203、2030…第1コンタクト領域
207…第4コンタクト領域
208、2080…基板コンタクト領域
Tr1…第1保護用トランジスタ
Tr2…第2保護用トランジスタ
Tr3…第3保護用トランジスタ
Claims (5)
- 第1導電型の半導体基板と、
前記半導体基板の表面に配置された第2導電型の第1〜第4半導体領域、及び第1導電型の基板コンタクト領域と、
前記第1半導体領域上に集積化された第1保護用トランジスタと、
前記第2及び第3半導体領域上にそれぞれ配置された第1導電型の第1及び第2アノード領域と、
前記第1〜第4半導体領域上にそれぞれ配置された第2導電型の第1〜第4コンタクト領域
とを備え、前記第1アノード領域と前記第3コンタクト領域が入出力端子に接続され、前記第1保護用トランジスタのソース及びゲートと前記第1、第2、及び第4コンタクト領域が高位電源に接続され、前記基板コンタクト領域と前記第1保護用トランジスタのドレインと前記第2アノード領域が低位電源に接続されることを特徴とする半導体集積回路。 - 前記第2半導体領域上に集積化された第2保護用トランジスタと、
前記第1〜第4半導体領域、及び前記基板コンタクト領域のいずれかと隣接して前記半導体基板上に集積化された第3保護用トランジスタ
とを更に備え、前記第2保護用トランジスタ及び前記第3保護用トランジスタのそれぞれのドレインが前記入出力端子に接続され、前記第2保護用トランジスタのソース及びゲートが前記高位電源に接続され、前記第3保護用トランジスタのソース及びゲートが前記低位電源に接続されることを特徴とする請求項1に記載の半導体集積回路。 - 第1導電型の半導体基板と、
前記半導体基板の表面に配置された第2導電型の第1〜第3半導体領域、及び第1導電型の基板コンタクト領域と、
前記第1半導体領域上に集積化された第1保護用トランジスタと、
前記第1及び第2半導体領域上にそれぞれ配置された第1導電型の第1及び第2アノード領域と、
前記第1〜第3半導体領域上にそれぞれ配置された第2導電型の第1〜第3コンタクト領域
とを備え、前記第1アノード領域と前記第2コンタクト領域が入出力端子に接続され、前記第1保護用トランジスタのソース及びゲートと前記第1及び第3コンタクト領域が高位電源に接続され、前記基板コンタクト領域と前記第1保護用トランジスタのドレインと前記第2アノード領域が低位電源に接続されることを特徴とする半導体集積回路。 - 前記第1半導体領域上に集積化された第2保護用トランジスタと、
前記第1〜第3半導体領域、及び前記基板コンタクト領域のいずれかと隣接して前記半導体基板上に集積化された第3保護用トランジスタ
とを更に備え、前記第2保護用トランジスタ及び前記第3保護用トランジスタのそれぞれのドレインが前記入出力端子に接続され、前記第2保護用トランジスタのソース及びゲートが前記高位電源に接続され、前記第3保護用トランジスタのソース及びゲートが前記低位電源に接続されることを特徴とする請求項3に記載の半導体集積回路。 - 前記半導体基板の上部に配置された複数の金属配線層を更に備え、前記高位電源からの電圧が前記複数の金属配線層の最上層を用いて伝達されることを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路。
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Cited By (1)
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CN113841228A (zh) * | 2019-05-23 | 2021-12-24 | 株式会社索思未来 | 半导体装置 |
-
2004
- 2004-09-27 JP JP2004280055A patent/JP2006093609A/ja active Pending
Cited By (1)
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CN113841228A (zh) * | 2019-05-23 | 2021-12-24 | 株式会社索思未来 | 半导体装置 |
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