JP2006093609A - 半導体集積回路 - Google Patents

Abstract

【課題】 電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。
【解決手段】 第１導電型（ｐ型）の半導体基板５と、それぞれ隣接して半導体基板５の表面に配置された第２導電型（ｎ型）の第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、及びｐ型⁺の基板コンタクト領域２０８と、第１半導体領域２０１上に集積化された第１保護用トランジスタＴｒ₁と、第２半導体領域１０１及び第３半導体領域１０２上にそれぞれ配置されたｐ⁺型の第１アノード領域１０８及び第２アノード領域１１２と、第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、及び第４半導体領域２０２上にそれぞれ配置されたｎ⁺型の第１コンタクト領域２０３、第２コンタクト領域１０５、第３コンタクト領域１１１、及び第４コンタクト領域２０７とを備える。
【選択図】 図３

Description

本発明は、入出力端子、高位電源端子、及び低位電源端子に印加される過電圧から内部回路を保護する半導体集積回路に関する。

半導体集積回路の使用される環境条件には、温度、湿度、機械的衝撃等の他に、製造及び組み立て時等に発生する静電気ストレスがある。近年、半導体集積回路の微細化及び高集積化が進み、内部回路の破壊が生じ易くなっている。特に、内部回路にＭＯＳトランジスタが備えられる場合、ＭＯＳトランジスタのゲート絶縁膜の薄膜化により絶縁破壊が生じる可能性が高くなっている。静電気放電（ＥＳＤ）によるサージ電流から内部回路を保護するため、入出力端子と内部回路との間には入力保護回路が設けられ、高位電源端子と低位電源端子との間には電源間保護回路が設けられる（例えば、特許文献１参照。）。入力保護回路は、入出力端子に過電圧が印加された場合、過電圧を高位電源端子又は低位電源端子に伝達して内部回路を保護する。これに対して電源間保護回路は、高位電源端子又は低位電源端に過電圧が印加された場合、高位電源端子と低位電源端子とを短絡させることにより内部回路を保護する。入出力端子に正の過電圧が印加されると、ストレス電流が入力保護回路により高位電源端子に伝達され、更に電源間保護回路により低位電源端子に伝達されることとなる。

しかしながら、入力保護回路と電源間保護回路が離間して半導体基板上に配置されている場合、入力保護回路から電源間保護回路までの間の高位電源配線の配線長が増大する。この結果、入力保護回路から電源間保護回路までの間の高位電源配線の配線抵抗が増大する。よって、入力保護回路からのストレス電流が低位電源端子へ流れにくく、内部回路のＭＯＳトランジスタのゲート絶縁膜に高電圧が印加されて絶縁破壊を引き起こす恐れがある。入力保護回路と電源間保護回路との間の高位電源配線の配線幅を増大させることにより配線抵抗を削減可能であるが、半導体集積回路の微細化が進んでいるため、電源配線に十分なスペースを確保することは困難である。
特開平１０−３０３３１４号公報

本発明は、電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。

本発明の第１の特徴は、（イ）第１導電型の半導体基板；（ロ）半導体基板の表面に配置された第２導電型の第１〜第４半導体領域、及び第１導電型の基板コンタクト領域；（ハ）第１半導体領域上に集積化された第１保護用トランジスタ；（ニ）第２及び第３半導体領域上にそれぞれ配置された第１導電型の第１及び第２アノード領域；（ホ）第１〜第４半導体領域上にそれぞれ配置された第２導電型の第１〜第４コンタクト領域を備え、第１アノード領域と第３コンタクト領域が入出力端子に接続され、第１保護用トランジスタのソース及びゲートと第１、第２、及び第４コンタクト領域が高位電源に接続され、基板コンタクト領域と第１保護用トランジスタのドレインと第２アノード領域が低位電源に接続される半導体集積回路であることを要旨とする。

本発明の第２の特徴は、（イ）第１導電型の半導体基板；（ロ）半導体基板の表面に配置された第２導電型の第１〜第３半導体領域、及び第１導電型の基板コンタクト領域；（ハ）第１半導体領域上に集積化された第１保護用トランジスタ；（ニ）第１及び第２半導体領域上にそれぞれ配置された第１導電型の第１及び第２アノード領域；（ホ）第１〜第３半導体領域上にそれぞれ配置された第２導電型の第１〜第３コンタクト領域を備え、第１アノード領域と第２コンタクト領域が入出力端子に接続され、第１保護用トランジスタのソース及びゲートと第１及び第３コンタクト領域が高位電源に接続され、基板コンタクト領域と第１保護用トランジスタのドレインと第２アノード領域が低位電源に接続される半導体集積回路であることを要旨とする。

本発明によれば、電源配線の配線幅を増大させることなく配線抵抗を削減し、耐圧の低い内部回路を確実に保護可能な半導体集積回路を提供する。

次に、図面を参照して本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（実装体の構成）
先ず、図１を用いて、本発明の第１〜第３の実施の形態に係る半導体集積回路の実装体の構成を説明する。図１に示す半導体集積回路は、半導体基板５、半導体基板５上に集積化された内部回路４、電源間保護回路２、及び入力保護回路１ａを備える。内部回路４としては、例えばメモリ回路及び中央演算処理装置（ＣＰＵ）等、或いはこれらの組み合わせが使用できる。内部回路４は、例えば多数のＭＯＳトランジスタを備える。また、半導体基板５上にボンディングパッド５０〜５２が配置されている。ボンディングパッド５０、内部回路４、電源間保護回路２、及び入力保護回路１ａは、高位電源配線３０１によりそれぞれ接続される。ボンディングパッド５１、内部回路４、電源間保護回路２、及び入力保護回路１ａは、低位電源配線３０２によりそれぞれ接続される。ボンディングパッド５２、内部回路４、及び入力保護回路１ａは、入出力配線３０３によりそれぞれ接続される。

更に、半導体基板５は、パッケージ６に収納される。パッケージ６の周辺部には、高位電源Ｖ_CCと接続される高位電源端子１１、低位電源Ｖ_SSと接続される低位電源端子１２、外部装置（図示省略）と接続される入出力端子１０等が備えられる。ここで「入出力端子１０」とは、入力端子及び出力端子のいずれか一方、或いは入力端子と出力端子とを兼用する端子を意味する。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路の等価回路の構成を図２を用いて説明する。図２に示す等価回路（保護回路）は、入力保護回路１ａ及び電源間保護回路２ａを備える。入力保護回路１ａは、第１ダイオードＤ₁及び第２ダイオードＤ₂を備える。第１ダイオードＤ₁は、アノードが入出力配線３０３を介して入出力端子１０に接続され、カソードが高位電源配線３０１及び高位電源端子１１を介して高位電源Ｖ_CCに接続される。第２ダイオードＤ₂は、アノードが低位電源配線３０２及び低位電源端子１２を介して低位電源Ｖ_SSに接続され、カソードが入出力配線３０３を介して入出力端子１０に接続される。これに対して電源間保護回路２ａは、第１保護用トランジスタＴｒ₁及び第３ダイオードＤ₃を備える。第１保護用トランジスタＴｒ₁は、ソース、ゲート、及びバックゲートが高位電源配線３０１及び高位電源端子１１を介して高位電源Ｖ_CCに接続され、ドレインが低位電源配線３０２及び低位電源端子１２を介して低位電源Ｖ_SSに接続される。第３ダイオードＤ₃は、アノードが低位電源配線３０２及び低位電源端子１２を介して低位電源Ｖ_SSに接続され、カソードが高位電源配線３０１及び高位電源端子１１を介して高位電源Ｖ_CCに接続される。

本発明の第１の実施の形態に係る半導体集積回路は、図３（ａ）及び（ｂ）に示すように図１に示す回路素子（Ｄ₁，Ｄ₂，Ｄ₃，Ｔｒ₁）をモノリシックに集積化して構成される。尚、図３（ａ）及び（ｂ）においては、図１に示すボンディングパッド５０〜５２、高位電源端子１１、及び低位電源端子１２の図示を省略している。図２（ａ）及び（ｂ）に示す半導体集積回路は、第１導電型（ｐ型）の半導体基板５と、それぞれ隣接して半導体基板５の表面に配置された第２導電型（ｎ型）の第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、及びｐ型⁺の基板コンタクト領域２０８と、第１半導体領域２０１上に集積化された第１保護用トランジスタＴｒ₁と、第２半導体領域１０１及び第３半導体領域１０２上にそれぞれ配置されたｐ⁺型の第１アノード領域１０８及び第２アノード領域１１２と、第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、及び第４半導体領域２０２上にそれぞれ配置されたｎ⁺型の第１コンタクト領域２０３、第２コンタクト領域１０５、第３コンタクト領域１１１、及び第４コンタクト領域２０７とを備える。

また、第１アノード領域１０８と第３コンタクト領域１１１が入出力端子１０に接続され、第１保護用トランジスタＴｒ₁のソース及びゲートと第１コンタクト領域２０３、第２コンタクト領域１０５、及び第４コンタクト領域２０７が高位電源Ｖ_CCに接続され、基板コンタクト領域２０８と第１保護用トランジスタＴｒ₁のドレインと第２アノード領域１１２が低位電源Ｖ_SSに接続される。

更に、第１保護用トランジスタＴｒ₁は、互いに対面して第１半導体領域２０１の表面に配置された第１ソース領域２０５及び第１ドレイン領域２０４と、第１ソース領域２０５から第１ドレイン領域２０４に至るように第１半導体領域２０１の上部に配置された第１ゲート絶縁膜２０９と、第１ゲート絶縁膜２０９の上部に配置された第１ゲート電極２１０とを備える。第１ゲート絶縁膜２０９としては、例えば熱酸化膜等のシリコン酸化膜（ＳｉＯ₂ 膜）が使用できる。

また、第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、及び第４半導体領域２０２は図３（ａ）に示すように、矩形の平面パターンをそれぞれ有している。第１コンタクト領域２０３は、第１ソース領域２０５及び第１ドレイン領域２０４を取り囲んで第１半導体領域２０１の表面に配置される。同様に、第２コンタクト領域１０５は、第１アノード領域１０８を取り囲んで第２半導体領域１０１の表面に配置される。第３コンタクト領域１１１は、第２アノード領域１１２を取り囲んで第３半導体領域１０２の表面に配置される。

更に、第１アノード領域１０８と第３コンタクト領域１１１は入出力配線３０３により短絡され、第１アノード領域１０８、第３コンタクト領域１１１、及び第３半導体領域１０２がほぼ同電位に保たれる。第１ソース領域２０５、第１ゲート電極２１０、第１コンタクト領域２０３、第２コンタクト領域１０５、及び第４コンタクト領域２０７は、高位電源配線３０１により短絡されるため、第１ソース領域２０５、第１ゲート電極２１０、第１コンタクト領域２０３、第１半導体領域、第２コンタクト領域１０５、第２半導体領域１０１、第４コンタクト領域２０７、及び第４半導体領域２０２がほぼ同電位に保たれる。基板コンタクト領域２０８、第１ドレイン領域２０４、及び第２アノード領域１１２は、低位電源配線３０２により短絡されるため、基板コンタクト領域２０８、半導体基板５、第１ドレイン領域２０４、及び第２アノード領域１１２がほぼ同電位に保たれる。

尚、入出力配線３０３、高位電源配線３０１、及び低位電源配線３０２のそれぞれとしては、例えばアルミニウム（Ａｌ）配線、Ａｌ−Ｓｉ配線、銅（Ｃｕ）配線、タングステン（Ｗ）配線等の金属配線、若しくは不純物を添加した多結晶シリコン（ポリシリコン）配線や、これらのシリサイドを用いたポリサイド配線等が使用出来る。

また、第１アノード領域１０８及び第２半導体領域１０１により、図２に示す第１ダイオードＤ₁が構成される。第２アノード領域１１２及び第３半導体領域１０２により、第２ダイオードＤ₂が構成される。半導体基板５及び第４半導体領域２０２により、第３ダイオードＤ₃が構成される。

次に、図３（ａ）及び（ｂ）を用いて、第１の実施の形態に係る半導体集積回路の動作を、入出力端子１０に正の過電圧が印加された場合を例に説明する。

（イ）入出力端子１０に正の過電圧が印加されると、図３（ａ）及び（ｂ）に示す第１アノード領域１０８及び第２半導体領域１０１が順バイアス状態となる。第１アノード領域１０８及び第２半導体領域１０１が順バイアス状態となると、第１アノード領域１０８及び第２半導体領域１０１からなる第１ダイオードＤ₁が導通する。第１ダイオードＤ₁が導通すると、入出力端子１０からの過電圧が高位電源配線３０１を介して高位電源Ｖ_CC、第１コンタクト領域２０３、第１ソース領域２０５、及び第１ゲート電極２１０に伝達される。ここで、過電流の一部は高位電源Ｖ_CCに吸収される。

（ロ）第１コンタクト領域２０３及び第１半導体領域２０１は同電位に保たれているため、逆バイアス状態である第１半導体領域２０１及び第１ドレイン領域２０４の接合面においてアバランシェ降伏が生じる。第１半導体領域２０１及び第１ドレイン領域２０４の接合面においてアバランシェ降伏が生じると、第１ドレイン領域２０４から第１半導体領域２０１に正孔が流入する。第１ドレイン領域２０４から第１半導体領域２０１に正孔が流入すると、第１保護用トランジスタが第１ドレイン領域２０４をエミッタ、第１半導体領域２０１をベース、及び第１ソース領域２０５をコレクタとするｐｎｐ型のバイポーラトランジスタとして動作する。この結果、第２コンタクト領域１０５からのストレス電流が第１保護用トランジスタＴｒ₁及び低位電源配線３０２を介して低位電源Ｖ_SSに吸収される。

次に、入出力端子１０に負の過電圧が印加された場合について説明する。

（イ）入出力端子１０に負の過電圧が印加されると、第２アノード領域１１２及び第３半導体領域１０２が順バイアス状態となる。第２アノード領域１１２及び第３半導体領域１０２が順バイアス状態となると、第２アノード領域１１２及び第３半導体領域１０２からなる第２ダイオードＤ₂が導通する。第２ダイオードＤ₂が導通すると、入出力端子１０からの負の過電圧が低位電源配線３０２を介して低位電源Ｖ_SS、第１ドレイン領域２０４、及び基板コンタクト領域２０８に伝達される。

（ロ）第１ドレイン領域２０４に負の過電圧が印加されると、第１ドレイン領域２０４及び第１半導体領域２０１が逆バイアス状態となる。第１ドレイン領域２０４及び第１半導体領域２０１が逆バイアス状態となると、第１ドレイン領域２０４及び第１半導体領の接合面においてアバランシェ降伏が生じる。第１ドレイン領域２０４及び第１半導体領の接合面においてアバランシェ降伏が生じると、第１保護用トランジスタＴｒ₁が導通する。第１保護用トランジスタＴｒ₁が導通すると、高位電源Ｖ_CCから高位電源配線３０１、第１保護用トランジスタＴｒ₁、第２ダイオードＤ₂、及び入出力配線３０３を介して電流が流れる。この結果、入出力端子１０に印加された負の過電圧が低位電源Ｖ_SS及び高位電源Ｖ_CCに吸収される。

このように、第１の実施の形態に係る半導体集積回路によれば、図２に示す入力保護回路１ａと電源間保護回路２との間の高位電源配線３０１の配線長を短縮して配線抵抗を低減させることができる。同様に、入力保護回路１ａと電源間保護回路２との間の低位電源配線３０２の配線抵抗を低減させることができる。したがって、例えば多数のＭＯＳトランジスタを具備する内部回路４に対しても絶縁破壊等の故障が発生するのを防止できる。

（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る半導体集積回路は、図４に示すように、半導体基板５の上部に配置された複数の（第１〜第３）金属配線層４１１〜４１３を更に備える。また、図２に示す高位電源Ｖ_CCからの電位が、複数の金属配線層４１１〜４１３の最上層、即ち第３金属配線層４１３を用いて供給される。即ち、高位電源配線３０１を多層配線層の最上層に固定することにより、高位電源配線３０１に迂回配線が生じるのを防止する。尚、図４においては層間絶縁膜の図示を省略している。

また、図３に示す入出力端子１０に正の過電圧が印加された場合、ストレス電流が第２コンタクト領域１０５から第１ソース領域２０５に向けて流れる。ここで、第２コンタクト領域１０５からのストレス電流は、ヴィア５０１ｂ及び５０１ｃ、ランド配線５０２ｂ及び５０２ｃ、ヴィア５０３ｂ及び５０３ｃ、ランド配線５０４ｂ及び５０４ｃ、ヴィア５０５ｂ及び５０５ｃを介して第３金属配線層４１３に伝達される。第３金属配線層４１３に伝達されたストレス電流は、ヴィア５０５ａ、ランド配線５０４ａ、ヴィア５０３ａ、ランド配線５０２ａ、及びヴィア５０１ａを介して第１ソース領域２０５に更に伝達される。

更に、図５に示すように、高位電源配線３０１と信号配線４２１が交差する場合、信号配線４２１に迂回配線を設ける。図５に示す例においては、信号配線４２１の一部分４２１ａ及び４２１ｃは、高位電源配線３０１と同一の金属配線層に設けられ、高位電源配線３０１と交差する箇所４２１ｂについては、ヴィア４２２ａ及び４２２ｂを介して１層下の金属配線層に設けられている。

このように、高位電源配線３０１を多層配線層の最上層に固定し、高位電源配線３０１と信号配線が交差する箇所については、信号配線側に迂回配線を設けることにより、高位電源配線３０１の配線抵抗を削減する。この結果、図４に示す第２コンタクト領域１０５から第１ソース領域２０５にストレス電流が流れやすくなり、図１に示す内部回路４における絶縁破壊の発生を防止できる。

（第１の実施の形態の第２の変形例）
第１の実施の形態の第２の変形例に係る半導体集積回路として、図６及び図７に示すように、第１半導体領域２０１と第２半導体領域１０１との間に第４半導体領域２０２０及び基板コンタクト領域２０８０を配置しても良い。或いは、第２半導体領域１０１と第３半導体領域１０２との間に第４半導体領域２０２０及び基板コンタクト領域２０８０を配置しても良い。即ち、図３（ａ）に示す第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、及び基板コンタクト領域２０８は、図３（ａ）に示す配置に限られず、それぞれ近傍に配置されていればよい。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路の等価回路は、図８に示すように、入力保護回路１ｂが、第２保護用トランジスタＴｒ₂及び第３保護用トランジスタＴｒ₃を更に備える点が図２と異なる。第２保護用トランジスタＴｒ₂は、ドレインが入出力配線３０３を介して入出力端子１０に接続され、ゲート、ソース、及びバックゲートが高位電源配線３０１及び高位電源端子１１を介して高位電源Ｖ_CCに接続される。第３保護用トランジスタＴｒ₃は、ドレインが入出力配線３０３を介して入出力端子１０に接続され、ゲート、ソース、及びバックゲートが低位電源配線３０２及び低位電源端子１２を介して低位電源Ｖ_SSに接続される。

第２の実施の形態に係る半導体集積回路は、図９及び図１０に示すように、第２半導体領域１０１上に集積化された第２保護用トランジスタＴｒ₂と、第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、及び基板コンタクト領域２０８のいずれかと隣接して半導体基板５上に集積化された第３保護用トランジスタＴｒ₃とを更に備える点が図２と異なる。図９及び図１０に示す例においては、第３半導体領域１０２と基板コンタクト領域２０８との間において、第３保護用トランジスタＴｒ₃が半導体基板５上に集積化されている。

また、第２保護用トランジスタＴｒ₂は、図１０に示すように、ｐ⁺型の第２ソース領域１１７、ｐ⁺型の第２ドレイン領域１１８、第２ゲート絶縁膜１１９、及び第２ゲート電極１２０を備える。第２ソース領域１１７及び第２ドレイン領域１１８は、互いに対面して第２半導体領域１０１の表面に配置される。第２ゲート絶縁膜１１９は、第２ソース領域１１７から第２ドレイン領域１１８に至るように第２半導体領域１０１の上部に配置される。第２ゲート電極１２０は第２ゲート絶縁膜１１９の上部に配置される。

更に、第３保護用トランジスタＴｒ₃は、ｎ⁺型の第３ソース領域１１４、ｎ⁺型の第３ドレイン領域１１３、第３ゲート絶縁膜１１５、及び第３ゲート電極１１６を備える。第３ソース領域１１４及び第３ドレイン領域１１３は、互いに対面して半導体基板５の表面に配置される。第３ゲート絶縁膜１１５は、第３ソース領域１１４から第３ドレイン領域１１３に至るように半導体基板５の上部に配置される。第３ゲート電極１１６は第３ゲート絶縁膜１１５の上部に配置される。

第２ドレイン領域１１８及び第３ドレイン領域１１３は、入出力配線３０３により短絡されるため、第１アノード領域１０８、第３コンタクト領域１１１、及び第３半導体領域１０２とほぼ同電位に保たれる。第２ソース領域１１７及び第２ゲート電極１２０は、高位電源配線３０１により短絡されるため、第１ソース領域２０５、第１ゲート電極２１０、第１コンタクト領域２０３、第１半導体領域２０１、第２コンタクト領域１０５、第２半導体領域１０１、第４コンタクト領域２０７、及び第４半導体領域２０２とほぼ同電位に保たれる。第３ソース領域１１４及び第３ゲート電極１１６は、低位電源配線３０２により短絡されるため、基板コンタクト領域２０８、第１ドレイン領域２０４、及び第２アノード領域１１２とほぼ同電位に保たれる。その他の構成については図３（ａ）及び（ｂ）と同様である。

次に、図９及び図１０を用いて、第２の実施の形態に係る半導体集積回路の動作を、入出力端子１０に正の過電圧が印加された場合を例に説明する。但し、第１の実施の形態に係る半導体集積回路と同様の動作については、重複する説明を省略する。

（イ）通常動作時において、図１０に示す第３保護用トランジスタＴｒ₃は高抵抗に保たれるため、入出力端子１０から低位電源Ｖ_SSに電流は流れない。入出力端子１０に正の過電圧が印加されると、第３ドレイン領域１１３及び半導体基板５が逆バイアス状態となり、過電圧の電圧値が一定値を越えると第３ドレイン領域１１３及び半導体基板５の接合面においてアバランシェ降伏が生じる。

（ロ）第３ドレイン領域１１３及び半導体基板５の接合面においてアバランシェ降伏が生じると、第３ドレイン領域１１３から半導体基板５に電子が流入する。第３ドレイン領域１１３から半導体基板５に電子が流入すると、第３保護用トランジスタＴｒ₃が第３ドレイン領域１１３をコレクタ、半導体基板５をベース、及び第３ソース領域１１４をエミッタとするｎｐｎ型のバイポーラトランジスタとして動作し、第３保護用トランジスタＴｒ₃が導通状態となる。この結果、入出力端子１０から入出力配線３０３、第３保護用トランジスタＴｒ₃、及び低位電源配線３０２を介して低位電源Ｖ_SSにストレス電流が流れる。また、低位電源Ｖ_SSで吸収しきれなかったストレス電流は、第３ダイオードＤ₃により高位電源Ｖ_CCに伝達されて吸収される。

次に、負の過電圧が入出力端子１０に印加された場合について説明する。但し、正の過電圧が入出力端子１０に印加された場合と同様の動作、及び第１の実施の形態に係る半導体集積回路と同様の動作に関しては、重複する説明を省略する。

（イ）通常動作時において、第２保護用トランジスタＴｒ₂は高抵抗に保たれ、高位電源Ｖ_CCから入出力端子１０に電流は流れない。入出力端子１０に負の過電圧が印加されると、第２ドレイン領域１１８及び第２半導体領域１０１が逆バイアス状態となり、第２ドレイン領域１１８及び第２半導体領域１０１の接合面においてアバランシェ降伏が生じる。

（ロ）第２ドレイン領域１１８及び第２半導体領域１０１の接合面においてアバランシェ降伏が生じると、第２ドレイン領域１１８から第２半導体領域１０１に正孔が流入する。第２ドレイン領域１１８から第２半導体領域１０１に正孔が流入すると、第２保護用トランジスタＴｒ₂が第２ドレイン領域１１８をエミッタ、第２半導体領域１０１をベース、及び第２ソース領域１１７をコレクタとするｐｎｐ型のバイポーラトランジスタとして動作し、第２保護用トランジスタＴｒ₂が導通する。この結果、高位電源Ｖ_CCから入出力端子１０に電流が流れ、負の過電圧が吸収される。

このように、第２の実施の形態に係る半導体集積回路によれば、第２保護用トランジスタＴｒ₂及び第３保護用トランジスタＴｒ₃を更に備えることにより、ストレス電流が分流され、サージ耐圧及びサージ電流耐量を向上させることができる。

（第２の実施の形態の第１の変形例）
第２の実施の形態の第１の変形例に係る半導体集積回路として図１１に示すように、図９に示す第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、基板コンタクト領域２０８、第３ドレイン領域１１３、及び第３ソース領域１１４を一列に並べる以外の構成を採用しても良い。図１１に示すように第１半導体領域２０１、第２半導体領域１０１、第３半導体領域１０２、第４半導体領域２０２、基板コンタクト領域２０８、第３ドレイン領域１１３、及び第３ソース領域１１４を半導体基板５上に配置した場合においても、図９及び図１０と同様に高位電源配線３０１及び低位電源配線３０２のそれぞれの配線抵抗を削減できる。

（第２の実施の形態の第２の変形例）
第２の実施の形態の第２の変形例に係る半導体集積回路として図１２及び図１３に示すように、第１半導体領域２０１と第２半導体領域１０１との間に第４半導体領域２０２１を配置しても良い。

（第２の実施の形態の第３の変形例）
第２の実施の形態の第３の変形例に係る半導体集積回路として図１４及び図１５に示すように、第１半導体領域２０１と第２半導体領域１０１との間に基板コンタクト領域２０８０を配置しても良い。

（第２の実施の形態の第４の変形例）
第２の実施の形態の第４の変形例に係る半導体集積回路として図１６及び図１７に示すように、第１半導体領域２０１と第２半導体領域１０１との間に第４半導体領域２０２１及び基板コンタクト領域２０８０を配置しても良い。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体集積回路は、図１８及び図１９に示すように、半導体基板５の表面に配置されたｎ型の第１半導体領域２０１０、第２半導体領域１０２０、第３半導体領域２０２２、及びｐ⁺型の基板コンタクト領域２０８と、第１半導体領域２０１０上に集積化された第１保護用トランジスタＴｒ₁と、第１半導体領域２０１０及び第２半導体領域１０２０上にそれぞれ配置されたｐ⁺型の第１アノード領域１０８及び第２アノード領域１１２と、第１半導体領域２０１０、第２半導体領域１０２０、及び第３半導体領域２０２２上にそれぞれ配置されたｎ⁺型の第１コンタクト領域２０３０、第２コンタクト領域１１１０、及び第３コンタクト領域２０７２とを備える。

また、第１アノード領域１０８と第２コンタクト領域１１１０が入出力端子１０に接続される。第１保護用トランジスタＴｒ₁のソース及びゲートと第１コンタクト領域２０３０及び第３コンタクト領域２０７２が高位電源Ｖ_CCに接続される。基板コンタクト領域２０８と第１保護用トランジスタＴｒ₁のドレインと第２アノード領域１１２が低位電源Ｖ_SSに接続される。

更に、図１８及び図１９に示す半導体集積回路は、第１半導体領域２０１０上に集積化された第２保護用トランジスタＴｒ₂と、第１半導体領域２０１０、第２半導体領域１０２０、第３半導体領域２０２２、及び基板コンタクト領域２０８のいずれかと隣接して半導体基板５上に集積化された第３保護用トランジスタＴｒ₃とを備える。図１８及び図１９に示す例においては、第２半導体領域１０２０と基板コンタクト領域２０８との間において、第３保護用トランジスタＴｒ₃が半導体基板５上に集積化されている。第２保護用トランジスタＴｒ₂は、図１９に示すように、ｐ⁺型の第２ソース領域１１７１、ｐ⁺型の第２ドレイン領域１１８１、第２ゲート絶縁膜１１９１、及び第２ゲート電極１２０１を備える。その他の構成については、図３（ａ）及び（ｂ）、図９、及び図１０と同様である。

次に、図１８及び図１９を用いて、第２の実施の形態に係る半導体集積回路の動作を、入出力端子１０に正の過電圧が印加された場合を例に説明する。但し、第１の実施の形態に係る半導体集積回路と同様の動作については、重複する説明を省略する。

（イ）通常動作時において、図１９に示す第３保護用トランジスタＴｒ₃は高抵抗に保たれるため、入出力端子１０から低位電源Ｖ_SSに電流は流れない。入出力端子１０に正の過電圧が印加されると、第３ドレイン領域１１３及び半導体基板５が逆バイアス状態となり、過電圧の電圧値が一定値を越えると第３ドレイン領域１１３及び半導体基板５の接合面においてアバランシェ降伏が生じる。

（ロ）第３ドレイン領域１１３及び半導体基板５の接合面においてアバランシェ降伏が生じると、第３ドレイン領域１１３から半導体基板５に電子が流入する。第３ドレイン領域１１３から半導体基板５に電子が流入すると、第３保護用トランジスタＴｒ₃が第３ドレイン領域１１３をコレクタ、半導体基板５をベース、及び第３ソース領域１１４をエミッタとするｎｐｎ型のバイポーラトランジスタとして動作し、第３保護用トランジスタＴｒ₃が導通状態となる。この結果、入出力端子１０から入出力配線３０３、第３保護用トランジスタＴｒ₃、及び低位電源配線３０２を介して低位電源Ｖ_SSにストレス電流が流れる。また、低位電源Ｖ_SSで吸収しきれなかったストレス電流は、第３ダイオードＤ₃により高位電源Ｖ_CCに伝達されて吸収される。

次に、負の過電圧が入出力端子１０に印加された場合について説明する。但し、正の過電圧が入出力端子１０に印加された場合と同様の動作、及び第１の実施の形態に係る半導体集積回路と同様の動作に関しては、重複する説明を省略する。

（イ）通常動作時において、第２保護用トランジスタＴｒ₂は高抵抗に保たれ、高位電源Ｖ_CCから入出力端子１０に電流は流れない。入出力端子１０に負の過電圧が印加されると、第２ドレイン領域１１８１及び第１半導体領域２０１０が逆バイアス状態となり、第２ドレイン領域１１８１及び第１半導体領域２０１０の接合面においてアバランシェ降伏が生じる。

（ロ）第２ドレイン領域１１８１及び第１半導体領域２０１０の接合面においてアバランシェ降伏が生じると、第２ドレイン領域１１８１から第１半導体領域２０１０に正孔が流入する。第２ドレイン領域１１８１から第１半導体領域２０１０に正孔が流入すると、第２保護用トランジスタＴｒ₂が第２ドレイン領域１１８１をエミッタ、第１半導体領域２０１０をベース、及び第２ソース領域１１７１をコレクタとするｐｎｐ型のバイポーラトランジスタとして動作し、第２保護用トランジスタＴｒ₂が導通する。この結果、高位電源Ｖ_CCから入出力端子１０に電流が流れ、負の過電圧が吸収される。

このように、第３の実施の形態に係る半導体集積回路によれば、第２保護用トランジスタＴｒ₂及び第３保護用トランジスタＴｒ₃を更に備えることにより、ストレス電流が分流され、サージ耐圧及びサージ電流耐量を向上させることができる。また、第１保護用トランジスタＴｒ₁、第２保護用トランジスタＴｒ₂、及び第１ダイオードＤ₁を同一の半導体領域、即ち第１半導体領域２０１０上に集積化することにより、図９及び図１０と比して回路面積を削減できる。

（第３の実施の形態の変形例）
第３の実施の形態の変形例に係る半導体集積回路として、図２０及び図２１に示すように、第３半導体領域２０２３上にｐ型のバックゲート領域２５０を配置し、バックゲート領域２５０上に第３保護用トランジスタＴｒ₃を集積化しても良い。バックゲート領域２５０上にはｐ⁺型のコンタクト領域２５１が配置される。図２０及び図２１に示す半導体集積回路においても、図９及び図１０と比して回路面積を削減できる。

（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

その他の実施の形態に係る半導体集積回路の実装例として、図２２に示すように、図１に示す入力保護回路１ａ及び電源間保護回路２ａと離間して電源間保護回路２ｂを別途配置しても良い。

上述した第１〜第３の実施の形態に係る第１保護用トランジスタＴｒ₁、第２保護用トランジスタＴｒ₂、及び第３保護用トランジスタＴｒ₃としては、ＭＯＳトランジスタに限らず、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）又はＭＩＳＳＩＴ等の様々なトランジスタが使用可能である。

既に述べた第１の実施の形態の第１の変形例においては、高位電源配線３０１を多層配線層の最上層に固定する一例を説明した。同様に第２及び第３の実施の形態においても高位電源配線３０１を多層配線層の最上層に固定しても良い。

このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

第１の実施の形態に係る半導体集積回路の実装例を示す模式図である。 第１の実施の形態に係る半導体集積回路の等価回路の構成を示す回路図である。 図３（ａ）は第１の実施の形態に係る半導体集積回路の上面略図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ間の模式的な断面図である。 第１の実施の形態の第１の変形例に係る半導体集積回路の配線例を示す断面図である。 第１の実施の形態の第１の変形例に係る半導体集積回路における迂回配線の様子を示す模式図である。 第１の実施の形態の第２の変形例に係る半導体集積回路の上面略図である。 図６のＡ−Ａ間の模式的な断面図である。 第２の実施の形態に係る半導体集積回路の等価回路の構成を示す回路図である。 第２の実施の形態に係る半導体集積回路の上面略図である。 図９のＡ−Ａ間の模式的な断面図である。 第２の実施の形態の第１の変形例に係る半導体集積回路の上面略図である。 第２の実施の形態の第２の変形例に係る半導体集積回路の上面略図である。 図１２のＡ−Ａ間の模式的な断面図である。 第２の実施の形態の第３の変形例に係る半導体集積回路の上面略図である。 図１４のＡ−Ａ間の模式的な断面図である。 第２の実施の形態の第４の変形例に係る半導体集積回路の上面略図である。 図１６のＡ−Ａ間の模式的な断面図である。 第３の実施の形態に係る半導体集積回路の上面略図である。 図１８のＡ−Ａ間の模式的な断面図である。 第３の実施の形態の変形例に係る半導体集積回路の上面略図である。 図２０のＡ−Ａ間の模式的な断面図である。 その他の実施の形態に係る半導体集積回路の実装例を示す模式図である。

符号の説明

１０１、１０２０…第２半導体領域
１０２、２０２２、２０２３…第３半導体領域
１０５、１１１０…第２コンタクト領域
１０８…第１アノード領域
１１１、２０７２…第３コンタクト領域
１１２…第２アノード領域
２０１、２０１０…第１半導体領域
２０２、２０２０、２０２１…第４半導体領域
２０３、２０３０…第１コンタクト領域
２０７…第４コンタクト領域
２０８、２０８０…基板コンタクト領域
Ｔｒ₁…第１保護用トランジスタ
Ｔｒ₂…第２保護用トランジスタ
Ｔｒ₃…第３保護用トランジスタ

Claims (5)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面に配置された第２導電型の第１〜第４半導体領域、及び第１導電型の基板コンタクト領域と、
   前記第１半導体領域上に集積化された第１保護用トランジスタと、
   前記第２及び第３半導体領域上にそれぞれ配置された第１導電型の第１及び第２アノード領域と、
   前記第１〜第４半導体領域上にそれぞれ配置された第２導電型の第１〜第４コンタクト領域
   とを備え、前記第１アノード領域と前記第３コンタクト領域が入出力端子に接続され、前記第１保護用トランジスタのソース及びゲートと前記第１、第２、及び第４コンタクト領域が高位電源に接続され、前記基板コンタクト領域と前記第１保護用トランジスタのドレインと前記第２アノード領域が低位電源に接続されることを特徴とする半導体集積回路。
2. 前記第２半導体領域上に集積化された第２保護用トランジスタと、
   前記第１〜第４半導体領域、及び前記基板コンタクト領域のいずれかと隣接して前記半導体基板上に集積化された第３保護用トランジスタ
   とを更に備え、前記第２保護用トランジスタ及び前記第３保護用トランジスタのそれぞれのドレインが前記入出力端子に接続され、前記第２保護用トランジスタのソース及びゲートが前記高位電源に接続され、前記第３保護用トランジスタのソース及びゲートが前記低位電源に接続されることを特徴とする請求項１に記載の半導体集積回路。
3. 第１導電型の半導体基板と、
   前記半導体基板の表面に配置された第２導電型の第１〜第３半導体領域、及び第１導電型の基板コンタクト領域と、
   前記第１半導体領域上に集積化された第１保護用トランジスタと、
   前記第１及び第２半導体領域上にそれぞれ配置された第１導電型の第１及び第２アノード領域と、
   前記第１〜第３半導体領域上にそれぞれ配置された第２導電型の第１〜第３コンタクト領域
   とを備え、前記第１アノード領域と前記第２コンタクト領域が入出力端子に接続され、前記第１保護用トランジスタのソース及びゲートと前記第１及び第３コンタクト領域が高位電源に接続され、前記基板コンタクト領域と前記第１保護用トランジスタのドレインと前記第２アノード領域が低位電源に接続されることを特徴とする半導体集積回路。
4. 前記第１半導体領域上に集積化された第２保護用トランジスタと、
   前記第１〜第３半導体領域、及び前記基板コンタクト領域のいずれかと隣接して前記半導体基板上に集積化された第３保護用トランジスタ
   とを更に備え、前記第２保護用トランジスタ及び前記第３保護用トランジスタのそれぞれのドレインが前記入出力端子に接続され、前記第２保護用トランジスタのソース及びゲートが前記高位電源に接続され、前記第３保護用トランジスタのソース及びゲートが前記低位電源に接続されることを特徴とする請求項３に記載の半導体集積回路。
5. 前記半導体基板の上部に配置された複数の金属配線層を更に備え、前記高位電源からの電圧が前記複数の金属配線層の最上層を用いて伝達されることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。

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