JPH11261011A - 半導体集積回路装置の保護回路 - Google Patents
半導体集積回路装置の保護回路Info
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- JPH11261011A JPH11261011A JP10073582A JP7358298A JPH11261011A JP H11261011 A JPH11261011 A JP H11261011A JP 10073582 A JP10073582 A JP 10073582A JP 7358298 A JP7358298 A JP 7358298A JP H11261011 A JPH11261011 A JP H11261011A
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- Japan
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- protection circuit
- bonding pads
- circuit
- bonding pad
- diffusion layer
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Abstract
(57)【要約】
【課題】保護回路の領域確保による内部回路の集積度の
低下を防ぐ半導体集積回路装置提供。 【解決手段】保護回路を、ボンディングパッド直下及び
ボンディングパッド間に配置する。
低下を防ぐ半導体集積回路装置提供。 【解決手段】保護回路を、ボンディングパッド直下及び
ボンディングパッド間に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に静電保護回路のレイアウト構造に関する。
し、特に静電保護回路のレイアウト構造に関する。
【０００２】
【従来の技術】半導体集積回路装置においては、外部か
らの過電圧入力に対する保護機能として、ボンディング
パッドと半導体集積回路装置内の内部回路との間に静電
保護回路が設けられている。
らの過電圧入力に対する保護機能として、ボンディング
パッドと半導体集積回路装置内の内部回路との間に静電
保護回路が設けられている。
【０００３】図７は、従来の半導体集積回路装置の静電
保護回路の一例を示す平面図である。図７において、１
はボンディングパッド、２は静電保護回路、３は金属配
線、４は内部回路である。
保護回路の一例を示す平面図である。図７において、１
はボンディングパッド、２は静電保護回路、３は金属配
線、４は内部回路である。
【０００４】図８は、図７におけるＣ−Ｃ′線の断面図
である。図８を参照すると、シリコン基板上部には、イ
オン注入及び拡散工程を経てＮ型ウエル１２及びＰ型ウ
エル８が形成されており、これらのＮ型ウエル１２、Ｐ
型ウエル８の上部にそれぞれＰ型拡散層５、９、１０、
Ｎ型拡散層６、７、１１、及び、ゲート酸化膜を介して
ゲート電極３８、３９が形成され、ＮチャネルＭＯＳト
ランジスタ１３及びＰチャネルＭＯＳトランジスタ１４
が形成されている。
である。図８を参照すると、シリコン基板上部には、イ
オン注入及び拡散工程を経てＮ型ウエル１２及びＰ型ウ
エル８が形成されており、これらのＮ型ウエル１２、Ｐ
型ウエル８の上部にそれぞれＰ型拡散層５、９、１０、
Ｎ型拡散層６、７、１１、及び、ゲート酸化膜を介して
ゲート電極３８、３９が形成され、ＮチャネルＭＯＳト
ランジスタ１３及びＰチャネルＭＯＳトランジスタ１４
が形成されている。
【０００５】ＮチャンルＭＯＳトランジスタ１３のＮ型
拡散層６はＧＮＤに、Ｎ型拡散層７は金属配線３を通し
てボンディングパッド１にそれぞれ接続される。また、
ＮチャネルＭＯＳトランジスタ１３のＰ型ウエル８はＰ
型拡散層５を通してＧＮＤに接続されている。
拡散層６はＧＮＤに、Ｎ型拡散層７は金属配線３を通し
てボンディングパッド１にそれぞれ接続される。また、
ＮチャネルＭＯＳトランジスタ１３のＰ型ウエル８はＰ
型拡散層５を通してＧＮＤに接続されている。
【０００６】ＰチャネルＭＯＳトランジスタ１４のＰ型
拡散層１０は電源ＶＤＤに、Ｐ型拡散層９は金属配線３
を通してボンディングパッド１にそれぞれ接続される。
また、ＰチャネルＭＯＳトランジスタ１４のＮ型ウエル
１２はＮ型拡散層１１を通して電源ＶＤＤに接続されて
いる。
拡散層１０は電源ＶＤＤに、Ｐ型拡散層９は金属配線３
を通してボンディングパッド１にそれぞれ接続される。
また、ＰチャネルＭＯＳトランジスタ１４のＮ型ウエル
１２はＮ型拡散層１１を通して電源ＶＤＤに接続されて
いる。
【０００７】金属配線３はボンディングパッド１と内部
回路４とを接続するものである。
回路４とを接続するものである。
【０００８】図９は、上記した構成を等価的な回路で表
したものである。
したものである。
【０００９】上記した第一の例においては、Ｎチャネル
トランジスタ１３のスナップバック特性、及びＮ型拡散
層７とＰ型ウエル８のＰＮ接合によるダイオード特性に
より保護回路が形成され、また、同じく、Ｐチャネルト
ランジスタ１４のスナップバック特性及びＰ型拡散層９
とＮ型ウエル１２のＰＮ接合によるダイオード特性によ
り保護回路が形成されることにより、ボンディングパッ
ドより入力された高電圧から内部回路を保護する働きを
する。
トランジスタ１３のスナップバック特性、及びＮ型拡散
層７とＰ型ウエル８のＰＮ接合によるダイオード特性に
より保護回路が形成され、また、同じく、Ｐチャネルト
ランジスタ１４のスナップバック特性及びＰ型拡散層９
とＮ型ウエル１２のＰＮ接合によるダイオード特性によ
り保護回路が形成されることにより、ボンディングパッ
ドより入力された高電圧から内部回路を保護する働きを
する。
【００１０】図４は、従来の半導体集積回路装置の静電
保護回路の第二の例を示す平面図である。図４におい
て、１５はボンディングパッド、１７は静電保護回路、
１６は金属配線、１８は内部回路である。
保護回路の第二の例を示す平面図である。図４におい
て、１５はボンディングパッド、１７は静電保護回路、
１６は金属配線、１８は内部回路である。
【００１１】図５は、図４におけるＢ−Ｂ' 線の断面
図である。図５を参照すると、シリコン基板上部には、
イオン注入及び拡散工程等を経てＮ型ウエル２２及びＰ
型ウエル２０が形成され、更に、これらＮ型ウエル２２
及びＰ型ウエル２０の上部に金属配線１６が設けられて
いる。
図である。図５を参照すると、シリコン基板上部には、
イオン注入及び拡散工程等を経てＮ型ウエル２２及びＰ
型ウエル２０が形成され、更に、これらＮ型ウエル２２
及びＰ型ウエル２０の上部に金属配線１６が設けられて
いる。
【００１２】この金属配線１６は、ボンディングパッド
１５と内部回路１８とを接続するものである。
１５と内部回路１８とを接続するものである。
【００１３】ボンディングパッド１５の直下のＰ型ウエ
ル２０には、Ｎ型拡散層１９が形成されており、このＮ
型拡散層１９とＰ型ウエル２０間のＰＮ接合によって保
護ダイオード２３が形成されている。
ル２０には、Ｎ型拡散層１９が形成されており、このＮ
型拡散層１９とＰ型ウエル２０間のＰＮ接合によって保
護ダイオード２３が形成されている。
【００１４】また、ボンディングパッド１５から内部回
路１８へと至る部分には保護ダイオード２４が形成され
ている。
路１８へと至る部分には保護ダイオード２４が形成され
ている。
【００１５】保護ダイオード２４は、Ｎ型ウエル２２に
打ち込まれたＰ型拡散層２１と上記Ｎ型ウエル２２間の
ＰＮ接合を利用したもので、Ｐ型拡散層２１はコンタク
トホールを介して上部の金属配線１６と接続されてい
る。
打ち込まれたＰ型拡散層２１と上記Ｎ型ウエル２２間の
ＰＮ接合を利用したもので、Ｐ型拡散層２１はコンタク
トホールを介して上部の金属配線１６と接続されてい
る。
【００１６】なお、Ｎ型ウエル２２は、図示されない部
分を通して電源ＶＤＤに接続されている。また、Ｐ型ウ
エル２０は図示されない部分を通してＧＮＤに接続され
ている。図６は、これらを等価的な回路で表したもので
ある。
分を通して電源ＶＤＤに接続されている。また、Ｐ型ウ
エル２０は図示されない部分を通してＧＮＤに接続され
ている。図６は、これらを等価的な回路で表したもので
ある。
【００１７】この第二の例においては、ボンディングパ
ッド直下にあるＰＮ接合ダイオード２３及びボンディン
グパッド１５と内部回路間１８に形成されるＰＮ接合ダ
イオード２４のダイオード特性による保護回路が形成さ
れることにより、ボンディングパッド１５より入力され
た高電圧から内部回路を保護する働きをする。
ッド直下にあるＰＮ接合ダイオード２３及びボンディン
グパッド１５と内部回路間１８に形成されるＰＮ接合ダ
イオード２４のダイオード特性による保護回路が形成さ
れることにより、ボンディングパッド１５より入力され
た高電圧から内部回路を保護する働きをする。
【００１８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体集積回路装置の静電保護回路は下記記載
の問題点を有している。
た従来の半導体集積回路装置の静電保護回路は下記記載
の問題点を有している。
【００１９】（１）上記第一の例においては、内部領域
の集積密度の向上を図ることができず、内部回路の集積
度が低下する、ということである。
の集積密度の向上を図ることができず、内部回路の集積
度が低下する、ということである。
【００２０】その理由は、保護回路２を構成するＮチャ
ネルＭＯＳトランジスタ１３及びＰチャネルＭＯＳトラ
ンジスタ１４はボンディングパッド１と内部回路４の間
に構成されており、保護回路２を構成するのに比較的大
きな領域を必要とするため、
ネルＭＯＳトランジスタ１３及びＰチャネルＭＯＳトラ
ンジスタ１４はボンディングパッド１と内部回路４の間
に構成されており、保護回路２を構成するのに比較的大
きな領域を必要とするため、
【００２１】（２）また上記第二の例においても同様
に、内部領域の集積密度の向上を図ることができないと
いう問題点を有している。
に、内部領域の集積密度の向上を図ることができないと
いう問題点を有している。
【００２２】その理由は、保護回路１７を構成するＰＮ
接合ダイオード２３はボンディングパッド１５と内部回
路１８の間に構成されており、保護回路１７を構成する
のに比較的大きな領域を必要とするためである。
接合ダイオード２３はボンディングパッド１５と内部回
路１８の間に構成されており、保護回路１７を構成する
のに比較的大きな領域を必要とするためである。
【００２３】なお、保護回路の省エスペース化を図り、
集積度向上を図る従来の方式として、例えば特開平４−
２０６７６８号公報には、ボンディングパッド（電極パ
ッド）の直下の半導体基板中に形成され半導体基板との
間で保護ダイオードを形成することにより、保護回路の
省スペース化を図るようにした構成が提案されており、
また、特開昭５７−０１６４５７１号公報には、パッド
の一部又は全部の直下に、入力保護回路を、コンタクト
ホールを設け、その下部に半導体基板と逆導電型の半導
体領域を設けることで構成するようにした半導体集積回
路が提案されている。
集積度向上を図る従来の方式として、例えば特開平４−
２０６７６８号公報には、ボンディングパッド（電極パ
ッド）の直下の半導体基板中に形成され半導体基板との
間で保護ダイオードを形成することにより、保護回路の
省スペース化を図るようにした構成が提案されており、
また、特開昭５７−０１６４５７１号公報には、パッド
の一部又は全部の直下に、入力保護回路を、コンタクト
ホールを設け、その下部に半導体基板と逆導電型の半導
体領域を設けることで構成するようにした半導体集積回
路が提案されている。
【００２４】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、静電保護回路領域
による内部回路の集積度の低下を回避する防ぐ半導体集
積回路装置を提供することにある。
なされたものであって、その目的は、静電保護回路領域
による内部回路の集積度の低下を回避する防ぐ半導体集
積回路装置を提供することにある。
【００２５】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体集積回路装置は、半導体集積回路装置と
して必要な静電保護回路領域を、ボンディングパッド直
下、及びボンディングパッド間に配置し、ボンディング
パッドと内部回路間に静電保護回路を配置しないように
したものである。
本発明の半導体集積回路装置は、半導体集積回路装置と
して必要な静電保護回路領域を、ボンディングパッド直
下、及びボンディングパッド間に配置し、ボンディング
パッドと内部回路間に静電保護回路を配置しないように
したものである。
【００２６】また、ボンディングパッド間の保護素子を
それぞれのボンディングパッドで共用するように構成さ
れる。
それぞれのボンディングパッドで共用するように構成さ
れる。
【００２７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路装置は、その好ま
しい実施の形態において、静電保護回路領域（図１の２
７）をボンディングパッド直下及びボンディングパッド
（図１の２５、２６）の間に配置し、ボンディングパッ
ドと内部回路（図１の２８）間に静電保護回路を配置し
ない。このため、上記した従来の構成と比較して内部領
域を拡大し、内部回路の集積度の向上を可能としてい
る。
に説明する。本発明の半導体集積回路装置は、その好ま
しい実施の形態において、静電保護回路領域（図１の２
７）をボンディングパッド直下及びボンディングパッド
（図１の２５、２６）の間に配置し、ボンディングパッ
ドと内部回路（図１の２８）間に静電保護回路を配置し
ない。このため、上記した従来の構成と比較して内部領
域を拡大し、内部回路の集積度の向上を可能としてい
る。
【００２８】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の半導体集積回
路装置の一例を示す平面図である。図１において、２
５、２６はボンディングパッド、２７は保護回路、２８
は内部回路である。
に説明する。図１は、本発明の一実施例の半導体集積回
路装置の一例を示す平面図である。図１において、２
５、２６はボンディングパッド、２７は保護回路、２８
は内部回路である。
【００２９】図１を参照すると、本実施例において、ボ
ンディングパッド２５、２６と、内部回路２８の間には
保護回路は存在せず、静電保護回路は、ボンディングパ
ッド２５、２６の直下、及びボンディングパッド２５、
２６の間に設けられている。
ンディングパッド２５、２６と、内部回路２８の間には
保護回路は存在せず、静電保護回路は、ボンディングパ
ッド２５、２６の直下、及びボンディングパッド２５、
２６の間に設けられている。
【００３０】図２は、図１のＡ−Ａ' 線の断面図であ
る。図２を参照すると、シリコン基板上部にはイオン注
入及び拡散工程等を経て、Ｐ型ウエル３７が形成され、
さらに、これらのＰ型ウエル３７の上部にそれぞれＰ型
拡散層３０、３６、Ｎ型拡散層３１、３２、３３、３
４、３５が形成されている。またその上部には、ボンデ
ィングパッド２５、２６が形成されている。
る。図２を参照すると、シリコン基板上部にはイオン注
入及び拡散工程等を経て、Ｐ型ウエル３７が形成され、
さらに、これらのＰ型ウエル３７の上部にそれぞれＰ型
拡散層３０、３６、Ｎ型拡散層３１、３２、３３、３
４、３５が形成されている。またその上部には、ボンデ
ィングパッド２５、２６が形成されている。
【００３１】Ｎ型拡散層３２、３４は、コンタクトホー
ルを通じてボンディングパッド２５、２６にそれぞれ接
続されている。
ルを通じてボンディングパッド２５、２６にそれぞれ接
続されている。
【００３２】またＮ型拡散層３３は、図示されない電源
（ＶＤＤ）ラインを通じて電源ＶＤＤに接続され、Ｎ型
拡散層３１、３５及びＰ型拡散層３０、３６は、図示さ
れないグランド（ＧＮＤ）ラインを通じてＧＮＤに接続
される。これらの構成により、ＶＴ２アルミトランジス
タ４０、４１が形成される。このＶＴ２アルミトランジ
スタ４０、４１は、ボンディングパッド２５自体をゲー
ト電極とし、パッドと基板間の層間膜をゲート絶縁膜と
しており、そのしきい値ＶＴは、ゲートポリサイド等か
らなるゲート電極を有する通常のトランジスタよりも高
い。
（ＶＤＤ）ラインを通じて電源ＶＤＤに接続され、Ｎ型
拡散層３１、３５及びＰ型拡散層３０、３６は、図示さ
れないグランド（ＧＮＤ）ラインを通じてＧＮＤに接続
される。これらの構成により、ＶＴ２アルミトランジス
タ４０、４１が形成される。このＶＴ２アルミトランジ
スタ４０、４１は、ボンディングパッド２５自体をゲー
ト電極とし、パッドと基板間の層間膜をゲート絶縁膜と
しており、そのしきい値ＶＴは、ゲートポリサイド等か
らなるゲート電極を有する通常のトランジスタよりも高
い。
【００３３】図３は、図２に示した構成を等価的な回路
で表した図である。本実施例においては、ボンディング
パッド２５の直下及びボンディングパッド２５、２６の
間にあるＶＴ２トランジスタ４０、４１のオン特性、及
びスナップバック特性等により、ボンディングパッド２
５より入力された高電圧から内部回路２８を保護する働
きをする。
で表した図である。本実施例においては、ボンディング
パッド２５の直下及びボンディングパッド２５、２６の
間にあるＶＴ２トランジスタ４０、４１のオン特性、及
びスナップバック特性等により、ボンディングパッド２
５より入力された高電圧から内部回路２８を保護する働
きをする。
【００３４】また、ボンディングパッド２５、２６間に
形成されるＮ型拡散層３３はボンディングパッド２５と
ボンディングパッド２６の両方に共通として機能する保
護素子となる。
形成されるＮ型拡散層３３はボンディングパッド２５と
ボンディングパッド２６の両方に共通として機能する保
護素子となる。
【００３５】本実施例では、静電保護回路を、ボンディ
ングパッド直下及びボンディングパッド間に配置したこ
とにより、静電保護機能を果たしており、このため、ボ
ンディングパッドと内部回路間には保護回路を配置する
ことを不要としている。
ングパッド直下及びボンディングパッド間に配置したこ
とにより、静電保護機能を果たしており、このため、ボ
ンディングパッドと内部回路間には保護回路を配置する
ことを不要としている。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
静電保護回路をボンディングパッド直下及びボンディン
グパッド間に配置することにより、保護回路としてのみ
構成される領域を削減することで、内部領域の拡大を図
り、これにより内部回路の集積度の向上を達成する、と
いう効果を奏する。
静電保護回路をボンディングパッド直下及びボンディン
グパッド間に配置することにより、保護回路としてのみ
構成される領域を削減することで、内部領域の拡大を図
り、これにより内部回路の集積度の向上を達成する、と
いう効果を奏する。
【図１】本発明の一実施例の構成を示すレイアウト図で
ある。
ある。
【図２】本発明の一実施例の構成を示す図であり、図１
のＡ−Ａ′線の断面図である。
のＡ−Ａ′線の断面図である。
【図３】本発明の一実施例の構成を等価回路で表した図
である。
である。
【図４】従来の半導体集積回路装置の第二の例を示すレ
イアウト図である。
イアウト図である。
【図５】従来の半導体集積回路装置の第二の例を示す図
であり、図４のＢ−Ｂ′線の断面図である。
であり、図４のＢ−Ｂ′線の断面図である。
【図６】従来の半導体集積回路装置の第二の例を等価回
路で表した図である。
路で表した図である。
【図７】従来の半導体集積回路装置の第一の例を示すレ
イアウト図である。
イアウト図である。
【図８】従来の半導体集積回路装置の第一の例を示す図
であり、図７のＢ−Ｂ′線の断面図である。
であり、図７のＢ−Ｂ′線の断面図である。
【図９】従来の半導体集積回路装置の第一の例を等価回
路で表した図である。
路で表した図である。
１、１５、２５、２６ ボンディングパッド １２、２２ Ｎ型ウエル ８、２０、３７ Ｐ型ウエル ６、７、１１、１９、３１、３２、３３、３４、３５
Ｎ型拡散層 ５、９、１０、２１、３０、３６ Ｐ型拡散層 ３、１６、２９ 金属配線 ４、１８、２８ 内部回路 ２３、２４ ＰＮ接合ダイオード １３、３０、４１ Ｎチャネルトランジスタ １４ Ｎチャネルトランジスタ
Ｎ型拡散層 ５、９、１０、２１、３０、３６ Ｐ型拡散層 ３、１６、２９ 金属配線 ４、１８、２８ 内部回路 ２３、２４ ＰＮ接合ダイオード １３、３０、４１ Ｎチャネルトランジスタ １４ Ｎチャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (3)
- 【請求項１】ボンディングパッドの直下、及びボンディ
ングパッド間に、静電保護回路を有することを特徴とす
る半導体集積回路装置。 - 【請求項２】前記ボンディングパッド間で前記静電保護
回路を各ボンディングパッドで共用されることを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項３】ボンディングパッド直下に、該ボンディン
グパッドとコンタクトホールで接続する第２導電型の第
１の拡散層と、前記ボンディングパッド列の配設される
方向に沿って前記第１の拡散層の両側の配設される第２
導電型の第２、第３の拡散層と、さらに第１導電型の第
４の拡散層を、第１導電型のウェル又は基板内に備え、
前記第２、第４の拡散層をグランドに、前記第３の拡散
層を電源にそれぞれ接続し、前記ボンディングパッドの
直下に該ボンディングパッドをゲート電極とする二つの
トランジスタを備え、隣のボンディングパッドとの間に
設けた前記第３の拡散層を前記隣のボンディングパッド
直下の一方のトランジスタと共用することを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07358298A JP3147849B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07358298A JP3147849B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261011A true JPH11261011A (ja) | 1999-09-24 |
| JP3147849B2 JP3147849B2 (ja) | 2001-03-19 |
Family
ID=13522452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07358298A Expired - Fee Related JP3147849B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147849B2 (ja) |
Cited By (16)
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| JP3147849B2 (ja) | 2001-03-19 |
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