JP4532180B2 - 液晶ディスプレイパネル - Google Patents

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Description

本発明は液晶ディスプレイパネルに関するものであり、特に、パネルを製造する途中工程で発生する静電気（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を防止するための静電気防止回路を構成する場合に、その大きさを極力小さくしてパネルの余裕空間を大きくするのに適した液晶ディスプレイパネルに関するものである。
一般的に、液晶ディスプレイパネルは２枚のガラス基板とその間に封入された液晶層で構成される平板型ディスプレイ装置であり、下部基板には画素領域を定義するようにゲートラインとデータラインとが相互に交差して配置され、各画素領域には画素電極と前記ゲートラインの駆動信号によってスイチングしてデータラインの信号を画素電極に印加する薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が配置され、上部基板には画素電極が形成されていない領域に光が透過されることを遮断するためのブラックマットリックスが配置され、各画素領域にカラーフィルター層が配置され、前面には共通電極が配置される。
このような液晶ディスプレイパネルは複数のゲートラインとデータラインが交差するように配置され、各ゲートラインとデータラインとが交差する部分に薄膜トランジスタが配置されて画像をディスプレイする液晶パネルと、前記液晶パネルのゲートライン及びデータラインそれぞれに駆動電圧を印加するゲートドライブＩＣ及びソースドライブＩＣで主として構成される。
このような液晶ディスプレイパネルは蒸着（Ｄｅｐｏｓｉｔｉｏｎ）、蝕刻（Ｅｔｃｈｉｎｇ）及びセル製造工程等ほとんど全ての工程で静電気が発生し、このような静電気は素子の破壊、絶縁膜の破壊などをもたらして製品の不良、ひいては収率を減少させる主な要因となる。
したがって、一般に生産ラインは静電気を防止するために、導電性チャックとか静電気防止カセットを用いるように設計をされている。また、パネルに静電気が発生しても薄膜トランジスタ素子や配線の特性が変わらないように静電気が放電されるよう画素を設計する。
例えば、液晶ディスプレイパネルでは静電気による不良を防止するために、配線全体を抵抗で連結して電荷を分散させて放電が徐徐に生じるように誘導する方法と、スクライブライン（ｓｃｒｉｂｅｌｉｎｅ）の外側の配線で放電されるようにする方法が一般的に適用されている。ここで、前者の方法は主にＴＦＴ−ＬＣＤに適用され、後者の方法は主に受動マトリックス（Ｐａｓｓｉｖｅ ｍａｔｒｉｘ）液晶ディスプレイパネルに適用されている。
すなわち、ＴＦＴ−ＬＣＤでは基板にショーティングバー（Ｓｈｏｒｔｉｎｇ ｂａｒ、またはＳｈｏｒｔｉｎｇ ｒｉｎｇ）を形成して静電気による不良を防止する。
図１は従来技術による液晶ディスプレイパネルの構成図である。
図１に示すように、従来の液晶ディスプレイパネルは静電気からディスプレイパネルを保護するためのゲートＥＳＤ１及びデータＥＳＤ３がショーティングバー５で縛られている。前記ショーティングバー５には通常の共通信号が印加される。ここで、前記ゲートＥＳＤ１及びデータＥＳＤ３は以後で説明されるアウター（Ｏｕｔｅｒ）ＥＳＤの反対概念としてインナー（Ｉｎｎｅｒ）ＥＳＤであると称する。
前記ショーティングバー５の外側には”コ”の字または”逆コ”の字形状のリペアライン７が設けられ、薄膜トランジスタレイ基板１００の外周部には前記ディスプレイパネルのゲートラインに駆動信号を印加する複数のゲートパッド９と、前記ディスプレイパネルのデータラインに駆動信号を印加するデータパッド１１が形成される。
このような従来の液晶ディスプレイパネルはパネル外部で発生して内部に流入される静電気がゲートパッド９及びデータパッド１１の外側に形成されたゲートアウターＥＳＤ１３とデータアウターＥＳＤ１５とを通じてショーティングバー５に流入され、前記ショーティングバー５に流入された静電気はショーティングバー５によって配分されてパネル全体に均一に広がる。
これにより、パネルの内部と外部と間の電圧差が小さくなり、したがって急に静電気が発生してもその静電気による不良を防止することができ、また製造工程でパネル内部に発生する静電気も前述した経路を経てパネル外部に排出されて静電気による影響を小さくできる。
しかし、前記のような従来の液晶ディスプレイパネルは次のような問題点がある。
パネルに形成されるインナーＥＳＤとアウターＥＳＤの大きさは数十μｍから数百μｍの空間（面積）を占める。これは液晶ディスプレイパネルが小型化または大型化されることに伴って、前記ＥＳＤの以外にも必要となる液晶ディスプレイパネルに必要となる多くのパターンの形成に大きい制約となる。このような制約は液晶ディスプレイパネルでさまざまな不良を惹起させる要因になる。
従来の抵抗を用いたＥＳＤに代わる技術としては、例えばゲートラインとデータラインにダイオード（特許文献１参照）或いは薄膜トランジスタ（特許文献２参照）を設け、これらの保護素子を介して静電気を放電させる技術が開示されている。しかし、これらの技術には、保護素子を介して静電気をパネル全体に分散させ、静電気の影響を小さくするという技術的思想はない。
特開２０００−１６２６２９号公報 特開２００１−２１９２１号公報
本発明は上記の従来技術の問題点を解決するために案出したものであり、各パッドの上下に静電気防止のための薄膜トランジスタを形成することにより、特別にＥＳＤ形成空間を確保する必要がなく、ＥＳＤの占める空間を小さくすることができ、これによって、余裕空間を確保することができる液晶ディスプレイパネルを提供することを目的とする。
上記目的を達成するためになされた本発明による液晶ディスプレイパネルは、複数の平
行するゲートラインと複数の平行するデータラインとが、互いに交差配置されるように形
成された上表面を有するアクティブ領域と、前記アクティブ領域の外側の第１の領域に形
成されて、各々が前記各ゲートラインと連結される複数のゲートパッドと、前記アクティ
ブ領域の外側の第２の領域に形成されて、各々が前記各データラインと連結される複数の
データパッドと、を有し、前記ゲートパッド及びデータパッドは、隣接する第１のパッド
及び第２のパッドを少なくとも備え、これらの第１及び第２のパッドは少なくともソース
端子及びドレイン端子を有する少なくとも一対の対静電破壊用薄膜トランジスタ（ＴＦＴ
）（以下、第１のＴＦＴ、第２のＴＦＴという）を有し、前記第１のパッドの第１のＴＦ
Ｔが前記第２のパッドの第１のＴＦＴに対応し、第２のパッドの第２のＴＦＴが第１のパ
ッドの第２のＴＦＴに対応しており、前記代１及び第２のパッドは前記第１及び第２のＴ
ＦＴのゲート端子として働き、前記第１のパッドにおける第１のＴＦＴのソース端子を前
記第２のパッドにおける第１のＴＦＴのドレイン端子に連結させて前記第１のパッドに生
成された静電気を前記第２のパッドに伝達し、前記第２のパッドにおける第２のＴＦＴの
ソース端子を前記第１のパッドにおける第２のＴＦＴのドレイン端子に連結させて前記第
２のパッドに生成された静電気を前記第１のパッドに伝達し、前記第１のＴＦＴは、全ての前記ゲートパッド及び前記データパッドの上端部に形成され、前記第２のＴＦＴは、全ての前記ゲートパッド及び前記データパッドの下端部に形成されることを特徴とする。
前記パッドの第１端に位置する第１のＴＦＴのソース端子は静電気を第１の方向に伝達
し、前記パッドの第２端に位置する第２のＴＦＴのソース端子は静電気を前記第１の方向
と反対の第２の方向に伝達する、ことが好ましい。
以上のような本発明の特徴及び長所は、発明を実施するための最良の形態に記載される実施例に対する説明から明確になる。
本発明は各データパッド及びゲートパッドの上端部と下端部とにそれぞれインナーＥＳＤ及びアウターＥＳＤの役割を果たす静電気防止用の薄膜トランジスタを形成することで、ＥＳＤが占める空間を小さくして空間に余裕がないことによって発生する製品の不良をあらかじめ防止することができる。
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。
図２は本発明の液晶ディスプレイパネルによるデータパッドを示す図であり、図３は図２に対する等価回路を示す図である。
先ず、図２にはデータパッドの上端と下端のそれぞれに静電気防止のための薄膜トランジスタが形成されていることが示されているが、このような薄膜トランジスタはゲートパッドにも同様に形成されることは明らかである。
すなわち、本発明の液晶ディスプレイパネルはゲートパッド及びデータパッドに一対ずつの静電気防止用の薄膜トランジスタを形成し、これを通じて、静電気がゲートライン全体またはデータライン全体に伝達することで結局はパネル全体に静電気が伝達されるようにする。この時、各パッドに形成された一対の静電気防止用の薄膜トランジスタはその形成位置によってインナーＥＳＤ及びアウターＥＳＤになる。
次にパッドの構造を詳しく説明する。
図２に示すように、一定間隔を置いて複数のデータパッドＤ１，Ｄ２，Ｄ３，．．．，Ｄｎが形成され、各データパッドの上端部と下端部とにはそれぞれ接するデータパッドと電気的に連結される薄膜トランジスタＴ１ａ，Ｔ２ａ，Ｔ３ａ，．．．，Ｔｎａが形成される。
本実施例では、一番目のデータパッドＤ１の上端部に形成された薄膜トランジスタＴ１ａのソース端子は二番目のデータパッドＤ２の上端部に形成された薄膜トランジスタＴ２ａのドレイン（Ｄｒａｉｎ）端子とコンタクトホールを通じて連結され、前記薄膜トランジスタＴ２ａのソース端子は再び三番目のデータパッドＤ３の上端部に形成された薄膜トランジスタＴ３ａのドレイン端子とコンタクトホールを通じて連結され、このようにすべてのデータパッドの上端部には隣り合うデータパッドを連結して静電気をすべてのデータラインに印加するための薄膜トランジスタＴ１ａ，Ｔ２ａ，Ｔ３ａ，．．．，Ｔｎａが形成される。
また、図２で四番目のデータパッドＤ４の下端部に形成された薄膜トランジスタＴ４ｂのソース端子は三番目のデータパッドＤ３の下端部に形成された薄膜トランジスタＴ３ｂのドレイン端子とコンタクトホールとを通じて連結され、前記薄膜トランジスタＴ３ｂのソース端子はまた二番目のデータパッドＤ２の下端部に形成された薄膜トランジスタＴ２ｂのドレイン端子とコンタクトホールとを通じて連結され、このようにすべてのデータパッドの下端部には隣り合うデータパッドを連結して静電気をすべてのデータラインに伝達するための薄膜トランジスタＴ１ｂ，Ｔ２ｂ，Ｔ３ｂ，．．．，Ｔｎｂが形成される。
次に、前記のように構成された本発明の液晶ディスプレイパネルによるＥＳＤの動作を説明する。
例えば、図２で二番目のデータパッドＤ２に静電気が発生した場合、前記データパッドＤ２の下端部側、すなわち、Ｃ領域の薄膜トランジスタＴ２ｂがオン（ＯＮ）になり、それによって前記薄膜トランジスタＴ２ｂのソース端子を通じて一番目のデータパッドＤ１に静電気が伝達される。
そして、前記二番目のデータパッドＤ２の上端部側、すなわち、Ａ領域の薄膜トランジスタＴ１ａがオン（ＯＮ）になり、それによって前記薄膜トランジスタＴ２ａのソース端子を通じて三番目のデータパッドＤ３に静電気が伝達される。
このように、二番目のデータパッドＤ２で発生された静電気は各データパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うデータパッドに伝達して、このようにすべてのデータパッドに静電気が伝達される。
本実施例では、前記三番目のデータパッドＤ３に伝達した静電気は前記三番目のデータパッドＤ３の上端部側、すなわち、Ｂ領域の薄膜トランジスタＴ３ａがオン（ＯＮ）になることによって前記薄膜トランジスタＴ３ａのソース端子を通じて隣り合う四番目のデータパッドＤ４に静電気が伝達される。
したがって、データパッドのうちいずれか１ヶ所で静電気が発生する場合、各データパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うデータパッドに静電気が伝達され、結局はすべてのデータパッドに静電気が伝達されてパネルの外部と内部の電圧差が最小化されて静電気による被害を防止することができる。
本実施例ではデータパッドを例にして説明したが、これと同様にゲートパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うゲートパッドに静電気が伝達され、静電気の被害を防止できることは明らかである。
その他、本発明はその要旨が逸脱しない範囲で多様に変更して実施することができる。
従来技術による液晶ディスプレイパネルの構成図である。 本発明に係る液晶ディスプレイパネルによるデータパッドの構成図である。 図２の等価回路図である。
符号の説明
１ ゲートインナーＥＳＤ
３ データインナーＥＳＤ
５ ショーティングバー
７ リペアライン
９ ゲートパッド
１１ データパッド
１３ ゲートアウターＥＳＤ
１５ データアウターＥＳＤ
１００ 薄膜トランジスタレイ基板

Claims (2)

  1. 複数の平行するゲートラインと複数の平行するデータラインとが、互いに交差配置され
    るように形成された上表面を有するアクティブ領域と、
    前記アクティブ領域の外側の第１の領域に形成されて、各々が前記各ゲートラインと連
    結される複数のゲートパッドと、
    前記アクティブ領域の外側の第２の領域に形成されて、各々が前記各データラインと連
    結される複数のデータパッドと、を有し、
    前記ゲートパッド及びデータパッドは、隣接する第１のパッド及び第２のパッドを少な
    くとも備え、これらの第１及び第２のパッドは少なくともソース端子及びドレイン端子を
    有する少なくとも一対の対静電破壊用薄膜トランジスタ（ＴＦＴ）（以下、第１のＴＦＴ
    、第２のＴＦＴという）を有し、
    前記第１のパッドの第１のＴＦＴが前記第２のパッドの第１のＴＦＴに対応し、第２の
    パッドの第２のＴＦＴが第１のパッドの第２のＴＦＴに対応しており、
    前記第１及び第２のパッドは前記第１及び第２のＴＦＴのゲート端子として働き、
    前記第１のパッドにおける第１のＴＦＴのソース端子を前記第２のパッドにおける第１
    のＴＦＴのドレイン端子に連結させて前記第１のパッドに生成された静電気を前記第２の
    パッドに伝達し、
    前記第２のパッドにおける第２のＴＦＴのソース端子を前記第１のパッドにおける第２
    のＴＦＴのドレイン端子に連結させて前記第２のパッドに生成された静電気を前記第１の
    パッドに伝達し、
    前記第１のＴＦＴは、全ての前記ゲートパッド及び前記データパッドの上端部に形成され、前記第２のＴＦＴは、全ての前記ゲートパッド及び前記データパッドの下端部に形成されることを特徴とする液晶ディスプレイパネル。
  2. 前記パッドの第１端に位置する第１のＴＦＴのソース端子は静電気を第１の方向に伝達
    し、前記パッドの第２端に位置する第２のＴＦＴのソース端子は静電気を前記第１の方向
    と反対の第２の方向に伝達する、ことを特徴とする請求項１に記載の液晶ディスプレイパ
    ネル。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945354B1 (ko) 2004-06-29 2010-03-08 엘지디스플레이 주식회사 화소영역외곽부에 블랙매트릭스가 형성된 ｃｏｔ구조액정표시장치
TWI263084B (en) * 2005-01-07 2006-10-01 Chunghwa Picture Tubes Ltd A liquid crystal display device
KR101159318B1 (ko) * 2005-05-31 2012-06-22 엘지디스플레이 주식회사 액정 표시 장치
CN100454554C (zh) * 2005-11-07 2009-01-21 中华映管股份有限公司 静电放电保护结构及包括其的薄膜晶体管基板
KR101404542B1 (ko) * 2006-05-25 2014-06-09 삼성디스플레이 주식회사 액정 표시 장치
US20080024427A1 (en) * 2006-07-26 2008-01-31 Prime View International Co., Ltd. Electronic ink display panel
TWI831616B (zh) 2006-09-29 2024-02-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI352963B (en) 2006-11-08 2011-11-21 Chunghwa Picture Tubes Ltd Active device array substrate having electrostatic
JP4723654B2 (ja) * 2006-12-22 2011-07-13 シャープ株式会社 アクティブマトリクス基板及びそれを備えた表示パネル
TWI356960B (en) * 2007-01-09 2012-01-21 Chunghwa Picture Tubes Ltd Active device array substrate
KR101252004B1 (ko) 2007-01-25 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI361484B (en) * 2007-10-30 2012-04-01 Hannstar Display Corp Display device
KR101330421B1 (ko) * 2009-12-08 2013-11-15 엘지디스플레이 주식회사 게이트 인 패널 구조의 액정표시장치
TWM396960U (en) 2010-07-29 2011-01-21 Chunghwa Picture Tubes Ltd Display device having repair and detect structure
CN102157443B (zh) * 2011-01-18 2013-04-17 江苏康众数字医疗设备有限公司 图像传感器的阵列单元的保护电路制作方法
CN102331644B (zh) * 2011-06-17 2013-05-15 深圳市华星光电技术有限公司 液晶显示器的静电放电保护装置
CN102929051B (zh) * 2012-11-02 2016-06-22 京东方科技集团股份有限公司 一种防静电液晶显示屏及其制造方法
CN104238218A (zh) * 2014-09-11 2014-12-24 京东方科技集团股份有限公司 一种显示面板及其制作方法
CN104392990B (zh) * 2014-11-25 2018-07-13 合肥鑫晟光电科技有限公司 一种阵列基板及显示装置
KR20200115750A (ko) * 2019-03-25 2020-10-08 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 검사 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08179359A (ja) * 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
JPH10161142A (ja) * 1996-11-28 1998-06-19 Sharp Corp 液晶表示装置
JPH11261011A (ja) * 1998-03-06 1999-09-24 Nec Corp 半導体集積回路装置の保護回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL194873C (nl) * 1992-08-13 2003-05-06 Oki Electric Ind Co Ltd Dunnefilmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting.
JPH09146111A (ja) * 1995-11-28 1997-06-06 Toshiba Corp 表示装置用アレイ基板及びその製造方法及び液晶表示装置
KR100658526B1 (ko) * 2000-08-08 2006-12-15 엘지.필립스 엘시디 주식회사 액정 표시장치의 정전 손상 보호장치
KR100363095B1 (ko) * 2000-12-06 2002-12-05 삼성전자 주식회사 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로
KR100443835B1 (ko) * 2002-04-17 2004-08-11 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08179359A (ja) * 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
JPH10161142A (ja) * 1996-11-28 1998-06-19 Sharp Corp 液晶表示装置
JPH11261011A (ja) * 1998-03-06 1999-09-24 Nec Corp 半導体集積回路装置の保護回路

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Publication number Publication date
KR100717184B1 (ko) 2007-05-11
TW200506786A (en) 2005-02-16
JP2005055871A (ja) 2005-03-03
US7079199B2 (en) 2006-07-18
CN100345052C (zh) 2007-10-24
KR20050015034A (ko) 2005-02-21
CN1580918A (zh) 2005-02-16
TWI280539B (en) 2007-05-01
US20040218108A1 (en) 2004-11-04

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