KR100363095B1

KR100363095B1 - 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로

Info

Publication number: KR100363095B1
Application number: KR1020000073804A
Authority: KR
Inventors: 권규형
Original assignee: 삼성전자 주식회사
Priority date: 2000-12-06
Filing date: 2000-12-06
Publication date: 2002-12-05
Also published as: US20020105512A1; TW508550B; JP4157695B2; US6753836B2; JP2002268614A; KR20020044420A

Abstract

정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로가 개시된다. 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로는, 제1~제N입력 패드, 제1~제N 정전기 방전 보호부 및 출력 드라이버를 구비한다. 제1~제N입력 패드는 외부에서 서로 다른 전압 레벨을 갖는 제1~제N(>1)전압을 수신한다. 제1~제N 정전기 방전 보호부는, 각 제1~제N 패드와 연결되고, 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성한다. 출력 드라이버는, 제1~제N패드를 통하여 입력되는 제1~제N전압과 각각 일측이 연결되는 제1~제N 저항들을 구비하고, 제1~제N저항들을 통하여 인가되는 각각의 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성한다. 또한, 제1~제N 저항은 정전기 펄스 인가 시에 출력 드라이버 내부에 흐르는 전류를 줄이기 위해 구비된다.

본 발명에 따르면, 칼라 LCD 드라이버 회로에서 정상적인 회로 성능은 낮게 하지 않으면서 ESD특성을 향상시킬 수 있다는 효과가 있다. 또한, 입력 패드 또는 출력 패드에 연결된 ESD 보호부의 보호 소자를 thin gox트랜지스터를 이용하여 구현함으로써 ESD방전 효율을 향상시킬 수 있다는 효과가 있다.

Description

정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로{Liquid crystal device driver circuit for electrostatic discharge protection}

본 발명은 액정 표시 장치 드라이버 회로에 관한 것으로서, 특히, 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로에 관한 것이다.

일반적으로, 액정 표시 장치(Liquid Crystal Device:이하, LCD라 함) 드라이버(driver) 회로 또는 집적 회로(Integrated circuit:이하, IC라 함)는 LCD 패널에 정보를 디스플레이하기 위해 높은 레벨의 LCD 전압(VLCD)을 구동한다. 여기에서, LCD 전압(VLCD)은 외부에서 인가될 수 있고, 내부의 전하 펌프, 연산 증폭기 또는 밴드 갭 회로등의 아날로그 회로를 이용하여 내부적으로 생성될 수도 있다. 이러한 VLCD 전압은 LCD 화면의 화질을 결정하는 중요한 요인이 된다.

그러나, LCD 드라이버 회로에서 전압 입력단 또는 전압 출력단에서 발생되는 정전기 방전(Electrostatic discharge :이하, ESD라 함) 현상에 의해 내부 회로들이 손상될 수 있다. 따라서, LCD 드라이버를 포함한 대부분의 반도체 장치는 ESD에 의한 손상으로부터 반도체 장치를 보호하기 위해 ESD 보호용 소자들을 입력 또는 출력단에 구비한다.

도 1은 종래의 ESD 보호를 위한 LCD드라이버 회로를 나타내는 회로도이다. 도 1에 도시된 회로는 일반적으로 모노(monochrome) LCD에 적용되는 드라이버 회로의 예로써, 입력 패드(10), 저항(R1), ESD 보호부(12), 전압 발생부(14) 및 LCD 출력 드라이버(16)를 포함한다.

도 1에 도시된 회로에서 LCD전압(VLCD, V1~V5)은 각각의 입력 패드를 통하여 외부에서 인가되거나, 전압 발생부(14)에서 매우 높은 레벨의 전압을 분배함으로써 생성된다. 구체적으로 도시되지는 않았으나, 제2~제5전압(V2~V5)도 제1전압(V1)과동일한 방식으로 LCD 출력 드라이버(16)에 인가될 수 있다. 정상 동작 시에 ESD 보호부(12)는 동작하지 않는다. 그러나, 입력 패드(10)를 통하여 ESD 펄스가 인가되면, 직렬 저항(R1)과 제1보호 소자(D1) 또는 제2보호 소자(D2)가 턴온되어 ESD펄스의 고전류가 방전되는 방전 경로가 형성된다. 이 때, 입력 패드(10)와 연결된 직렬 저항(R1)에 의해 ESD 펄스의 높은 전류가 다운되어 내부 회로가 보호될 수 있다.

그러나, 모노 LCD가 아닌 칼라 LCD를 구동하는 LCD 드라이버 회로는, 설계 스펙 상 LCD전압(VLCD)의 변화량이 엄격히 규정되어 있다. 예를 들어, 특정 테스트 조건에서는 LCD전압(VLCD)이 입력되는 패드(10)에 흐르는 전류와, 내부 전압 발생부(14)에서 흐르는 전류의 차가 10uA일 때 VLCD전압의 변화량이 10mV미만이 되도록 설정되어 있다. 따라서, 칼라 LCD 드라이버 회로에서는, 도 1의 회로와 달리 입력 패드와 전압 발생부 사이에 전압 드롭(drop)의 주 요인이 되는 직렬 저항이 연결될 수 없다. 이로 인해, ESD펄스의 고전류가 출력 드라이버(16)와 전압 발생부(14)에 전달되어 물리적인 손상을 일으킬 수 있다. 즉, 정극성 또는 부극성의 ESD펄스가 인가되면, 패드(10)와 인접한 ESD보호부(12)의 제1, 제2보호 소자(D1,D2)를 통하여 1차적인 방전이 이루어지고, 여분의 전류가 LCD 출력 드라이버(16)에 인가되기 때문이다.

도 2는 일반적인 칼라 LCD 드라이버 회로에 적용되는 출력 드라이버를 나타낸다. 도 2를 참조하면, 상대적으로 높은 전압 레벨을 갖는 VLCD 전압(V1~V3)이 전달되는 각 전압 전달 소자는 CMOS 전송 게이트들(TG21~TG23)로 구현된다. 낮은 전압 레벨의 V4와 V5를 전달하는 전달 소자들은 NMOS 트랜지스터들(MN21, MN22)로 구현된다. 또한, 출력 패드(22)를 통하여 인가되는 ESD펄스로부터 내부 회로를 보호하기 위해 ESD보호부(25)가 구비된다. 칼라 LCD 드라이버의 출력 드라이버는 설계 스펙상 턴온 저항 값(on-resistance)을 만족시키는 방향으로 설계되어 있다. 즉, 인가되는 VLCD 전압(V1~V5)과 비례하여 각 전송 게이트(TG21~TG23) 및 NMOS트랜지스터들(MN21,MN22)의 턴온 저항 값이 결정된다. 따라서, 낮은 전압 레벨을 갖는 V4 및 V5를 구동하는 부분은 작은 폭(width)의 NMOS 트랜지스터들(MN21, MN22)만으로 원하는 저항 값을 얻을 수 있다.

그러나, 이와 같이 NMOS 트랜지스터를 이용하는 경우에는, 정극성의 ESD펄스 인가 시에 순방향의 방전 경로가 없고, 또한 방전 면적이 매우 작아서 방전 능력이 미약하다는 문제점이 있다.

또한, 종래의 LCD드라이버 회로는 입력 패드에 연결되는 보호 소자들(예를 들어, 도 1의 D1, D2)의 방전 효율이 낮기 때문에 ESD보호 특성이 떨어질 수 있다. 즉, VLCD 전압들은 LCD 드라이버 내부의 다른 회로의 동작 전압보다 높기 때문에, 도 1의 ESD보호부(12)는 고 전압 정션(high voltage junction)으로 형성된다. 그러나, 이와 같은 고전압 정션에서는 동작 전압이 높기 때문에, 높은 전류를 구동하지 못하게 된다. 따라서, ESD 펄스로 인한 고 전류가 인가되는 경우, ESD 보호 능력이 떨어질 수 있다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 칼라 LCD 드라이버 회로에서 ESD 펄스로 인한 출력 드라이버의 손상을 막을 수 있고, 정전기 방전 효율을 높일 수 있는, 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로를 제공하는데 있다.

도 1은 종래의 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로를 나타내는 회로도이다.

도 2는 일반적인 칼라 액정표시 장치 드라이버 회로에 적용되는 출력 드라이버를 설명하기 위한 회로도이다.

도 3은 본 발명의 실시예에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로를 나타내는 회로도이다.

도 4는 도 3에 도시된 회로의 출력 드라이버를 나타내는 실시예의 회로도이다.

도 5는 도 3에 도시된 회로의 정전기 방전 보호부를 설명하기 위한 실시예의 회로도이다.

도 6은 도 3에 도시된 회로의 정전기 방전 보호부를 설명하기 위한 다른 실시예의 회로도이다.

상기 과제를 이루기위해, 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로는, 제1~제N입력 패드, 제1~제N 정전기 방전 보호부 및 출력 드라이버를 구비한다. 제1~제N입력 패드는 외부에서 서로 다른 전압 레벨을 갖는 제1~제N(>1)전압을 수신한다. 제1~제N 정전기 방전 보호부는, 각 제1~제N 패드와 연결되고, 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성한다. 출력 드라이버는, 제1~제N패드를 통하여 입력되는 제1~제N전압과 각각 일측이 연결되는 제1~제N 저항들을 구비하고, 제1~제N저항들을 통하여 인가되는 각각의 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성한다. 또한, 제1~제N 저항은 정전기 펄스 인가 시에 출력 드라이버 내부에 흐르는 전류를 줄이기 위해 구비된다.

상기 과제를 이루기위해, 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로는, 제1~제N입력 패드, 제1~제N 정전기 방전 보호부 및 출력 드라이버를 구비한다. 제1~제N입력 패드는 외부에서 서로 다른 전압 레벨을 갖는 제1~제N전압을 수신한다. 제1~제N 정전기 방전 보호부는, 각 제1~제N 입력 패드와 연결되고, 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성한다. 출력 드라이버는, 제1~제N패드를 통하여 입력되는 제1~제N전압을 전달하기 위한 제1~제N전압 전달 수단을 구비하며, 제1~제N전압 전달 수단을 통하여 전달된 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성한다. 제1~제N 전압 중에서 낮은 레벨의 전압을 전달하는 적어도 하나의 전압 전달 수단은 PMOS 트랜지스터와 NMOS트랜지스터의 병렬 구조로 이루어지는 것을 특징으로 한다.

상기 과제를 이루기위해, 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로는, 제1~제N입력 패드, 제1~제N 정전기 방전 보호부를 구비한다. 제1~제N입력 패드는 외부에서 서로 다른 전압 레벨을 갖는 제1~ 제N전압을 수신한다. 제1~제N 정전기 방전 보호부는 각 제1~제N 패드와 연결되고, 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성한다. 여기에서, 제1~제N정전기 방전 보호부는 적어도 하나의 씬 게이트 산화막(thin gate-oxide) 트랜지스터를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 3은 본 발명의 실시예에 따른 정전기 방전 보호를 위한 액정 표시 장치 (LCD) 드라이버 회로를 설명하기 위한 회로도이다. 도 3을 참조하면, LCD드라이버 회로는, 입력 패드들(300a~300e), ESD 보호부(310a~310e), 전압 발생부(320) 및 LCD 출력 드라이버(330)를 구비한다. 도 3의 LCD 드라이버 회로는, 모든 LCD 드라이버 회로에 적용될 수 있으나, 특히, 설계 스펙이 엄격한 칼라 STN(Super-Twisted Nematic) LCD 드라이버에 효과적으로 적용될 수 있다.

도 3의 입력 패드(300a~300e)는 외부에서 제1~제5 LCD전압(V1~V5)을 각각 입력한다. 여기에서, 제1~ 제5전압(V1~V5)은 각각 서로 다른 전압 레벨을 갖는다. 그 중에서 제1전압(V1)이 가장 높은 레벨을 갖고, 제2전압(V2)~제5전압(V5)은 제1전압(V1)보다 점차 낮은 레벨을 갖도록 설정된다.

각각의 입력 패드(300a~300e)에는 ESD 보호부(310a~310e)가 연결된다. 예를 들어, 제1패드(300a)와 연결된 ESD보호부(310a)는 보호 소자(D31, D32)로 구성되어 ESD펄스 인가 시에 방전 경로를 형성한다. 여기에서, 보호 소자들(D31,D32)은 다이오드 또는 트랜지스터 등으로 구현될 수 있다. 제1보호 소자(D31)는 제1전압(V1)보다 더 높은 레벨의 고 전압(V0)과 일측이 연결되고, 타측은 제1패드(300a)의 일측과 연결된다. 제1보호 소자(D31)가 다이오드로 구현되는 경우에는 캐소드가 고 전압(V0)과 연결되고, 애노드는 제1패드(300a)의 일측과 연결될 수 있다. 또한, 제2보호 소자(D32)는 일측이 제1패드(300a)의 일측과 연결되고, 타측은 접지 전위(VSS)와 연결될 수 있다. 예를 들어, 제2보호 소자(D32)가 다이오드로 구현되는 경우에, 애노드는 접지(VSS)와 연결되고, 캐소드는 패드(300a)의 일측과 연결될 수 있다. 다른 ESD보호부(310b~310e)의 구조도 ESD 보호부(310a)와 동일하므로 구체적인 설명은 생략된다.

도 3의 전압 발생부(320)는 고 레벨의 전압(V0)을 적절히 분배하여 서로 다른 레벨을 갖는 제1~제4전압(V1~V4)을 생성한다. 구체적으로 도시되지는 않았으나, 전압 발생부(320)는 내부에 연산 증폭기, 밴드 갭 기준 전압 발생 회로, 레벨 쉬프터 등의 아날로그 회로들을 포함할 수 있다. 외부에서 입력 패드들(300a~300e)을 통하여 제1~제5전압(V1~V5)이 입력될 때, 전압 발생부(320)는 동작하지 않는다.

LCD 출력 드라이버(330)는 외부에서 인가되는 VLCD전압(V1~V5) 또는 전압 발생부(320)에서 인가되는 VLCD 전압(V1~V5)을 소정 제어 신호들에 응답하여 LCD 구동 전압으로서 생성한다. 이 때, 생성된 구동 전압은 LCD 패널(미도시)로 인가된다.

도 3을 참조하면, LCD출력 드라이버(330)는 저항들(R31~R35), 전압 전달부(340) 및 ESD 보호부(350)를 포함한다. 구체적으로, 각 전압(V1~V5)과, 전압 전달부(340) 사이에는 저항들(R31~R35)이 각각 직렬 연결된다. 전압 전달부 (340)는 CMOS전송 게이트들(TG31~TG33)과 NMOS트랜지스터들(MN31, MN32)로 구성되고, 저항들(R31~R35)을 통하여 인가된 제1~제5전압(V1~V5)을 소정 제어 신호들에 응답하여 제1노드(N1)로 전달한다. 즉, 전송 게이트(TG31)는 전압 전달 소자로서 저항(R31)을 통하여 인가되는 제1전압(V1)을 제어 신호(C1, C1B)에 응답하여 제1노드(N1)로 전달한다. 여기에서, C1~C5는 LCD 드라이버 회로 내부의 제어 회로(미도시)에서 인가되는 신호로서, C1B~C5B는 각각 C1~C5의 반전된 신호이다. 전송 게이트(TG32, TG33)는 각각 저항(R32, R33)을 통하여 인가되는 제2, 제3전압(V2,V3)을 제어 신호(C2/C2B, C3/C3B)에 응답하여 제1노드(N1)로 전달한다. 즉, 전송 게이트들(TG31~TG33)은 VLCD 전압 중에서 상대적으로 높은 레벨을 갖는 제1~제3전압(V1~V3)을 전달하는 역할을 한다. 또한, NMOS 트랜지스터(MN31, MN32)의 소스는 각각 저항들(R34, R35)의 일측과 연결되고, 그 드레인은 제1노드(N1)에 연결된다. 즉, NMOS 트랜지스터들(MN31, MN32)은 저항 (R34, R35)을 통하여 인가되는 제4, 제5전압(V4,V5)을 각각 제어 신호(C4, C5)에 응답하여 제1노드(N1)로 전달한다. 여기에서, 제4전압(V4)과 제5전압(V5)은 V1~V3보다 상대적으로 낮은 전압을 나타낸다.

LCD 출력 드라이버(330)의 저항(R36)은 제1노드(N1)와 일측이 연결되고, 타측이 출력 패드(360)와 연결된다. 여기에서, 저항(R36)은 출력 패드(360)로부터 인가되는 ESD 전류를 낮추기 위한 목적으로 사용된다. 또한, 출력 ESD 보호부(350)는 출력 패드(360)를 통하여 ESD펄스가 인가될 때 방전 경로를 형성한다. ESD보호부(350)는 각각 다이오드 또는 트랜지스터등의 보호 소자들(D33, D34)로 구성될 수 있다. 출력 패드(360)는 LCD출력 드라이버(330)에서 출력되는 구동 전압(OUT)을 LCD패널(미도시)로 출력한다.

보다 구체적으로, LCD 드라이버 회로의 동작에 관하여 설명하면 다음과 같다. 전술한 바와 같이, 각 저항들(R31~R35)은 제1~제5전압(V1~V5)과 전압 전달부(340)의 전달 소자들 사이에 연결되어 있다. 따라서, 입력 패드(300a~300e) 의 관점에서 보면, 각 저항들(R31~R35)은 서로 병렬 연결되어 있는 것이기 때문에, 전체 저항 값은 감소되는 것을 알 수 있다. 정상 동작 시에, ESD보호부(310a)는 동작하지 않는다.

또한, 외부에서 입력 패드(300a~300e)를 통하여 ESD펄스가 인가되면, ESD 보호부(310a)의 보호 소자(D31, D32)에 의해 방전 경로가 형성되어 1차적인 방전이 이루어진다. 여기에서, 보호 소자들(D31, D32)은 다이오드인 것으로 가정하고 설명된다. 예를 들어, 정극성의 ESD 펄스가 인가되면, 제1보호 소자(D31)가 턴온되어 방전 경로가 형성되고, 부극성의 ESD 펄스가 인가되면 제2보호 소자(D32)가 턴온되어 방전 경로가 형성된다. 이 때, 일부의 전류는 방전되지만, 나머지의 전류는 LCD 출력 드라이버(330)로 인가된다. 그런데, 각 전압 전달 소자들(TG31~TG33,MN31,MN32)과 직렬 연결된 저항들(R31~R35)에 의해 저항 값이 증가되므로, 각 전압 전달 소자(TG31~MN32)에 인가되는 전류는 줄어들게 된다. 따라서, ESD펄스가 인가되면 방전 면적이 충분히 확보되지 않더라도, LCD 출력 드라이버(330) 내부에 인가되는 고 전류가 줄어들어 내부 회로들이 보호될 수 있다. 여기에서, 저항들(R31~R35)을 디퓨젼(DIFFUSION) 타입으로 구현하는 경우에는 기생 다이오드가 형성되는 효과를 얻을 수 있다. 따라서, 기생 다이오드에 의한 방전 경로가 형성될 수 있다는 장점이 있다.

이상과 같이, 본 발명에서는 입력 패드(300a~300e)에 직렬 연결되는 저항을 사용하지 않는 대신, 출력 드라이버(330)에서 각 VLCD 전압(V1~V5) 입력 단에 저항을 연결함으로써 ESD 방전 특성을 보상할 수 있다.

도 4는 도 3에 도시된 회로에서 LCD출력 드라이버(330)를 설명하기 위한 다른 실시예의 회로도이다. 도 4를 참조하면, LCD 출력 드라이버(330)는 전압 전달부(40) 및 ESD 보호부(350)를 포함한다. 도 4의 ESD보호부(350)는 도 3의 ESD보호부(350)와 동일한 구성 및 기능을 수행하므로 구체적인 설명은 생략된다.

도 4를 참조하면, 전압 전달부(40)는 전송 게이트들(TG41~TG45)로 구성된다. 각각의 전송 게이트들(TG41~TG45)은 제1~제5전압(V1~V5)과 연결되고, 각각의 제어 신호들에 응답하여 제1~제5전압(V1~V5)을 제1노드(N1)로 전달한다. 즉, 도 3에서와 달이, 제4, 제5전압(V4,V5)을 전달하는 전달 소자는 CMOS 전송 게이트 (TG44,TG45)로 구현될 수 있다. 이러한 경우에, CMOS전송 게이트(TG44, TG45)의 PMOS 트랜지스터의 게이트는, 다른 전송 게이트들과 마찬가지로 반전 제어 신호(C4B, C5B)가 연결될 수 있고, 고 전압(V0)과 연결될 수도 있다. 또한, 제4, 제5전압(V4,V5)을 전달하는 전달 소자는, PMOS트랜지스터와 NMOS 트랜지스터를 병렬 연결함으로써 구현될 수 있다. 이러한 경우에, PMOS 트랜지스터의 게이트는 고 레벨의 전압(VO)과 연결되는 것이 바람직하다.

보다 구체적으로, 도 4의 LCD출력 드라이버(330)에 관하여 설명하면 다음과 같다. 즉, 본 발명에서는 도 4에 도시된 LCD 출력 드라이버(330)에서 낮은 레벨의 전압(V4,V5)을 입력하는 전달 소자를 NMOS트랜지스터로만 구현하지 않고, PMOS트랜지스터와 병렬로 연결하여 구성한다. 정상 동작 시에는, CMOS 전송 게이트(TG44,TG45) 또는 병렬 구조의 PMOS트랜지스터의 게이트가 고 전압(V0)과 연결되어 있으므로, 턴 오프된 상태가 유지된다. 따라서, 정상 동작 시에 PMOS트랜지스터는 턴오프되어 있기 때문에, 턴온 저항이 유지될 수 있다.

그러나, 입력 패드(300a~300e)(도 3 참조)를 통하여 ESD펄스가 인가되는 경우에는, 전송 게이트(TG44, TG45) 또는 병렬 연결된 PMOS트랜지스터에 의해서 정극성의 ESD전류에 대한 순방향의 방전 경로가 형성된다. 즉, 종래에는 V4,V5를 전달하는 전달 소자가 NMOS트랜지스터만으로 구성되어 정극성의 ESD펄스에 대한 순방향의 방전 경로가 없었으나, 본 발명에서는 순방향의 방전 경로가 형성됨으로써 ESD특성이 개선될 수 있다.

도 5는 도 3에 도시된 LCD 드라이버 회로의 ESD보호부(310)를 설명하기 위한 실시예의 회로도이다. 도 5의 ESD보호부(310)는 각 ESD 보호부들(310a~310e) 중 어느 하나가 될 수 있으나, 설명의 편의를 위해 참조 부호 310으로 표시된다. 또한,설명의 편의를 위해, 입력 패드(300)가 함께 도시되며 입력 패드(300)는 제1~제5패드(300a~300e) 중 어느 하나인 것으로 가정된다.

도 5의 제2보호 소자(D32)는 씬 게이트-산화막(thin gate-oxide:이하, thin gox라 함) NMOS 트랜지스터들(MN51, MN52)로 구현된다. 즉, thin gox NMOS 트랜지스터들(MN51, MN52)은 패드(300)와 접지 전위(VSS) 사이에 병렬 연결된다. 즉, NMOS트랜지스터(MN51,MN52)의 드레인은 입력 패드(300)와 연결되고, 게이트와 소스는 접지 전위(VSS)에 연결된다. 여기에서, 보호 소자(D32)는 동작 전압이 낮으면서 높은 전류를 구동하기 때문에, 씬 게이트-산화막(이하, thin gate oxide) 트랜지스터로 구현되는 것이 바람직하다. 즉, thin gox 트랜지스터는 턴온 전압이 낮으면서 전류 구동력이 크다는 장점을 갖기 때문에 ESD 방전 효율이 높다. 전술한 thin gox트랜지스터는 게이트 산화막 두께에 의해 동작 전압이 결정된다. 본 발명에서는 패드(300)를 통하여 입력되는 전압이 thin gox트랜지스터의 항복 전압(breakdown voltage) 보다 작은 경우(예를 들어, V4, V5)에는, 병렬 연결된 thin gox NMOS트랜지스터(MN51,MN52)를 이용하여 제2보호 소자(D32)를 구현한다.

따라서, 입력 패드(300)를 통하여 ESD펄스가 인가되면, 병렬 연결된 thin gox NMOS트랜지스터(MN51, MN52)에 의해 고 전류가 방전되는 면적이 증가되어 방전 효율이 향상된다. 여기에서, NMOS트랜지스터들(MN51, MN52)의 게이트는 접지 (VSS)에 연결됨으로써 정상 동작 시에 턴오프되도록 한다.

전술한 바와 같이, 도 5의 회로는 입력 패드(300)를 통하여 인가되는 전압이 thin gox트랜지스터(MN51, MN52)의 항복 전압보다 낮은 경우에 적용될 수있으므로, 도 3의 ESD보호부들(310a~310e) 중에서 일부 ESD보호부(예를 들어, 310d, 310e)에 적용되는 것이 바람직하다.

도 6은 도 3에 도시된 LCD 드라이버 회로의 ESD보호부(310)를 설명하기 위한 다른 실시예의 회로도이다.

도 6을 참조하면, 제2보호 소자(D32)는 입력 패드(300)와 접지 전위(VSS) 사이에 직렬 연결된 thin gox 트랜지스터들(MN61, MN62)로 구현된다. 즉, NMOS트랜지스터(MN61)의 드레인은 입력 패드(300)와 연결되고, 게이트는 전원 전압(VCC)과 연결된다. 또한, NMOS트랜지스터(MN62)의 드레인은 MN61의 소스와 연결되며, 게이트와 소스는 접지 전위(VSS)와 연결된다.

도 6의 회로는 도 5의 회로와 비교할 때, 패드(300)를 통하여 입력되는 전압이 thin gox트랜지스터들(MN61, MN62)의 항복 전압, 즉, 내압보다 큰 경우에 적용될 수 있다. 따라서, 도 3의 ESD보호부들(310a~310e) 중에서 일부 ESD보호부(예를 들어, 310a~310c)에 적용되는 것이 바람직하다.

즉, 패드(300)로 인가되는 전압이 thin gox트랜지스터의 게이트 산화막의 내압보다 큰 경우에는 게이트 산화막이 물리적으로 손상되지 않도록 해야한다. 따라서, NMOS트랜지스터(MN61)는 ESD 펄스가 입력 패드(300)를 통하여 인가될 때, NMOS 트랜지스터(MN62)의 게이트-소스간 전압과, 게이트-드레인 사이의 전압이 게이트 산화막의 항복 전압을 초과하지 않도록 하는 역할을 한다. 이와 같이, 본 발명에서는 직렬 연결된 2개 이상의 thin gox 트랜지스터들을 이용하여 ESD 보호부 (310a~310c)를 구현함으로써 ESD방전 효율을 높일 수 있다. 또한, 도 5 및 도 6에도시된 ESD 보호부는, 출력 패드와 연결된 ESD 보호부에도 적용될 수 있다.

그러나, 패드(300)를 통하여 입력되는 전압이 정션(junction) 항복 전압보다 큰 경우에는 thin gox 트랜지스터를 이용하는 도 6의 회로가 적용될 수 없다. 따라서, 이러한 경우에는 트리거(TRIGGER) 전압이 낮고, 높은 전류를 드라이빙할 수 있는 실리콘 제어 정류기(silicon controlled rectifier: 이하, SCR이라 함)를 이용하여 제1, 제2보호 소자(D31, D32)를 구현하는 것이 바람직하다.

이상, 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

외부에서 서로 다른 전압 레벨을 갖는 제1~제N(>1)전압을 수신하기 위한 제1~제N입력 패드;

상기 각 제1~제N 패드와 연결되고, 상기 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성하는 제1~제N 정전기 방전 보호부; 및

상기 제1~제N패드를 통하여 입력되는 상기 제1~제N전압과 각각 일측이 연결되는 제1~제N 저항들을 구비하고, 상기 제1~제N저항들을 통하여 인가되는 상기 각각의 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성하는 출력 드라이버를 구비하고,

상기 제1~제N 저항은 상기 정전기 펄스 인가 시에 상기 출력 드라이버 내부에 흐르는 전류를 줄이기 위해 구비되는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제1항에 있어서, 상기 출력 드라이버는,

상기 제1~제N저항들을 통하여 각각의 상기 제1~제N전압을 입력하고, 소정의 제1~제N 제어 신호에 응답하여 상기 제1~제N 전압을 제1노드로 전달하는 제1~제N 전압 전달부; 및

상기 제1노드와 일측이 연결되고 타측이 소정의 출력 패드와 연결된 제 N+1저항을 구비하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제2항에 있어서, 상기 전압 전달부는,

제1~제K(여기에서, 1<K<N)전압을 상기 제1~ 제 N제어 신호들 중 제1~제K제어 신호에 응답하여 상기 제1노드로 전달하는 제1~ 제K CMOS 전송 게이트들; 및

제K+1~제N전압을 상기 제1~ 제 N제어 신호들 중 제K+1~제N제어 신호에 응답하여 상기 제1노드로 전달하는 제K+1~ 제N NMOS트랜지스터들을 구비하고,

상기 제1~제K전압은 상기 제K+1~제N전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제2항에 있어서, 상기 전압 전달부는,

상기 제1~제N전압을 소정의 제1~제N제어 신호에 응답하여 상기 제1노드로 전달하는 제1~제N CMOS 전송 게이트들을 구비하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제2항에 있어서, 상기 출력 드라이버는,

제1~제K(1<K<N)전압을 제1~제K제어 신호에 응답하여 상기 제1노드로 전달하는 제1~제K CMOS전송 게이트들; 및

NMOS트랜지스터와 PMOS트랜지스터의 병렬 구조로 이루어지고, 상기 제K+1~제N전압을 상기 제K+1~ 제N제어 신호에 응답하여 상기 제1노드로 전달하는 제K+1~제N 병렬 트랜지스터들을 구비하고,

상기 병렬 트랜지스터들의 각 PMOS트랜지스터의 게이트는 상기 제1~제N 전압보다 더 높은 레벨을 갖는 고 전압과 연결되어 정상 동작 시에 턴오프되는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제2항에 있어서, 상기 출력 드라이버는,

상기 출력 패드의 일측과 연결되고, 상기 출력 패드를 통하여 외부에서 정전기 펄스가 인가될 때 방전 경로를 형성하는 출력 정전기 방전 보호부를 더 구비하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제1항에 있어서, 상기 제1~제 K(여기에서, 1<K<N) 정전기 방전 보호부는,

상기 제1~제N전압보다 높은 레벨을 갖는 고 전압과 상기 제1~제K입력 패드의 일측 사이에 연결되는 제1보호 소자; 및

상기 제1~제K입력 패드와 접지 전위 사이에 직렬 연결되고, 각 게이트가 접지 전위와 전원 전압 중 어느 하나에 연결되는 2개 이상의 씬-게이트 산화막 NMOS 트랜지스터로 구성된 제2보호 소자를 각각 구비하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제7항에 있어서, 상기 제K+1~제 N정전기 방전 보호부는,

상기 고 전압과 상기 K+1~ 제N입력 패드의 일측 사이에 연결되는 제3보호 소자; 및

상기 K+1~제N입력 패드와 접지 전위 사이에 병렬 연결되고, 각 게이트가 접지 전위와 연결되는 2개 이상의 씬-게이트 산화막 NMOS 트랜지스터로 구성된 제4보호 소자를 각각 구비하고,

상기 제1~제K입력 패드를 통하여 인가되는 각 전압은 상기 제K+1~제N입력 패드를 통하여 인가되는 전압보다 높은 레벨을 갖는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제1항에 있어서, 상기 제1~제 N저항은 디퓨젼(DIFFUSION) 타입의 저항으로 구현되는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
외부에서 서로 다른 전압 레벨을 갖는 제1~제N전압을 수신하기 위한 제1~제N입력 패드;

상기 각 제1~제N 입력 패드와 연결되고, 상기 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성하는 제1~제N 정전기 방전 보호부; 및

상기 제1~제N패드를 통하여 입력되는 제1~제N전압을 전달하기 위한 제1~제N전압 전달 수단을 구비하며, 상기 제1~제N전압 전달 수단을 통하여 전달된 상기 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성하는 출력 드라이버를 구비하고,

상기 제1~제N 전압 중에서 낮은 레벨의 전압을 전달하는 적어도 하나의 전압 전달 수단은 PMOS 트랜지스터와 NMOS트랜지스터의 병렬 구조로 이루어지는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제10항에 있어서, 상기 출력 드라이버는,

상기 병렬 구조의 전압 전달 수단에서 PMOS 트랜지스터의 게이트를 상기 제1~제N전압보다 높은 레벨을 갖는 고 전압과 연결하여 정상 동작 시에 턴오프시키는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
외부에서 서로 다른 전압 레벨을 갖는 제1~제N전압을 수신하기 위한 제1~제N입력 패드;

상기 각 제1~제N 패드와 연결되고, 상기 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성하는 제1~제N 정전기 방전 보호부를 구비하고,

상기 제1~제N정전기 방전 보호부는,

적어도 하나의 씬 게이트 산화막(thin gate-oxide) 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제12항에 있어서, 상기 제1~제 K(1<K<N) 정전기 방전 보호부는,

상기 제1~제N전압보다 높은 레벨을 갖는 고 전압과 상기 제1~제K입력 패드의 일측 사이에 연결되는 제1보호 소자; 및

상기 제1~제K입력 패드와 접지 전위 사이에 직렬 연결되고, 각 게이트가 접지 전위와 전원 전압 중 어느 하나에 연결되는 2개 이상의 씬 게이트 산화막 NMOS 트랜지스터로 구성된 제2보호 소자를 각각 구비하는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.
제13항에 있어서, 상기 제K+1~제 N정전기 방전 보호부는,

상기 고 전압과 상기 K+1~제N입력 패드의 일측 사이에 연결되는 제3보호 소자; 및

상기 K+1~제N입력 패드와 접지 전위 사이에 병렬 연결되고, 각 게이트가 접지 전위와 연결되는 2개 이상의 씬 게이트 산화막 NMOS 트랜지스터로 구성된 제4보호 소자를 각각 구비하고,

상기 제1~제K입력 패드를 통하여 인가되는 각 전압은 상기 제K+1~제N입력 패드를 통하여 인가되는 전압보다 높은 레벨을 갖는 것을 특징으로 하는 액정 표시 장치 드라이버 회로.