JP2006294903A - ヒューズトリミング回路 - Google Patents

Abstract

【課題】 トリミングパッドへの静電気印加によりヒューズ抵抗が切断されるのを防止する。
【解決手段】 パッド２３ａ，２３ｂからＥＳＤサージ電流がヒューズ抵抗２２を介して電源ラインＶＤＤおよび接地ラインＧＮＤへ流れる第１〜第４経路に電流制限手段として抵抗２６ａ，２６ｂ，２６ｃが設けられている。抵抗２６ａは、ＭＯＳトランジスタ２４のソースおよびＣＭＯＳ入力回路２１のＶＤＤ側入力端と電源ラインＶＤＤとの間に挿入接続されている。抵抗２６ｂは、ヒューズ抵抗２２の他端およびＣＭＯＳ入力回路２１のＧＮＤ側入力端と接地ラインＧＮＤとの間に挿入接続されている。抵抗２６ｃは、ヒューズ抵抗２２の一端とダイオード２５ａ，２５ｂの接続点との間に挿入接続されている。
【選択図】 図２

Description

本発明はヒューズトリミング回路に関する。

半導体集積回路（ＩＣ）において、内部回路の出力精度を向上させるためにヒューズトリミング回路が用いられる（例えば、特許文献１を参照）。従来のヒューズトリミング回路について、図９を参照して説明する。ヒューズトリミング回路１０は、ＣＭＯＳ入力回路１１と、電圧または電流の印加により切断可能で、非切断の状態でＣＭＯＳ入力回路１１の入力端のレベルを接地電位ＧＮＤにプルダウンするヒューズ抵抗１２と、ヒューズ抵抗１２を切断するための電圧または電流が供給されるトリミングパッド１３と、ヒューズ抵抗１２が切断の状態でＣＭＯＳ入力回路１１の入力端のレベルを電源電位ＶＤＤにプルアップするＰチャネルＭＯＳトランジスタ１４と、静電気保護用のＮチャネルＭＯＳトランジスタ１５，１６とを有している。

ヒューズ抵抗１２は、一端がＣＭＯＳ入力回路１１の入力端に接続され、他端が接地ラインＧＮＤに接続されている。トリミングパッド１３は、ヒューズ抵抗１２の一端に接続されている。ＭＯＳトランジスタ１４は、ソースが電源ラインＶＤＤに、ドレインがＣＭＯＳ入力回路１１の入力端に、ゲートが接地ラインＧＮＤに接続されている。ＭＯＳトランジスタ１５は、ドレインが電源ラインＶＤＤに、ソースがＣＭＯＳ入力回路１１の入力端に、ゲートが接地ラインＧＮＤに接続されている。ＭＯＳトランジスタ１６は、ドレインがＣＭＯＳ入力回路１１の入力端に、ソースとゲートとが接地ラインＧＮＤに接続されている。

ヒューズトリミング回路１０において、トリミングが不必要な場合は、ヒューズ抵抗１２を切断しないので、ＣＭＯＳ入力回路１１の入力端が"Ｌ"レベル（ＧＮＤ電位）に固定される。トリミングが必要な場合は、トリミングパッド１３に所定の電圧または電流を供給することによりヒューズ抵抗１２が切断されるので、ＣＭＯＳ入力回路１１の入力端が"Ｈ"レベル（ＶＤＤ電位）に固定される。
特開２０００−１３３７７８号公報（図２）

ところで、携帯電話、携帯情報端末（ＰＤＡ：Personal Digital Assistants）などの携帯情報機器の表示装置は、表示パネルを駆動するための回路をＩＣ化するとき、そのＩＣチップに電源回路を内蔵するのが一般的である。この電源回路は、昇圧回路、電圧レギュレータ回路等から構成される。この電源回路を構成する電圧レギュレータ回路は、最近では、±３％、またはそれ以内の出力電圧の精度を要求されてきている。この要求を満たすため、電圧レギュレータ回路に含まれるバンドギャップリファレンス回路（ＢＧＲ）からなる基準電圧発生回路の出力をヒューズトリミング回路を用いてトリミングすることで精度の高い基準電圧発生回路の出力を得ている。

また、表示パネルを駆動するためのＩＣチップは、表示パネル上にチップオンガラス（ＣＯＧ）技術により搭載されることがある。このＣＯＧ実装用のＩＣチップは、通常、入出力パッドや電源パッドに金バンプが露出した状態で形成されている。そして、このＩＣチップは、金バンプが露出した状態で直接、ＣＯＧ実装される。そのため、ＩＣチップの実装後に露出した金バンプに静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サージが印加される虞がある。

上述のＩＣチップのバンドギャップリファレンス回路にヒューズトリミング回路１０を適用し、このＩＣチップをＣＯＧ実装用として用いた場合の問題点について、以下に述べる。この場合、ヒューズトリミング回路１０のトリミングパッド１３にも金バンプが露出した状態で形成され、この金バンプも露出した状態でＩＣチップが直接、ＣＯＧ実装される。また、トリミングはウェーハ状態で行われ、トリミングが不要なヒューズ抵抗１２が切断されていない状態でＩＣチップが実装される。ＩＣチップの実装後にトリミングパッド１３の露出した金バンプにＥＳＤサージが印加されると、トリミングパッド１３からＥＳＤサージ電流がヒューズ抵抗１２を介して電源ラインＶＤＤまたは／および接地ラインＧＮＤに流れると、ＥＳＤサージの大きさや継続時間によってはヒューズ抵抗１２が切断される虞がある。

本発明のヒューズトリミング回路は、トリミングパッドへ電圧または電流を供給してヒューズ抵抗を切断することにより、入力回路の入力レベルを第１電源電位と第２電源電位とで切り替え可能とするヒューズトリミング回路において、
トリミングパッドからＥＳＤサージ電流がヒューズ抵抗を介して第１電源電位を基準として流れる経路と第２電源電位を基準として流れる経路とに電流制限手段を設けたことを特徴とする。

上記手段によれば、電流制限手段が、トリミングパッドからヒューズ抵抗を介して第１電源ラインおよび第２電源ラインへ流れるＥＳＤサージ電流を制限する。

本発明によれば、トリミングパッドからヒューズ抵抗を介して第１電源ラインおよび第２電源ラインへＥＳＤサージ電流が流れる経路に電流制限手段を設けることで、トリミングパッドへのＥＳＤサージの印加によるヒューズ抵抗の切断を防止できるヒューズトリミング回路を提供することができる。

本発明のヒューズトリミング回路が用いられる表示装置として、液晶表示装置を例に図７を参照して説明する。液晶表示装置１００は、例えば、携帯電話、携帯情報端末などの携帯情報機器の表示装置として用いられ、液晶表示パネル１０１、データ側駆動回路１０２、走査側駆動回路１０３、電源回路１０４、制御回路１０５で構成される。

液晶表示パネル１０１は、図面の横方向に配列されて縦方向に延びるデータ線１０６と、図面の縦方向に配列されて横方向に延びる走査線１０７とを含む。各画素は、ＴＦＴ１０８、画素容量１０９、液晶素子１１０とにより構成される。ＴＦＴ１０８のゲート端子は走査線１０７に、ソース（ドレイン）端子はデータ線１０６に、それぞれ接続される。また、ＴＦＴ１０８のドレイン（ソース）端子には画素容量１０９及び液晶素子１１０がそれぞれ接続される。画素容量１０９及び液晶素子１１０のＴＦＴ１０８と接続しない側の端子１１１は、例えば、図示せぬ共通電極に接続される。

データ側駆動回路１０２は表示データに基づいた信号電圧を出力してデータ線１０６を駆動する。走査側駆動回路１０３はＴＦＴ１０８の選択／非選択電圧を出力して走査線１０７を駆動する。制御回路１０５は走査側駆動回路１０３およびデータ側駆動回路１０２による駆動のタイミングをコントロールする。電源回路１０４は、データ側駆動回路１０２が出力する信号電圧や、走査側駆動回路１０３が出力する選択／非選択電圧を生成して各駆動回路に供給する。 電源回路１０４は、内部に基準電圧発生回路２００を有している。

データ側駆動回路１０２、走査側駆動回路１０３は、例えば、データ側駆動回路１０２＋電源回路１０４、走査側駆動回路１０３＋電源回路１０４、データ側駆動回路１０２＋走査側駆動回路１０３＋電源回路１０４のように、電源回路１０４とともに、半導体集積回路装置（以下、ＩＣという）で１チップ化されている。これらのＩＣチップに、制御回路１０５を内蔵することもできる。
これらのＩＣチップは、液晶表示パネル１０１のガラス基板上にＣＯＧ実装される。

次に、基準電圧発生回路２００について、図８を参照して説明する。基準電圧発生回路２００は、増幅器２０１、分圧回路２０２、バンドギャップリファレンス回路２０３、セレクタ２０４、ヒューズトリミング回路２０５を有している。ヒューズトリミング回路２０５は、１本のヒューズを切るか切らないかで決定される１ビット信号を生成するヒューズトリミングユニットを、例えば、３ユニットで構成して、３ビット信号をセレクタ２０４に供給する。セレクタ２０４は、ヒューズトリミング回路２０５からの３ビット信号の論理に応じて、分圧回路２０２の８つの分圧点のうちの１つの分圧点からの入力を選択して増幅器２０１の（−）入力端に供給する。増幅器２０１の（＋）入力端には、バンドギャップリファレンス回路２０３からの出力が供給される。

基準電圧発生回路２００は、ヒューズトリミング回路２０５を用いて３本のヒューズを切るか切らないかで決定された３ビット信号の論理により、８種類の基準電圧を生成することができ、電源回路１０４内において、精度の高い基準電圧を供給することができる。

以下に、ヒューズトリミング回路２０５のヒューズトリミングユニットとして用いることができる本発明の第１の実施形態によるヒューズトリミング回路２０について図１を参照して説明する。ヒューズトリミング回路２０は、ＣＭＯＳ入力回路２１と、ヒューズ抵抗２２と、パッド２３ａ，２３ｂと、ＰチャネルＭＯＳトランジスタ２４と、ダイオード２５ａ，２５ｂと、抵抗２６ａ，２６ｂ，２６ｃとを有している。

ＣＭＯＳ入力回路２１は、入力回路として第１電源ラインとしての電源ラインＶＤＤと第２電源ラインとしての接地ラインＧＮＤとの間に接続されている。

ヒューズ抵抗２２は、電圧または電流を供給して切断することによりＣＭＯＳ入力回路２１の入力レベルを切り替え可能で、非切断の状態でＣＭＯＳ入力回路２１の入力端のレベルを接地電位ＧＮＤにプルダウンするため、一端がＣＭＯＳ入力回路２１の入力端に接続され、他端が接地ラインＧＮＤに接続されている。

パッド２３ａ，２３ｂは、ヒューズ抵抗２２を切断するための電圧または電流が供給されるトリミングパッドとしてパッド２３ａがヒューズ抵抗２２の一端に、パッド２３ｂがヒューズ抵抗２２の他端に接続されている。

ＭＯＳトランジスタ２４は、ヒューズ抵抗２２が切断の状態でＣＭＯＳ入力回路２１の入力端のレベルを電源電位ＶＤＤにプルアップするために、ソースが電源ラインＶＤＤに、ドレインがＣＭＯＳ入力回路２１の入力端に、ゲートが接地ラインＧＮＤに接続されている。

ダイオード２５ａ，２５ｂは、静電気保護用素子として、ダイオード２５ａのカソードが電源ラインＶＤＤに接続され、ダイオード２５ａのアノードとダイオード２５ｂのカソードがＣＭＯＳ入力回路２１の入力端に接続され、ダイオード２５ｂのアノードが接地ラインＧＮＤに接続されている。

抵抗２６ａ，２６ｂ，２６ｃは、電流制限手段としての高抵抗素子で、図２を参照して以下に説明する第１〜第４経路の各経路に設けられている。第１経路は、パッド２３ａからヒューズ抵抗２２を介して電源ラインＶＤＤへ正のＥＳＤサージ電流が流れる経路である。第２経路は、パッド２３ａからヒューズ抵抗２２を介して接地ラインＧＮＤへ正または負のＥＳＤサージ電流が流れる経路である。第３経路は、パッド２３ｂからヒューズ抵抗２２を介して電源ラインＶＤＤへ正のＥＳＤサージ電流が流れる経路である。第４経路は、パッド２３ｂからヒューズ抵抗２２を介して接地ラインＧＮＤへ負のＥＳＤサージ電流が流れる経路である。抵抗２６ａは、ＭＯＳトランジスタ２４のソースおよびＣＭＯＳ入力回路２１のＶＤＤ側入力端と電源ラインＶＤＤとの間の第１経路に挿入接続されている。抵抗２６ｂは、ヒューズ抵抗２２の他端およびＣＭＯＳ入力回路２１のＧＮＤ側入力端と接地ラインＧＮＤとの間の第２経路に挿入接続されている。抵抗２６ｃは、ヒューズ抵抗２２の一端とダイオード２５ａおよび２５ｂの接続点との間の第３経路および第４経路の共通経路に挿入接続されている。

抵抗２６ａ，２６ｂ，２６ｃの抵抗値Ｒ１，Ｒ２，Ｒ３は、ＥＳＤサージの印加電圧とヒューズ抵抗２２の切断電流とで決定される。例えば、ＥＳＤサージの印加電圧が２０００Ｖでヒューズ抵抗２２の切断電流が２００ｍＡとすると、１０ＫΩ以上に設定される。抵抗２６ａ，２６ｂ，２６ｃは、トリミング時にヒューズ抵抗２２に流れる電流の経路に設けられていないので、トリミング時に抵抗２６ａ，２６ｂ，２６ｃがヒューズ抵抗２２の切断電流を制限することはない。

ヒューズトリミング回路２０において、トリミングが不必要な場合は、ヒューズ抵抗２２を切断しないので、ＣＭＯＳ入力回路２１の入力端が"Ｌ"レベル（ＧＮＤ電位）に固定される。また、ヒューズトリミング回路２０を用いたＩＣがヒューズ抵抗２２が切断されない状態で液晶表示パネルにＣＯＧ実装された後において、パッド２３ａ，２３ｂからヒューズ抵抗２２を介して電源ラインＶＤＤおよび接地ラインＧＮＤへＥＳＤサージ電流が万が一流れても、抵抗２６ａ，２６ｂ，２６ｃがＥＳＤサージ電流を制限する電流制限手段として機能するため、ヒューズ抵抗２２が切断される虞はない。例えば、抵抗値Ｒ１，Ｒ２，Ｒ３が１００ＫΩに設定された場合、ＥＳＤサージの印加電圧が２０００Ｖでヒューズ抵抗２２に流れるＥＳＤサージ電流はおよそ２０ｍＡとなり、ヒューズ抵抗２２の切断電流が２００ｍＡとすると、ヒューズ抵抗２２が切断される虞はない。

トリミングが必要な場合は、パッド２３ａと２３ｂとの間に所定の電圧または電流を供給することによりヒューズ抵抗２２が切断されるので、ＣＭＯＳ入力回路２１の入力端が"Ｈ"レベル（ＶＤＤ電位）に固定される。

トリミング時、従来のヒューズトリミング回路１０のＣＭＯＳ入力回路１１では、入力端にトリミング用電圧が印加されるため、ＣＭＯＳ入力回路１１を高圧回路で構成する必要があったが、ヒューズトリミング回路２０のＣＭＯＳ入力回路２１では、入力端に、抵抗２６ｃとダイオード２５ａとにより、電源電圧ＶＤＤ＋ダイオード２５ａの順方向電圧ＶＦ分しか印加されないため、ＣＭＯＳ入力回路２１を低圧回路で構成することができる。さらに、ＭＯＳトランジスタ２４のゲートには、接地ラインＧＮＤの電位しか印加されないので、ＭＯＳトランジスタ２４も低圧で構成することができる。

次に、本発明の第２の実施形態によるヒューズトリミング回路３０について図３を参照して説明する。ヒューズトリミング回路３０は、ＣＭＯＳ入力回路３１と、ヒューズ抵抗３２と、パッド３３ａ，３３ｂ，３３ｃと、抵抗３４ａ，３４ｂ，３６ａ，３６ｂ，３９と、ダイオード３５ａ，３５ｂと、ＮチャネルＭＯＳトランジスタ３７，３８とを有している。

ＣＭＯＳ入力回路３１は、入力回路として第１電源ラインとしての接地ラインＧＮＤと第２電源ラインとしての電源ラインＶＤＤとの間に接続されている。
ヒューズ抵抗３２は、電圧または電流を供給して切断することによりＣＭＯＳ入力回路３１の入力レベルを切り替え可能で、非切断の状態でＣＭＯＳ入力回路３１の入力端のレベルを電源電位ＶＤＤにプルアップするため、一端がＣＭＯＳ入力回路３１の入力端に接続され、他端が電源ラインＶＤＤに接続されている。

パッド３３ａ，３３ｂは、ヒューズ抵抗３２を切断するための電圧または電流が供給されるトリミングパッドとしてパッド３３ａがヒューズ抵抗３２の一端に接続され、パッド３３ｂがヒューズ抵抗３２の他端に接続されている。

抵抗３４ａは、ヒューズ抵抗３２が切断の状態でＣＭＯＳ入力回路３１の入力端のレベルを接地電位ＧＮＤにプルダウンするために、ＣＭＯＳ入力回路２１の入力端と接地ラインＧＮＤとの間に接続されている。抵抗３４ｂは、パッド３３ｃに入力が無い状態でＭＯＳトランジスタ３７のゲートのレベルを接地電位ＧＮＤにプルダウンするために、ＭＯＳトランジスタ３７のゲートと接地ラインＧＮＤとの間に接続されている。

ＭＯＳトランジスタ３７は、スイッチ素子として、トリミング時のみパッド３３ａをヒューズ抵抗３２の一端に接続するために、パッド３３ａとヒューズ抵抗３２の一端との間に、ソースがパッド３３ａに、ドレインがヒューズ抵抗３２の一端に接続されて挿入接続されている。また、ＭＯＳトランジスタ３７のソースは接地ラインＧＮＤに接続されている。ＭＯＳトランジスタ３７のゲートは、トリミング時のみＭＯＳトランジスタ３７をオン制御するために、制御パッドとしてのパッド３３ｃに接続されている。

ダイオード３５ａ，３５ｂは、静電気保護用素子として、ダイオード３５ａのアノードが接地ラインＧＮＤに接続され、ダイオード３５ａのカソードとダイオード３５ｂのアノードがＭＯＳトランジスタ３７のゲートに接続され、ダイオード３５ｂのカソードが電源ラインＶＤＤに接続されている。

抵抗３６ａ，抵抗３６ｂは、電流制限手段としての高抵抗素子で、図４を参照して以下に説明する第１〜第２経路の各経路に設けられている。第１経路は、パッド３３ｂからヒューズ抵抗３２を介して接地ラインＧＮＤへ負のＥＳＤサージ電流が流れる経路である。第２経路は、パッド３３ａからヒューズ抵抗３２を介して電源ラインＶＤＤへ正のＥＳＤサージ電流が流れる経路である。抵抗３６ａは、抵抗３４ａ，３４ｂのＧＮＤ側端、ＭＯＳトランジスタ３７のソースおよびＣＭＯＳ入力回路３１のＧＮＤ側入力端と、接地ラインＧＮＤとの間の第１経路に挿入接続されている。抵抗２６ｂは、ヒューズ抵抗３２の他端およびＣＭＯＳ入力回路３１のＶＤＤ側入力端と電源ラインＶＤＤとの間の第２経路に挿入接続されている。

抵抗３６ａ，３６ｂの抵抗値Ｒ１，Ｒ２は、ヒューズトリミング回路２０の抵抗２６ａ，２６ｂの場合と同様に、ＥＳＤサージの印加電圧とヒューズ抵抗３２の切断電流とで決定される。抵抗３６ａ，３６ｂは、トリミング時にヒューズ抵抗３２に流れる電流の経路に設けられていないので、トリミング時に抵抗３６ａ，３６ｂがヒューズ抵抗３２の切断電流を制限することはない。

ＭＯＳトランジスタ３８は、トリミング時のみパッド３３ｃに印加される電圧によりオンさせ、抵抗３６ｂと抵抗３９との分圧により電源ラインＶＤＤに高電圧が印加されないようするために、ソースが接地ラインＧＮＤに接続され、ドレインが抵抗３９を介して電源ラインＶＤＤに接続され、ゲートがＭＯＳトランジスタ３７のゲートに共通接続されている。抵抗３９の抵抗値Ｒ４は、パッド３３ｂに印加される電圧をＶＤＤに高電圧が印加されないレベルになるよう抵抗３６ｂの抵抗値Ｒ２との比で決定される。

ヒューズトリミング回路３０において、トリミングが不必要な場合は、ヒューズ抵抗３２を切断しないので、ＣＭＯＳ入力回路３１の入力端が"Ｈ"レベル（ＶＤＤ電位）に固定される。また、ヒューズトリミング回路３０を用いたＩＣがヒューズ抵抗３２が切断されない状態で液晶表示パネルにＣＯＧ実装された後において、パッド３３ａ，３３ｂからヒューズ抵抗３２を介して電源ラインＶＤＤおよび接地ラインＧＮＤへＥＳＤサージ電流が万が一流れても、抵抗３６ａ，３６ｂがＥＳＤサージ電流を制限する電流制限手段として機能するため、ヒューズ抵抗３２が切断される虞はない。ヒューズトリミング回路３０では、ＭＯＳトランジスタ３７を設けることにより、トリミングパッドからヒューズ抵抗を介して電源ラインＶＤＤおよび接地ラインＧＮＤへＥＳＤサージ電流が流れる経路が、ヒューズトリミング回路２０に比べて少なくなり、ヒューズ抵抗に流れるＥＳＤサージ電流をヒューズトリミング回路２０より更に制限することができる。

トリミングが必要な場合は、パッド３３ｃにＭＯＳトランジスタ３７をオン制御するための制御信号を供給するとともに、パッド３３ａと３３ｂとの間に所定の電圧または電流を供給することによりヒューズ抵抗３２が切断されるので、ＣＭＯＳ入力回路３１の入力端が"Ｌ"レベル（ＧＮＤ電位）に固定される。

トリミング時、従来のヒューズトリミング回路１０のＣＭＯＳ入力回路１１では、入力端にトリミング用電圧が印加されるため、ＣＭＯＳ入力回路１１を高圧回路で構成する必要があったが、ヒューズトリミング回路３０のＣＭＯＳ入力回路３１では、入力端に、ＭＯＳトランジスタ３７のオン制御によりパッド３３ａの電位、通常、接地ラインＧＮＤの電位しか印加されないため、ＣＭＯＳ入力回路３１を低圧回路で構成することができる。さらに、ＭＯＳトランジスタ３７，３８のゲートには電源ラインＶＤＤまたは接地ラインＧＮＤの電位しか印加されないので、ＭＯＳトランジスタ３７，３８も低圧で構成することができる。パッド３３ｃはトリミング時以外は無信号（フローティング）状態となる。尚、抵抗３４ｂを用いない場合は、ＩＣチップの実装後にＩＣの内部回路または外部回路によりパッド３３ｃを接地電位に固定する構成とすることもできる。

次に、本発明の第２の実施形態の変形例のヒューズトリミング回路３０ａについて図５を参照してヒューズトリミング回路３０との相違点のみを説明する。ヒューズトリミング回路３０では、ＭＯＳトランジスタ３７のソースが接地ラインＧＮＤに接続されているのに対して、ヒューズトリミング回路３０ａでは、ＭＯＳトランジスタ３７のソースが接地ラインＧＮＤに非接続されている。この場合、ＭＯＳトランジスタ３７のゲートとソースとの間にはプルダウン抵抗は接続不要であるが、ＭＯＳトランジスタ３８のゲートとソースとの間にはプルダウン抵抗３４ｄが接続されている。また、抵抗３４ａの替わりに、ＭＯＳトランジスタ３４ｃが接続されている。ＭＯＳトランジスタ３４ｃは、ソースが接地ラインＧＮＤに、ドレインがＣＭＯＳ入力回路３１の入力端に、ゲートが電源ラインＶＤＤに接続されている。また、第１経路における電流制限手段として、ヒューズトリミング回路３０の抵抗３６ａの替わりに、図６に示すように、抵抗３６ｃがヒューズ抵抗３２の一端とＭＯＳトランジスタ３４ｃのドレインとの間の第１経路に挿入接続されている。パッド３３ｂから第１経路に負のＥＳＤサージ電流が万が一流れても、抵抗３６ｃがＥＳＤサージ電流を制限する電流制限手段として機能するため、ヒューズ抵抗３２が切断される虞はない。ヒューズトリミング回路３０ａの他の動作については、ヒューズトリミング回路３０と同様であり、説明を省略する。

尚、上記各実施形態において、静電気保護用素子として、ダイオード２５ａ，２５ｂ，３５ａ，３５ｂを例に説明したが、ＭＯＳトランジスタであってもよい。また、ダイオード２５ａ，２５ｂ，３５ａ，３５ｂ以外に必要であれば、他の静電気保護用素子を必要箇所に接続してもよい。また、上記第１の実施形態および第２の実施形態の変形例において、入力回路の入力端の電位を第１電源ラインの電位にプルアップまたはプルダウンする手段として、ＭＯＳトランジスタ２４，３４ａを例に説明したが、抵抗素子であってもよい。

本発明の第１の実施形態のヒューズトリミング回路２０の回路図。 図１に示すヒューズトリミング回路２０においてヒューズ抵抗２２を介して流れるＥＳＤサージ電流の経路を示す図。 本発明の第２の実施形態のヒューズトリミング回路３０の回路図。 図３に示すヒューズトリミング回路３０においてヒューズ抵抗３２を介して流れるＥＳＤサージ電流の経路を示す図。 本発明の第２の実施形態の変形例のヒューズトリミング回路３０ａの回路図。 図５に示すヒューズトリミング回路３０ａにおいてヒューズ抵抗３２を介して流れるＥＳＤサージ電流の経路を示す図。 本発明のヒューズトリミング回路を用いた液晶表示装置１００のブロック図。 図７に示す基準電圧発生回路２００の回路図。 従来のヒューズトリミング回路１０の回路図。

符号の説明

２０，３０，３０ａ ヒューズトリミング回路
２１，３１ ＣＭＯＳ入力回路
２２，３２ ヒューズ抵抗
２３ａ，３３ａ 第１のパッド（トリミングパッド）
２３ｂ，３３ｂ 第２のパッド（トリミングパッド）
３３ｃ 第３のパッド（制御パッド）
２４ ＰチャネルＭＯＳトランジスタ（プルアップトランジスタ）
３４ａ，３４ｂ，３４ｄ 抵抗（プルダウン抵抗）
３４ｃ ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）
２５ａ，２５ｂ，３５ａ，３５ｂ ダイオード（静電気保護用素子）
２６ａ，３６ａ 第１の抵抗（高抵抗素子；電流制限手段）
２６ｂ，３６ｂ 第２の抵抗（高抵抗素子；電流制限手段）
２６ｃ 第３の抵抗（高抵抗素子；電流制限手段）
３７ ＮチャネルＭＯＳトランジスタ（スイッチ素子）
３８ ＮチャネルＭＯＳトランジスタ
３９ 抵抗
１００ 液晶表示装置
１０４ 電源回路
２００ 基準電圧発生回路
２０１ 増幅器
２０２ 分圧回路
２０３ バンドギャップリファレンス回路
２０４ セレクタ
２０５ ヒューズトリミング回路

Claims (6)

1. トリミングパッドへ電圧または電流を供給してヒューズ抵抗を切断することにより、入力回路の入力レベルを第１電源電位と第２電源電位とで切り替え可能とするヒューズトリミング回路において、
   前記トリミングパッドから静電気放電サージ電流が前記ヒューズ抵抗を介して第１電源電位を基準として流れる経路と第２電源電位を基準として流れる経路とに電流制限手段を設けたことを特徴とするヒューズトリミング回路。
2. 前記電流制限手段は、前記各経路内のうち前記ヒューズ抵抗を切断するためのトリミング電流が流れない経路に挿入された高抵抗素子からなることを特徴とする請求項１記載のヒューズトリミング回路。
3. 前記入力回路の入力端に、その電位を第１電源電位にプルアップまたはプルダウンする手段が接続され、
   前記入力回路の入力端と第１電源電位および第２電源電位との間に静電保護用素子が接続され、
   前記ヒューズ抵抗は、一端が前記入力回路の入力端に接続され、他端が第２電源電位に接続され、
   前記トリミングパッドは、前記ヒューズ抵抗の一端に接続された第１のパッドと、前記ヒューズ抵抗の他端に接続された第２のパッドとであり、
   前記高抵抗素子は、前記入力回路の第１電源入力端と第１電源電位との間に挿入接続された第１の抵抗と、前記ヒューズ抵抗の他端および前記入力回路の第２電源入力端と第２電源電位との間に挿入接続された第２の抵抗と、前記ヒューズ抵抗の一端と前記静電保護用素子との間に挿入接続された第３の抵抗とであることを特徴とする請求項２記載のヒューズトリミング回路。
4. 前記入力回路の入力端に、その電位を第１電源電位にプルアップまたはプルダウンする手段が接続され、
   前記ヒューズ抵抗は、一端が前記入力回路の入力端に接続され、他端が第２電源電位に接続され、
   前記トリミングパッドは、前記ヒューズ抵抗の一端に接続された第１のパッドと、前記ヒューズ抵抗の他端に接続された第２のパッドとであり、
   前記第１のパッドと前記ヒューズ抵抗の一端との間にスイッチ素子が挿入接続されていることを特徴とする請求項２記載のヒューズトリミング回路。
5. 前記高抵抗素子は、
   前記入力回路の第１電源入力端と第１電源電位との間に挿入接続された第１の抵抗と、前記ヒューズ抵抗の他端および前記入力回路の第２電源入力端と第２電源電位との間に挿入接続された第２の抵抗とであることを特徴とする請求項４記載のヒューズトリミング回路。
6. 前記スイッチ素子は前記第１のパッドとの接続端側が第１電源電位と非接続で、
   前記高抵抗素子は、
   前記ヒューズ抵抗の他端および前記入力回路の第２電源入力端と第２電源ラインとの間に挿入接続された第２の抵抗と、前記ヒューズ抵抗の一端と前記プルアップまたはプルダウンする手段との間に挿入接続された第３の抵抗とであることを特徴とする請求項４記載のヒューズトリミング回路。

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