JP2002026131A - トリミング回路、調整回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】トリミング素子の仮想切断又は仮想短絡を可能
にすると共に、トリミング素子の増加に伴う占有面積の
増大を抑えることのできるトリミング回路を提供するこ
と。 【解決手段】ヒューズ素子Ｆ１は抵抗Ｒ２１と第２電源
ＧＮＤの間に接続され、抵抗バイパス回路２１は、仮想
切断時には制御信号Ｃｎｔに応答してヒューズ素子Ｆ１
を非切断状態に保持し、通常切断時には制御信号Ｃｎｔ
及びデータ信号Ｄ１に基づいてヒューズ素子Ｆ１の両端
に第１及び第２電源Ｖｃｃ，ＧＮＤを供給して該ヒュー
ズ素子Ｆ１を切断する。出力切替回路２２は通常使用時
にはヒューズ素子Ｆ１の切断又は非切断に応じた出力信
号Ｏｕｔを出力し、仮想切断時にはデータ信号Ｄ１を反
転した出力信号Ｏｕｔを出力する。Ｎ個のトリミング回
路を備えた場合、それぞれに供給するデータ信号と共通
に供給する制御信号のためにＮ＋１個の外部端子（パッ
ド）を設ければよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
特性調整等の目的のために電気的に切断されるヒューズ
を備えたトリミング回路、及びそれにより被調整素子に
並列接続されたスイッチ回路がオンオフ制御される調整
回路に関するものである。

【０００２】半導体集積回路の製造において、出荷前に
その電気的特性を規格範囲内に調整することが行われて
いる。この調整により、特性のバラツキが除去されて高
精度な半導体集積回路が実現される。この調整は、ヒュ
ーズ素子を切断するトリミング回路により行われる。

【０００３】ヒューズ素子の切断には、レーザ装置によ
る方法と、電気的方法がある。レーザ装置による方法で
は、その装置が大きく、あまり一般的とはいえない。電
気的方法は、ヒューズ素子に電流又は電圧を印加して切
断するため、容易に実現できる。

【０００４】トリミング回路において、ヒューズ素子を
切断した後の半導体集積回路の特性は、ヒューズ素子の
切断前にあらかじめ確認することができず、誤ったヒュ
ーズを切断した場合、その製品は不良品となってしま
う。そのため、ヒューズ素子を切断する以前に切断の手
順及び測定方法には特別に細心の注意を払う必要があ
る。

【０００５】従って、トリミング回路には、ヒューズ切
断前に半導体集積回路の特性を容易に確認することを可
能にする要望がある。それは、ヒューズ素子の仮想切断
により実現される。仮想切断は、ヒューズ素子にトラン
ジスタを直列に接続し、そのトランジスタをオン／オフ
制御することで、ヒューズ素子を実質的な未切断状態／
切断状態を実現する。これにより、実質的な切断状態に
おける半導体集積回路の特性の測定を容易にするととも
に、切断するヒューズ素子の特定を確実にしている。

【０００６】

【従来の技術】従来のポリシリコンにより形成されるヒ
ューズ素子（以下、ポリヒューズという）を用いたトリ
ミング回路においては、仮想切断を可能とするには、Ｎ
個のポリヒューズに対して２×Ｎ個のトリミング端子
と、ポリヒューズの仮想切断を制御するためにそれに直
列接続されたトランジスタ及びそのトランジスタの制御
信号を供給するコントロール端子を含んでいる。トリミ
ング端子及びコントロール端子は半導体集積回路のチッ
プと外部引出し線又はバンプ等とを接続するためにチッ
プ上に形成された電極（パッド）である。

【０００７】

【発明が解決しようとする課題】ところで、ポリヒュー
ズに直列接続されたトランジスタには、他のポリヒュー
ズを切断するための高電圧又は大電流が加わる。そのた
め、トランジスタには、高電圧又は大電流に耐えうる特
性を持つものが用いられる。このようなトランジスタ
は、占有面積が大きい。

【０００８】そして、特性を微調整して製品の品質を上
げるためにポリヒューズの個数を増やすと、トリミング
時しか必要のないトリミング端子が占める面積の増大
と、ポリヒューズの切断を制御するトランジスタの面積
が多くなり、チップサイズを増大させるという問題を生
じていた。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的はヒューズ素子の仮想切断
を可能にすると共に、ヒューズ素子の増加に伴う占有面
積の増大を抑えることのできるトリミング回路、及びそ
れを用いた調整回路を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、トリミング素子は
第１及び第２電源のうちの少なくとも一方と抵抗との間
に接続されたトリミング素子に対して、抵抗バイパス回
路は、仮想切断時には制御信号に応答してトリミング素
子を非切断状態に保持し、通常切断時には制御信号及び
データ信号に基づいてトリミング素子の両端に第１及び
第２電源を供給して該トリミング素子を切断する。出力
切替回路は通常使用時にはトリミング素子の切断又は非
切断に応じた出力信号を出力し、仮想切断時にはデータ
信号に基づく出力信号を出力する。

【００１１】請求項２に記載の発明によれば、トリミン
グ素子は第１及び第２電源のうちの少なくとも一方と抵
抗との間に接続され、抵抗バイパス回路は、仮想短絡時
には制御信号に基づいてトリミング素子を非短絡状態に
保持し、通常短絡時には制御信号及びデータ信号に基づ
いてトリミング素子の両端に第１及び第２電源を供給し
て該トリミング素子を短絡する。出力切替回路は通常使
用時にはトリミング素子の短絡又は非短絡に応じた出力
信号を出力し、仮想短絡時にはデータ信号に基づく出力
信号を出力する。

【００１２】請求項３に記載の発明は、複数の被調整素
子のそれぞれに並列接続された複数のスイッチ回路と、
複数のスイッチ回路のそれぞれに対応して設けられた請
求項１又は２に記載の複数のトリミング回路とを備え、
前記複数のトリミング回路は、それぞれに対応する複数
のデータ信号と共通の前記制御信号に応答して動作す
る。従って、Ｎ個の被調整素子（トリミング素子）に対
してＮ＋１個の外部端子（パッド）を設ければよい。

【００１３】また、請求項４に記載の発明のように、外
部端子から供給されるシリアル信号を前記複数のデータ
信号に変換するシリアル−パラレル変換回路を備えるこ
とで、２個の外部端子（パッド）を設けるだけで済む。

【００１４】

【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１及び図２に従って説明す
る。

【００１５】図１は、本実施形態の調整回路１１の回路
図である。調整回路１１は、内部端子Ｔ１，Ｔ２間の抵
抗値を調整する抵抗調整回路である。調整回路１１は、
内部端子Ｔ１，Ｔ２間に直列接続された複数（本実施形
態では３つ）の被調整素子としての抵抗Ｒ１，Ｒ２，Ｒ
３の両端を適宜短絡させ、両端子Ｔ１，Ｔ２間の実質的
な抵抗値を調整する。内部端子Ｔ１，Ｔ２は、例えば、
半導体集積回路装置の基準電圧を生成する回路に接続さ
れており、基準電圧は、両端子Ｔ１，Ｔ２間の調整され
た抵抗値に対応する。これにより、半導体集積回路装置
の電気的特性が出荷前に調整される。

【００１６】尚、内部端子Ｔ１，Ｔ２間に接続する抵抗
の抵抗値，素子数，接続形態（直列，並列，直並列）
は、内部端子Ｔ１，Ｔ２間の実質的な抵抗値，調整範
囲，調整ステップ等に基づいて適宜変更されてもよい。

【００１７】調整回路１１は、被調整素子の数に対応す
る３つのスイッチ回路としてのトランジスタＴｒ１，Ｔ
ｒ２，Ｔｒ３、及びその数に対応する３つのトリミング
回路１２，１３，１４を含む。

【００１８】トランジスタＴｒ１〜Ｔｒ３はＮチャネル
ＭＯＳトランジスタよりなり、抵抗Ｒ１〜Ｒ３に並列に
接続されている。各トランジスタＴｒ１〜Ｔｒ３は、そ
れぞれのゲートに供給されるトリミング回路１２〜１４
の出力信号Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３に応答してオ
ン又はオフする。尚、トランジスタＴｒ１〜Ｔｒ３にＰ
チャネルＭＯＳトランジスタ，バイポーラトランジスタ
を用いても良い。また、並列接続したＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタにより
スイッチ回路を構成しても良い。

【００１９】各トリミング回路１２，１３，１４は、そ
れぞれに対応するトリミング端子ＴＴ１，ＴＴ２，ＴＴ
３に接続され、それら端子ＴＴ１〜ＴＴ３を介して仮想
切断のための仮想切断データ信号（以下、単にデータ信
号という）Ｄ１，Ｄ２，Ｄ３が供給される。また、各ト
リミング回路１２〜１４は共通のコントロール端子ＴＣ
に接続され、その端子ＴＣを介して制御信号Ｃｎｔが供
給されている。各端子ＴＴ１〜ＴＴ３，ＴＣにはプルダ
ウン抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒｃが接続されてい
る。

【００２０】トリミング端子ＴＴ１〜ＴＴ３及びコント
ロール端子ＴＣはチップ上に形成された電極（パッド）
である。このように、本実施形態の調整回路１１では、
Ｎ個の被調整素子に対してＮ＋１個のパッドしか必要と
しない。

【００２１】図２は、本実施形態の第１トリミング回路
１２の回路図である。尚、第２及び第３トリミング回路
１３，１４の構成は第１トリミング回路１２のそれと実
質的に同じであるため、図面及び構成の説明を省略す
る。

【００２２】トリミング回路１２は、抵抗Ｒ２１、溶断
型トリミング素子としてのヒューズ素子Ｆ１、抵抗バイ
パス回路２１及び出力切替回路２２を含む。抵抗Ｒ２１
及びヒューズ素子Ｆ１は第１電源Ｖｃｃと第２電源（本
実施形態ではグランド）ＧＮＤの間に直列に接続されて
いる。詳しくは、抵抗Ｒ２１の第１端子は第１電源Ｖｃ
ｃに接続され、抵抗Ｒ２１の第２端子はヒューズ素子Ｆ
１の第１端子に接続され、ヒューズ素子Ｆ１の第２端子
は第２電源ＧＮＤに接続されている。

【００２３】第１電源Ｖｃｃとヒューズ素子Ｆ１との間
には抵抗バイパス回路２１が接続されている。抵抗バイ
パス回路２１は抵抗Ｒ１に流れる電流をバイパスするこ
とでヒューズ素子Ｆ１の両端にそれの切断電圧（又は切
断電流）以上の電圧を印加することで、該素子Ｆ１を切
断するために設けられている。

【００２４】抵抗バイパス回路２１はＰチャネルＭＯＳ
トランジスタＴＰ１とＮＡＮＤ回路２３を含む。２入力
素子であるＮＡＮＤ回路２３は、入力端子にデータ信号
Ｄ１と制御信号Ｃｎｔが入力され、出力端子がトランジ
スタＴＰ１のゲートに接続されている。トランジスタＴ
Ｐ１はソースが第１電源Ｖｃｃに接続され、ドレインが
ヒューズ素子Ｆ１に接続されている。従って、抵抗バイ
パス回路２１は、Ｈレベルのデータ信号Ｄ１及び制御信
号Ｃｎｔに応答してトランジスタＴＰ１をオンし、それ
によりヒューズ素子Ｆ１両端の電位差を第１電源Ｖｃｃ
と第２電源ＧＮＤの電位差とする。

【００２５】出力切替回路２２は本実施形態では２入力
ＮＯＲ回路から構成されている。出力切替回路２２は第
１入力端子にデータ信号Ｄ１が入力され、第２入力端子
は抵抗Ｒ２１とヒューズ素子Ｆ１との間のノードＮ１に
接続され、出力端子から出力信号Ｏｕｔ１を出力する。
ヒューズ素子Ｆ１が切断されていない時にノードＮ１の
電位が第２電源ＧＮＤレベル（Ｌレベル）であるため、
出力切替回路２２はデータ信号Ｄ１の反転レベルを持つ
信号Ｏｕｔ１を出力する。一方、ヒューズ素子Ｆ１が切
断された時にノードＮ１の電位が第１電源Ｖｃｃレベル
（Ｈレベル）であるため、出力切替回路２２はＬレベル
の信号Ｏｕｔ１を出力する。

【００２６】このように構成されたトリミング回路１２
は、Ｈレベルのデータ信号Ｄ１及び制御信号Ｃｎｔが供
給されると、それにより抵抗バイパス回路２１のトラン
ジスタＴＰ１にＬレベルの信号が印加され、該トランジ
スタＴＰ１がオンする。これにより、ヒューズ素子Ｆ１
が第１及び第２電源Ｖｃｃ，ＧＮＤ間に接続され、流れ
る電流によりヒューズＦ１が切断される。すると、トリ
ミング回路１２は、Ｌレベルの信号Ｏｕｔ１を出力し、
それにより図１のトランジスタＴｒ１がオフし、抵抗Ｒ
１の両端は短絡されない。

【００２７】一方、Ｌレベルの制御信号Ｃｎｔが供給さ
れると、トリミング回路１２は、抵抗バイパス回路２１
のトランジスタＴＰ１がオフし、未切断のヒューズ素子
Ｆ１により出力切替回路２２にＬレベルの信号が入力さ
れることで、第１データ信号Ｄ１の反転レベルを持つ信
号Ｏｕｔ１を出力する。これにより、図１のトランジス
タＴｒ１がオン又はオフし、抵抗Ｒ１の両端が短絡又は
開放される。即ち、トランジスタＴｒ１をオフするよう
にデータ信号Ｄ１を供給することで、トランジスタＴｒ
１及び抵抗Ｒ１の状態を図２のヒューズ素子Ｆ１を切断
した時の状態と実質的に同一にする、即ち仮想切断を行
うことができる。

【００２８】尚、コントロール端子ＴＣがプルダウンさ
れているため、この端子ＴＣに何も接続しなくても、Ｌ
レベルの制御信号Ｃｎｔが供給されていることと同じで
ある。これにより、ヒューズ素子Ｆ１〜Ｆ３の誤切断を
防止する。コントロール端子ＴＣをプルダウンしない
と、ノイズ等の影響によって同端子ＴＣのレベルがトラ
ンジスタＴＰ１がオンするまで高くなり、それによりヒ
ューズ素子Ｆ１が切断されてしまうからである。

【００２９】次に、上記のように構成された調整回路１
１の作用を説明する。 ［仮想切断］第１トリミング回路１２は、Ｌレベルの制
御信号Ｃｎｔに応答して抵抗バイパス回路２１のトラン
ジスタＴＰ１がオフし、未切断のヒューズ素子Ｆ１によ
り出力切替回路２２にＬレベルの信号が入力されること
で、第１データ信号Ｄ１の反転レベルを持つ信号Ｏｕｔ
１を出力する。同様に、第２及び第３トリミング回路１
３，１４は、第２及び第３データ信号Ｄ２，Ｄ３の反転
レベルを持つ信号Ｏｕｔ２，Ｏｕｔ３を出力する。これ
ら出力信号Ｏｕｔ１〜Ｏｕｔ３に応答してトランジスタ
Ｔｒ１〜Ｔｒ３がオン・オフし、両端子Ｔ１，Ｔ２間の
抵抗値は、オフしたトランジスタＴｒ１〜Ｔｒ３が並列
接続した抵抗Ｒ１〜Ｒ３の合成抵抗値となる。

【００３０】コントロール端子ＴＣはプルダウンされて
いるため、この端子ＴＣに制御信号Ｃｎｔを供給しなく
ても、Ｌレベルの制御信号Ｃｎｔが供給されていること
と同じである。従って、各トリミング端子ＴＴ１〜ＴＴ
３の電位のみを制御することで各トリミング回路１２〜
１４の仮想切断を行い、内部端子Ｔ１，Ｔ２間の実質的
な抵抗値を任意に変更することができる。これにより、
半導体装置が最適な動作を行うために必要な内部端子Ｔ
１，Ｔ２間の抵抗値をチェックできることになる。

【００３１】［通常切断］上記の［仮想切断］により得
た結果に基づいて、Ｈレベルの制御信号Ｃｎｔを第１〜
第３トリミング回路１２〜１４に供給し、各トリミング
回路１２〜１４のヒューズ素子を選択的に切断する。

【００３２】１つの例として、上記の仮想切断において
第１トリミング回路１２にＨレベルのデータ信号Ｄ１を
供給し、第２及び第３トリミング回路１３，１４にＬレ
ベルのデータ信号Ｄ２，Ｄ３を供給している。この状態
で、第１〜第３トリミング回路１２〜１４にＨレベルの
制御信号Ｃｎｔを供給する。

【００３３】すると、図２の抵抗バイパス回路２１を構
成するトランジスタＴＰ１は、ゲートにＮＡＮＤ回路２
３からＬレベルの信号が供給されてオンする。これによ
り、ヒューズ素子Ｆ１に電流が流れ、それにより第１ヒ
ューズ素子Ｆ１が切断される。一方、切断該当以外の第
２及び第３トリミング回路１３，１４では、抵抗バイパ
ス回路２１を構成するトランジスタＴＰ１がオフしてい
るため、ヒューズ素子Ｆ１は切断されない。

【００３４】同様に、第２又は第３トリミング回路１
３，１４のヒューズ素子を選択的に切断することができ
る。更に、複数のヒューズ素子を同時に選択的に切断す
る場合も上記と同様に行うことができる。

【００３５】上記のようにトリミングされた調整回路１
１を備えた半導体装置は、トリミング端子ＴＴ１〜ＴＴ
３及びコントロール端子ＴＣには信号が印加されない未
接続端子として使用される。この場合、第１トリミング
回路１２はＬレベルの信号Ｏｕｔ１を出力し、第１トラ
ンジスタＴｒ１はオフする。第２及び第３トリミング回
路１３，１４Ｈレベルの信号Ｏｕｔ２，Ｏｕｔ３を出力
し、それにより第２及び第３トランジスタＴｒ２，Ｔｒ
３はオンする。

【００３６】このようにして、調整回路１１は、切断さ
れたヒューズ素子Ｆ１に対応して抵抗Ｒ１の両端を開放
し、抵抗Ｒ２，Ｒ３の両端を短絡する。これにより、内
部端子Ｔ１，Ｔ２間の実効的な抵抗値が設定される。

【００３７】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）トリミング端子ＴＴ１〜ＴＴ３及びコントロール
端子ＴＣはチップ上に形成された電極（パッド）であ
る。このように、本実施形態の調整回路１１では、Ｎ個
の被調整素子に対してＮ＋１個のパッドしか必要としな
い。更に、パッドの面積は素子の面積に比べて極めて大
きい、即ち、１つのパッドの占有面積を持つ領域に多数
の素子を形成することができる。従って、各トリミング
回路１２〜１４に含まれるトリミング素子を切断するた
めの複数の素子による調整回路１１の占有面積増加は僅
かである。これらにより、調整回路１１を備えた半導体
装置の面積増加を抑えることができる。

【００３８】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、トリミング素子として溶断型ヒュ
ーズ素子Ｆ１を用いたが、［仮想切断］の結果に基づい
て切断可能であればどのような素子を用いて実施しても
良い。

【００３９】○上記実施形態では、抵抗バイパス回路２
１をＰＭＯＳトランジスタＴＰ１とＮＡＮＤ回路２３か
ら構成したが、トリミング素子であるヒューズ素子Ｆ１
を非切断状態に保持、又は切断可能であればどのような
構成に変更してもよい。

【００４０】例えば、抵抗バイパス回路をＡＮＤ回路と
ＮＭＯＳトランジスタから構成してもよい。また、デー
タ信号Ｄ１、制御信号Ｃｎｔ及び出力信号Ｏｕｔ１の論
理に応じて、ＮＡＮＤ回路，ＡＮＤ回路，ＮＯＲ回路，
ＯＲ回路，ＮＰＮトランジスタ，ＰＮＰトランジスタを
適宜組み合わせて抵抗バイパス回路を構成してもよい。
尚、出力信号Ｏｕｔ１の論理は図１のトランジスタＴｒ
１〜Ｔｒ３のオンオフ状態の設定、及び使用するトラン
ジスタがＮＭＯＳトランジスタかＰＭＯＳトランジスタ
かによっても変更されるのはいうまでもない。

【００４１】また、図３に示すようにトリミング回路１
２ａを構成してもよい。このトリミング回路１２ａの抵
抗バイパス回路２１ａは、ＰＮＰトランジスタTr11から
構成されている。トランジスタTr11のエミッタにはデー
タ信号Ｄ１が入力され、コレクタはノードＮ１に接続さ
れ、ベースに制御信号Ｃｎｔが印加されている。仮想切
断時は、制御信号Ｃｎｔをデータ信号Ｄ１以上の電位
（Ｃｎｔ≧Ｄ１）にすることでトランジスタTr11をオフ
させ、切断時は制御信号Ｃｎｔをデータ信号Ｄ１よりト
ランジスタTr11のベース−エミッタ電圧ＶBEだけ低い電
位以下（Ｃｎｔ≦Ｄ１−ＶBE）にすることでトランジス
タTr11をオンさせるようにする。このように抵抗バイパ
ス回路２１ａを構成することで、ＮＡＮＤ回路２３が不
要となり、面積的に有利になる。この例においても、抵
抗バイパス回路をＰＭＯＳトランジスタで構成してもよ
い。

【００４２】○上記実施形態では、各端子ＴＴ１〜ＴＴ
３，ＴＣを未接続にした場合にトランジスタＴｒ１〜Ｔ
ｒ３をオンさせる、即ち各トリミング回路１２〜１４が
Ｌレベルの制御信号Ｃｎｔ及びデータ信号Ｄ１〜Ｄ３に
応答してＨレベルの信号Ｏｕｔ１〜Ｏｕｔ３を出力する
ように構成したが、図４に示すように構成したトリミン
グ回路１２ｂを用いてトランジスタＴｒ１〜Ｔｒ３をオ
フさせるようにしてもよい。このトリミング回路１２ｂ
は、図２のトリミング回路１２の各素子を第１電源Ｖｃ
ｃと第２電源ＧＮＤとを入替えて接続するとともにＡＮ
Ｄ回路からなる出力切替回路２４を用いている。このト
リミング回路１２ｂは、Ｌレベルの制御信号Ｃｎｔ及び
データ信号Ｄ１に応答してＨレベルの信号Ｏｕｔ１を出
力し、ヒューズ素子Ｆ１が切断されると常にＬレベルの
信号Ｏｕｔ１を出力する。

【００４３】また、図１のトランジスタＴｒ１〜Ｔｒ３
のオンオフ状態又はＮＭＯＳトランジスタかＰＭＯＳト
ランジスタかによって、図５に示すように、ＮＡＮＤ回
路からなる出力切替回路２５を備えたトリミング回路１
２ｃに具体化して実施してもよい。

【００４４】更には、図３の構成に対応して、図６に示
すように、ＮＰＮトランジスタTr12からなる抵抗バイパ
ス回路２１ｂを備えたトリミング回路１２ｄに具体化し
て実施してもよい。この場合、仮想切断時は、制御信号
Ｃｎｔをデータ信号Ｄ１以下の電位（Ｃｎｔ≦Ｄ１）に
することでトランジスタTr12をオフさせ、切断時は制御
信号Ｃｎｔをデータ信号Ｄ１よりトランジスタTr12のベ
ース−エミッタ電圧ＶBEだけ高い電位以上（Ｃｎｔ≧Ｄ
１＋ＶBE）にすることでトランジスタTr12をオンさせる
ようにする。このように抵抗バイパス回路２１ａを構成
することで、ＮＡＮＤ回路２３が不要となり、ＮＰＮト
ランジスタの方がＰＮＰトランジスタよりも少ない面積
で形成できるため、面積的に有利になる。この例におい
ても、抵抗バイパス回路をＮＭＯＳトランジスタで構成
してもよい。

【００４５】○上記実施形態では、第１及び第２電源Ｖ
ｃｃ，ＧＮＤの供給により切断される溶断型トリミング
素子（切断素子）を用いたが、第１及び第２電源Ｖｃ
ｃ，ＧＮＤの供給により短絡する短絡型トリミング素子
（短絡素子）、例えば図７に示すように、ダイオード
（ＺＡＰ）Ｚ１等を用いて実施してもよい。この場合、
図２のＮＯＲ回路からなる出力切替回路２２に替えてＮ
ＡＮＤ回路からなる出力切替回路２４を用いる。これに
より、トリミング回路１２ｅは、非短絡のトリミング素
子によりデータ信号Ｄ１を反転した信号Ｏｕｔ１を出力
し、短絡させたトリミング素子により常にＨレベルの信
号Ｏｕｔ１を出力する。もちろん、このダイオードＺ１
等の短絡素子を図３〜図６のトリミング回路１２ｂ〜１
２ｄに用いて実施しても良い。

【００４６】○上記実施形態では、抵抗バイパス回路２
１を構成するトランジスタＴＰ１のソースを第１電源Ｖ
ｃｃに接続したが、そのソース電位を変更可能に構成し
てもよい。例えば、図８に示すトリミング回路１２ｆ
は、トランジスタＴＰ１のソースを第３電源Ｖｃｃ２に
接続している。そして、この第３電源Ｖｃｃ２の電位を
切断時に第１電源Ｖｃｃ以上（Ｖｃｃ２≧Ｖｃｃ）に制
御することで、ヒューズ素子Ｆ１の切断を容易にする。

【００４７】○上記実施形態は、正論理のデータ信号Ｄ
１〜Ｄ３及び制御信号Ｃｎｔに対応してプルダイン抵抗
Ｒ１１〜Ｒ１３，Ｒｃを設けたが、各信号Ｄ１〜Ｄ３，
Ｃｎｔを負論理としてプルアップ抵抗を設けて実施して
もよい。

【００４８】（第二実施形態）次に、本発明を具体化し
た第二実施形態を図９及び図１０に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。

【００４９】図９は、本実施形態の調整回路３１の回路
図である。調整回路３１は、内部端子Ｔ１，Ｔ２間に直
列接続された複数の被調整素子としての抵抗Ｒ１〜Ｒ３
の両端を短絡又は開放させるスイッチ回路としてのトラ
ンジスタＴｒ１〜Ｔｒ３、その数に対応するトリミング
回路３２，３３，３４、及びインバータ回路３５を含
む。

【００５０】各トリミング回路３２〜３４にはそれぞれ
トリミング端子ＴＴ１〜ＴＴ３を介してデータ信号Ｄ１
〜Ｄ３が供給される。また、全てのトリミング回路３２
〜３４には、コントロール端子ＴＣを介して制御信号Ｃ
ｎｔが供給されるとともに、その制御信号Ｃｎｔをイン
バータ回路３５により論理反転した反転制御信号／Ｃｎ
ｔが供給される。各トリミング回路３２〜３４は、デー
タ信号Ｄ１〜Ｄ３、制御信号Ｃｎｔ及び反転制御信号／
Ｃｎｔと、内蔵したトリミング素子の状態に基づくレベ
ルを持つ信号Ｏｕｔ１〜Ｏｕｔ３をトランジスタＴｒ１
〜Ｔｒ３のゲートに供給する。

【００５１】図１０は、本実施形態の第１トリミング回
路３２の回路図である。尚、第２及び第３トリミング回
路３３，３４の構成は第１トリミング回路３２のそれと
実質的に同じであるため、図面及び構成の説明を省略す
る。

【００５２】トリミング回路３２は、抵抗Ｒ２１、溶断
型のトリミング素子としての第１及び第２ヒューズ素子
Ｆ１，Ｆ２、第１及び第２抵抗バイパス回路４１，４２
及び出力切替回路４３を含む。第１電源Ｖｃｃと第２電
源（本実施形態ではグランド）ＧＮＤの間には、第１ヒ
ューズ素子Ｆ１，抵抗Ｒ２１，第２ヒューズ素子Ｆ２の
順番に直列接続されている。

【００５３】抵抗Ｒ２１の第１電源Ｖｃｃ側端子と第２
電源ＧＮＤとの間、即ち第１ヒューズ素子Ｆ１と第２電
源ＧＮＤとの間には第１抵抗バイパス回路４１が接続さ
れている。抵抗Ｒ２１の第２電源ＧＮＤ側端子と第１電
源Ｖｃｃとの間、即ち第２ヒューズ素子Ｆ２と第１電源
Ｖｃｃとの間には第２抵抗バイパス回路４２が接続され
ている。

【００５４】第１抵抗バイパス回路４１は第１ヒューズ
素子Ｆ１をトリミング（切断）するために設けられ、第
２抵抗バイパス回路４２は第２ヒューズ素子Ｆ２をトリ
ミングするために設けられている。

【００５５】第１抵抗バイパス回路４１はＮＯＲ回路４
４とＮチャネルＭＯＳトランジスタＴＮ１を含む。２入
力素子であるＮＯＲ回路４４は、入力端子にデータ信号
Ｄ１と反転制御信号／Ｃｎｔが入力され、出力端子はＮ
ＭＯＳトランジスタＴＮ１のゲートに接続されている。
ＮＭＯＳトランジスタＴＮ１はソースが第２電源ＧＮＤ
に接続され、ドレインが第１ヒューズ素子Ｆ１と抵抗Ｒ
２１との接続点に接続されている。

【００５６】従って、第１抵抗バイパス回路４１は、Ｌ
レベルのデータ信号Ｄ１及び反転制御信号／Ｃｎｔに応
答してトランジスタＴＮ１をオンする。これにより、第
１ヒューズ素子Ｆ１の両端に第１電源Ｖｃｃと第２電源
ＧＮＤが印加され、該ヒューズ素子Ｆ１が切断される。
一方、第１抵抗バイパス回路４１は、データ信号Ｄ１と
反転制御信号／Ｃｎｔのうちの少なくとも一方がＨレベ
ルの場合にトランジスタＴＮ１をオンさせないため、第
１ヒューズ素子Ｆ１は切断されない。

【００５７】第２抵抗バイパス回路４２はＮＡＮＤ回路
４５とＰチャネルＭＯＳトランジスタＴＰ１を含む。２
入力素子であるＮＡＮＤ回路４５は、入力端子にデータ
信号Ｄ１と制御信号Ｃｎｔが入力され、出力端子はＰＭ
ＯＳトランジスタＴＰ１のゲートに接続されている。Ｐ
ＭＯＳトランジスタＴＰ１はソースが第１電源Ｖｃｃに
接続され、ドレインが抵抗Ｒ２１と第２ヒューズ素子Ｆ
２との接続点に接続されている。

【００５８】従って、第２抵抗バイパス回路４２は、Ｈ
レベルのデータ信号Ｄ１及び制御信号Ｃｎｔに応答して
トランジスタＴＰ１をオンする。これにより、第２ヒュ
ーズ素子Ｆ２の両端に第１電源Ｖｃｃと第２電源ＧＮＤ
が印加され、該ヒューズ素子Ｆ２が切断される。一方、
第２抵抗バイパス回路４２は、データ信号Ｄ１と制御信
号Ｃｎｔのうちの少なくとも一方がＬレベルの場合にト
ランジスタＴＰ１をオンさせないため、第２ヒューズ素
子Ｆ２は切断されない。

【００５９】即ち、制御信号ＣｎｔがＨレベル（反転制
御信号／ＣｎｔがＬレベル）の通常切断時に、データ信
号Ｄ１のレベルに応じた第１又は第２抵抗バイパス回路
４１，４２により第１又は第２ヒューズ素子Ｆ１，Ｆ２
が必ず切断される。これにより、第１電源Ｖｃｃと第２
電源ＧＮＤの間の電流経路（第１ヒューズ素子Ｆ１−抵
抗Ｒ２１−第２ヒューズ素子Ｆ２）が遮断され、貫通電
流が無くなる。そのため、消費電力を第一実施形態に比
べて低減することが可能となる。上記第一実施形態で
は、ヒューズ素子Ｆ１が切断されない場合に、そのヒュ
ーズ素子Ｆ１及び抵抗Ｒ２１を介して貫通電流が流れ、
それにより電力が消費される。

【００６０】出力切替回路４３は本実施形態では２入力
ＮＯＲ回路から構成されている。出力切替回路２２は第
１入力端子にデータ信号Ｄ１が入力され、第２入力端子
は抵抗Ｒ２１と第２ヒューズ素子Ｆ２との間のノードＮ
２に接続され、出力端子から出力信号Ｏｕｔ１を出力す
る。第１及び第２ヒューズ素子Ｆ１，Ｆ２が切断されて
いない時にノードＮ２の電位が第２電源ＧＮＤレベル
（Ｌレベル）であるため、出力切替回路４３はデータ信
号Ｄ１の反転レベルを持つ信号Ｏｕｔ１を出力する。一
方、第１ヒューズ素子Ｆ１が切断された時にノードＮ２
の電位が第２電源ＧＮＤレベル（Ｌレベル）であるが、
ヒューズ素子Ｆ１の切断後は図９のトリミング端子ＴＴ
１を未接続にて使用されるため、プルダウン抵抗Ｒ１１
により第１入力端子がＬレベルとなり、出力切替回路２
２はＬレベルの信号Ｏｕｔ１を出力する。また、第２ヒ
ューズ素子Ｆ２が切断された時にノードＮ２の電位が第
１電源Ｖｃｃレベル（Ｈレベル）であるため、出力切替
回路４３はＬレベルの信号Ｏｕｔ１を出力する。

【００６１】以上記述したように、本実施の形態によれ
ば、上記実施形態の効果に加えて以下の効果を奏する。 （１）抵抗Ｒ２１の両端を第１及び第２ヒューズ素子Ｆ
１，Ｆ２を介してそれぞれ第１及び第２電源Ｖｃｃ，Ｇ
ＮＤに接続し、仮想切断結果に基づいて第１又は第２ヒ
ューズ素子Ｆ１，Ｆ２をトリミングするようにした。そ
の結果、トリミング後の貫通電流を無くして消費電力を
低減することができる。

【００６２】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、切断型のトリミング素子であ
る第１又は第２ヒューズ素子Ｆ１，Ｆ２をＺＡＰ等の短
絡型のトリミング素子に置換えて実施しても良い。

【００６３】例えば、図１１（ａ）は、図１０の第１ヒ
ューズ素子Ｆ１をダイオードＺ１に置換えたトリミング
回路５１を示す。このトリミング回路５１は、ダイオー
ドＺ１及びヒューズ素子Ｆ２を同時に破壊（ヒューズ素
子Ｆ２は切断、ダイオードＺ１は短絡）するように構成
した第１及び第２抵抗バイパス回路５２，４２を備え
る。第１抵抗バイパス回路５２は、ＮＯＲ回路４４，Ｎ
ＭＯＳトランジスタＴＮ１と、データ信号Ｄ１を反転し
た信号をＮＯＲ回路４４に供給するインバータ回路５３
を備え、これにより第２抵抗バイパス回路４２のＰＭＯ
ＳトランジスタＴＰ１と同時にＮＭＯＳトランジスタＴ
Ｎ１をオンオフ制御する。

【００６４】また、図１１（ｂ）は、図１０の第２ヒュ
ーズ素子Ｆ２をダイオードＺ１に置換えたトリミング回
路５４を示す。このトリミング回路５４は、ヒューズ素
子Ｆ１及びダイオードＺ１を同時に破壊するように構成
した第１及び第２抵抗バイパス回路４１，５５を備え
る。更に、トリミング回路５４は、ダイオードＺ１を第
２電源ＧＮＤ側に接続したことによりデータ信号Ｄ１を
反転した信号Ｏｕｔを出力するように図７と同様にＮＡ
ＮＤ回路からなる出力切替回路５７を備える。第２抵抗
バイパス回路５５は、ＮＡＮＤ回路４５，ＰＭＯＳトラ
ンジスタＴＰ１と、データ信号Ｄ１を反転した信号をＮ
ＡＮＤ回路４５に供給するインバータ回路５６を備え
る。

【００６５】これらのように構成することで、上記実施
形態と同様にトリミング後の貫通電流を無くして消費電
力を低減するとともに、トリミング前の貫通電流を無く
して消費電力を低減することができる。

【００６６】（第三実施形態）次に、本発明を具体化し
た第三実施形態を図１２に従って説明する。尚、説明の
便宜上、第一，第二実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。

【００６７】図１２は、本実施形態のトリミング回路６
１の回路図である。トリミング回路６１は、抵抗Ｒ２
１、溶断型のトリミング素子としての第１及び第２ヒュ
ーズ素子Ｆ１１，Ｆ１２、第１及び第２抵抗バイパス回
路６２，６３及び出力切替回路６４を含む。第１電源Ｖ
ｃｃと第２電源（本実施形態ではグランド）ＧＮＤの間
には、抵抗Ｒ２１，第１ヒューズ素子Ｆ１１，第２ヒュ
ーズ素子Ｆ１２の順番に直列接続されている。

【００６８】即ち、抵抗Ｒ２１と第２電源ＧＮＤとの間
には直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２が
接続されている。このように接続された素子を持つトリ
ミング回路６１は、第一実施形態のトリミング回路１２
に比べて冗長なトリミング素子（本実施形態では第１ヒ
ューズ素子Ｆ１１が相当する）を持つ。この冗長なトリ
ミング素子は、切断状態の信頼性を高めるために設けら
れている。

【００６９】溶断型のトリミング素子であるヒューズ素
子は、トリミングして切断した後、再接続してしまうこ
とがある。すると、調整回路により調整した抵抗値等が
所望の値からずれてしまう。従って、冗長なトリミング
素子を備え、これを［仮想切断］に基づいてトリミング
する。複数のヒューズ素子の全てが再接続する確率は低
いため、１つのヒューズ素子を備えたトリミング回路に
比べて切断状態の信頼性が高くなる。

【００７０】このような冗長性を実現するために、第１
抵抗バイパス回路６２は第２ヒューズ素子Ｆ１２のみを
切断するように接続され、第２抵抗バイパス回路６３は
第１抵抗バイパス回路６２と協働して第１ヒューズ素子
Ｆ１１を切断するように接続されている。

【００７１】詳述すると、第１抵抗バイパス回路６２は
第１電源Ｖｃｃと第２ヒューズ素子Ｆ１２との間に接続
されている。第１抵抗バイパス回路６２はＮＡＮＤ回路
６５とＰＭＯＳトランジスタＴＰ１を含む。ＮＡＮＤ回
路６５には第１制御信号Ｃｎｔ１とデータ信号Ｄ１が入
力され、出力端子はトランジスタＴＰ１のゲートに接続
されている。そのトランジスタＴＰ１のソースは第１電
源Ｖｃｃに接続され、ドレインは第１及び第２ヒューズ
素子Ｆ１１，Ｆ１２の間の接続点（ノードＮ１１）に接
続されている。第１抵抗バイパス回路６２は、第１制御
信号Ｃｎｔ１及びデータ信号Ｄ１に応答して切断時にト
ランジスタＴＰ１をオンさせてノードＮ１１を第１電源
Ｖｃｃに接続する。これにより、第２ヒューズ素子Ｆ１
２の両端に第１及び第２電源Ｖｃｃ，ＧＮＤが印加さ
れ、該第２ヒューズ素子Ｆ１２が切断される。

【００７２】第２抵抗バイパス回路６３は抵抗Ｒ２１と
第１ヒューズ素子Ｆ１１との間のノードＮ１２と第２電
源ＧＮＤとの間に接続されている。第２抵抗バイパス回
路６３は、ＮＡＮＤ回路６６とＮＭＯＳトランジスタＴ
Ｎ１を含む。ＮＡＮＤ回路６６には第２制御信号Ｃｎｔ
２とデータ信号Ｄ１が入力され、出力端子はトランジス
タＴＮ１のゲートに接続されている。そのトランジスタ
ＴＮ１のソースはノードＮ１２に接続され、ドレインは
第２電源ＧＮＤに接続されている。第２抵抗バイパス回
路６３は、第２制御信号Ｃｎｔ２及びデータ信号Ｄ１に
応答して切断時にトランジスタＴＮ１をオンさせ、ノー
ドＮ１２を第２電源ＧＮＤに接続する。この時、第１抵
抗バイパス回路６２によりノードＮ１１を第１電源Ｖｃ
ｃに接続する。これにより、第１ヒューズ素子Ｆ１１の
両端に第１及び第２電源Ｖｃｃ，ＧＮＤが印加され、該
第１ヒューズ素子Ｆ１１が切断される。

【００７３】出力切替回路６４は第一実施形態における
出力切替回路２２（図２参照）と同様に２入力ＮＯＲ回
路から構成されている。出力切替回路２２は第１入力端
子にデータ信号Ｄ１が入力され、第２入力端子はノード
Ｎ１２に接続され、出力端子から出力信号Ｏｕｔ１を出
力する。

【００７４】以上記述したように、本実施の形態によれ
ば、上記第一実施形態の効果に加えて以下の効果を奏す
る。 （１）抵抗Ｒ２１と第２電源ＧＮＤとの間に直列に第１
及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、第２ヒ
ューズ素子Ｆ１２を切断した後、その第２ヒューズ素子
Ｆ１２が再接続した場合には第１ヒューズ素子Ｆ１１を
切断するようにした。このように、第２ヒューズ素子Ｆ
１２と冗長第１ヒューズ素子Ｆ１１とを設けることで、
切断状態の信頼性を高めることができる。

【００７５】（第四実施形態）次に、本発明を具体化し
た第四実施形態を図１３に従って説明する。尚、説明の
便宜上、第一〜第三実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。

【００７６】図１３は、本実施形態のトリミング回路７
１の回路図である。このトリミング回路７１は、第三実
施形態と同様に、抵抗Ｒ２１、溶断型のトリミング素子
としての第１及び第２ヒューズ素子Ｆ１１，Ｆ１２、第
１及び第２抵抗バイパス回路６２，７２及び出力切替回
路６４を含む。第１電源Ｖｃｃと第２電源（本実施形態
ではグランド）ＧＮＤの間には、抵抗Ｒ２１，第１ヒュ
ーズ素子Ｆ１１，第２ヒューズ素子Ｆ１２の順番に直列
接続されている。

【００７７】即ち、抵抗Ｒ２１と第２電源ＧＮＤとの間
には直列接続された第１及び第２ヒューズ素子Ｆ１１，
Ｆ１２が接続されている。このように接続された素子を
持つトリミング回路６１は、第一実施形態のトリミング
回路１２に比べて冗長なトリミング素子（本実施形態で
は第１ヒューズ素子Ｆ１１が相当する）を持つ。この冗
長なトリミング素子は、切断状態の信頼性を高めるため
に設けられている。

【００７８】このような冗長性を実現するために、第１
抵抗バイパス回路６２は第２ヒューズ素子Ｆ１２のみを
切断するように接続され、第２抵抗バイパス回路７２は
第１抵抗バイパス回路６２と協働して第１ヒューズ素子
Ｆ１１を切断するように接続されている。

【００７９】第２抵抗バイパス回路７２は抵抗Ｒ２１と
第１ヒューズ素子Ｆ１１との間のノードＮ１２と第２電
源ＧＮＤとの間に接続されている。第２抵抗バイパス回
路７２は、ＡＮＤ回路７３とＮＭＯＳトランジスタＴＮ
１を含む。３入力素子であるＡＮＤ回路７３には制御信
号Ｃｎｔとデータ信号Ｄ１が入力されるとともにノード
Ｎ１１に接続され、出力端子はトランジスタＴＮ１のゲ
ートに接続されている。

【００８０】この様に構成されたトリミング回路７１
は、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２が未切断
の時、ノードＮ１１は第２ヒューズ素子Ｆ１２によりＬ
レベルとなり、それに応答して第２抵抗バイパス回路７
２はデータ信号Ｄ１及び制御信号Ｃｎｔのレベルに係わ
らずＮＭＯＳトランジスタＴＮ１をオフさせる。

【００８１】次に、［仮想切断］結果に基づいて、第１
抵抗バイパス回路６２を動作させて第２ヒューズ素子Ｆ
１２を切断する。すると、第１及び第２ヒューズ素子Ｆ
１１，Ｆ１２間のノードＮ１１はＨレベルとなり、これ
により第２抵抗バイパス回路７２はデータ信号Ｄ１及び
制御信号Ｃｎｔに応答してＮＭＯＳトランジスタＴＮ１
をオンさせ、第１ヒューズ素子Ｆ１１を切断する。

【００８２】即ち、このトリミング回路７１は、制御信
号Ｃｎｔ及びデータ信号Ｄ１に基づいて第２ヒューズ素
子Ｆ１２を切断することで、自動的に第１ヒューズ素子
Ｆ１１を切断する。この様に、第１及び第２ヒューズ素
子Ｆ１１，Ｆ１２を切断することで再接続してもノード
Ｎ１２が第２電源ＧＮＤに接続される確率を低くし、抵
抗Ｒ２１と第２電源ＧＮＤとの間に１つのヒューズ素子
を接続した場合に比べて切断状態の信頼性を高めてい
る。

【００８３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）抵抗Ｒ２１と第２電源ＧＮＤとの間に直列に第１
及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、両ヒュ
ーズ素子Ｆ１１，Ｆ１２間のノードＮ１１を第２抵抗バ
イパス回路７２に接続することで、第２ヒューズ素子Ｆ
１２を切断すると、第２抵抗バイパス回路７２によって
自動的に第１ヒューズ素子Ｆ１１が切断される。このよ
うに、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を切断
することで切断状態の信頼性を高めることができる。

【００８４】（第五実施形態）次に、本発明を具体化し
た第五実施形態を図１４に従って説明する。尚、説明の
便宜上、第一〜第四実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。

【００８５】図１４は、本実施形態のトリミング回路８
１の回路図である。トリミング回路８１は、冗長性を持
たせ、かつ消費電力を低減したものである。即ち、第三
実施形態の構成のように、抵抗Ｒ２１と第２電源ＧＮＤ
の間に直列接続した第１及び第２ヒューズ素子Ｆ１１，
Ｆ１２と、抵抗Ｒ２１と第１電源Ｖｃｃとの間に直列接
続した第３及び第４ヒューズ素子Ｆ１３，Ｆ１４とを含
み、それらを切断するために第１〜第４抵抗バイパス回
路８２〜８５及びインバータ回路８６と、出力切替回路
２２とを備えている。

【００８６】第１抵抗バイパス回路８２は、第１及び第
２ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１と第１
電源Ｖｃｃの間に接続されたＰＭＯＳトランジスタＴＰ
１ａ、それのゲートに出力端子が接続されたＮＡＮＤ回
路８７ａを含む。ＮＡＮＤ回路８７ａにはデータ信号Ｄ
１及び第１制御信号Ｃｎｔ１が入力されている。

【００８７】第１抵抗バイパス回路８２は、データ信号
Ｄ１及び第１制御信号Ｃｎｔ１に基づいてトランジスタ
ＴＰ１ａをオンオフ制御する。トランジスタＴＰ１ａが
オンすることでノードＮ１１に第１電源Ｖｃｃが供給さ
れ、第２ヒューズ素子Ｆ１２が切断される。

【００８８】第２抵抗バイパス回路８３は、抵抗Ｒ２１
と第１ヒューズ素子Ｆ１１の間のノードＮ１１と第２電
源ＧＮＤとの間に接続されたＮＭＯＳトランジスタＴＮ
１ａ、それのゲートに出力端子が接続されたＮＯＲ回路
８８ａ、そのＮＯＲ回路８８ａに第２制御信号Ｃｎｔ２
を反転した信号を供給するインバータ回路８９ａを含
む。ＮＯＲ回路８８ａにはデータ信号Ｄ１を反転した信
号が入力されている。

【００８９】第２抵抗バイパス回路８３は、データ信号
Ｄ１及び第２制御信号Ｃｎｔ２に基づいてトランジスタ
ＴＮ１ａをオンオフ制御する。トランジスタＴＮ１ａが
オンすることでノードＮ１２に第２電源ＧＮＤが供給さ
れるとともに第１抵抗バイパス回路８２によりノードＮ
１１に第１電源Ｖｃｃが供給され、第１ヒューズ素子Ｆ
１１が切断される。

【００９０】第３抵抗バイパス回路８４は、第３及び第
４ヒューズ素子Ｆ１３，Ｆ１４間のノードＮ１３と第２
電源ＧＮＤの間に接続されたＮＭＯＳトランジスタＴＮ
１ｂ、それのゲートに出力端子が接続されたＮＯＲ回路
８８ｂ、そのＮＯＲ回路８８ｂに第１制御信号Ｃｎｔ１
を反転した信号を供給するインバータ回路８９ｂを含
む。ＮＯＲ回路８８ｂにはインバータ回路８６によりデ
ータ信号Ｄ１を反転した信号が入力されている。

【００９１】第３抵抗バイパス回路８４は、データ信号
Ｄ１の反転信号及び第１制御信号Ｃｎｔ１に基づいてト
ランジスタＴＮ１ｂをオンオフ制御する。トランジスタ
ＴＮ１ｂがオンすることでノードＮ１３に第２電源ＧＮ
Ｄが供給され、第４ヒューズ素子Ｆ１４が切断される。

【００９２】第４抵抗バイパス回路８５は、抵抗Ｒ２１
と第３ヒューズ素子Ｆ１３の間のノードＮ１４と第１電
源Ｖｃｃとの間に接続されたＮＭＯＳトランジスタＴＮ
１ｂ、それのゲートに出力端子が接続されたＮＡＮＤ回
路８７ｂを含む。ＮＡＮＤ回路８７ｂには第２制御信号
Ｃｎｔ２とインバータ回路８６によりデータ信号Ｄ１を
反転した信号が入力されている。

【００９３】第４抵抗バイパス回路８５は、データ信号
Ｄ１の反転信号及び第２制御信号Ｃｎｔ２に基づいてト
ランジスタＴＰ１ｂをオンオフ制御する。トランジスタ
ＴＰ１ｂがオンすることでノードＮ１４に第１電源Ｖｃ
ｃが供給されるとともに第３抵抗バイパス回路８４によ
りノードＮ１３に第２電源ＧＮＤが供給され、第３ヒュ
ーズ素子Ｆ１３が切断される。

【００９４】このように構成されたトリミング回路８１
では、Ｈレベルの第１制御信号Ｃｎｔ１及びＬレベルの
第２制御信号Ｃｎｔ２を供給し、先ず第２又は第４ヒュ
ーズ素子Ｆ１２，Ｆ１４を仮想切断結果に基づくデータ
信号Ｄ１のレベルにより切断する。その後、切断した第
２又は第４ヒューズ素子Ｆ１２，Ｆ１４が再接続した場
合、Ｈレベルの第１及び第２制御信号Ｃｎｔ１，Ｃｎｔ
２を供給し、先に切断した第２又は第４ヒューズ素子Ｆ
１２，Ｆ１４と抵抗Ｒ２１との間に接続した第１又は第
３ヒューズ素子Ｆ１１，Ｆ１３を切断する。これによ
り、切断状態の信頼性を高める。

【００９５】更に、抵抗Ｒ２１と第１電源Ｖｃｃ、又は
抵抗Ｒ２１と第２電源ＧＮＤ間の第４ヒューズ素子Ｆ１
４又は第２ヒューズ素子Ｆ１２（再接続後は第３ヒュー
ズ素子Ｆ１３又は第１ヒューズ素子Ｆ１１）を切断する
ことで、第１電源Ｖｃｃから第２電源ＧＮＤに流れる貫
通電流を防止し、消費電力を低減する。

【００９６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。（１）抵抗Ｒ２１と第２電源
ＧＮＤの間に直列に第１及び第２ヒューズ素子Ｆ１１，
Ｆ１２を接続し、抵抗Ｒ２１と第１電源Ｖｃｃの間に直
列に第３及び第４ヒューズ素子Ｆ１３，Ｆ１４を接続す
る。そして、これらヒューズ素子Ｆ１１〜Ｆ１４を適宜
切断することで、切断状態の信頼性を高めるとともに、
消費電力を低減することができる。

【００９７】（第六実施形態）次に、本発明を具体化し
た第六実施形態を図１５に従って説明する。尚、説明の
便宜上、第一〜第五実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。

【００９８】図１５は、本実施形態の調整回路８１ａの
回路図である。トリミング回路８１ａは、貫通電流を防
止するものである。即ち、図９の第四実施形態の構成の
ように、抵抗Ｒ２１と第２電源ＧＮＤの間に直列接続し
た第１及び第２ヒューズ素子Ｆ１１，Ｆ１２と、抵抗Ｒ
２１と第１電源Ｖｃｃとの間に直列接続した第３及び第
４ヒューズ素子Ｆ１３，Ｆ１４とを含み、それらを切断
するために第１〜第４抵抗バイパス回路８２ａ〜８５ａ
及びインバータ回路８６，８９ｃと、出力切替回路２５
とを備えている。

【００９９】第１抵抗バイパス回路８２ａは、第１及び
第２ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１と第
１電源Ｖｃｃの間に接続されたＰＭＯＳトランジスタＴ
Ｐ１ａと、それのゲートに出力端子が接続されたＮＡＮ
Ｄ回路８７ａを含む。ＮＡＮＤ回路８７ａにはデータ信
号Ｄ１及び制御信号Ｃｎｔが入力されている。

【０１００】第１抵抗バイパス回路８２は、データ信号
Ｄ１及び制御信号Ｃｎｔに基づいてトランジスタＴＰ１
ａをオンオフ制御する。トランジスタＴＰ１ａがオンす
ることでノードＮ１１に第１電源Ｖｃｃが供給され、第
２ヒューズ素子Ｆ１２が切断される。

【０１０１】第２抵抗バイパス回路８３ａは、抵抗Ｒ２
１と第１ヒューズ素子Ｆ１１の間のノードＮ１１と第２
電源ＧＮＤとの間に接続されたＰＭＯＳトランジスタＴ
Ｐ１ｂと、それのゲートに出力端子が接続されたＮＡＮ
Ｄ回路８８ｃを含む。ＮＡＮＤ回路８８ｃにはデータ信
号Ｄ１と制御信号Ｃｎｔが入力されるとともにノードＮ
１に接続されている。

【０１０２】第２抵抗バイパス回路８３ａは、データ信
号Ｄ１及び制御信号Ｃｎｔと、ノードＮ１１の電位、即
ち第２抵抗バイパス回路８２ａと協働してトランジスタ
ＴＰ１ｂをオンオフ制御する。従って、第四実施形態と
同様に、第２ヒューズ素子Ｆ１２を切断することで、自
動的に第１ヒューズ素子Ｆ１１を切断する。

【０１０３】第３抵抗バイパス回路８４ａは、第３及び
第４ヒューズ素子Ｆ１３，Ｆ１４間のノードＮ１３と第
２電源ＧＮＤの間に接続されたＰＭＯＳトランジスタＴ
Ｐ１ｃと、それのゲートに出力端子が接続されたＮＡＮ
Ｄ回路８８ｄを含む。ＮＡＮＤ回路８８ｄには制御信号
Ｃｎｔとインバータ回路８６によりデータ信号Ｄ１を反
転した信号が入力されている。

【０１０４】第３抵抗バイパス回路８４ａは、データ信
号Ｄ１の反転信号及び制御信号Ｃｎｔに基づいてトラン
ジスタＴＰ１ｃをオンオフ制御する。トランジスタＴＰ
１ｃがオンすることでノードＮ１３に第２電源ＧＮＤが
供給され、第４ヒューズ素子Ｆ１４が切断される。

【０１０５】第４抵抗バイパス回路８５ａは、抵抗Ｒ２
１と第３ヒューズ素子Ｆ１３の間のノードＮ１４と第１
電源Ｖｃｃとの間に接続されたＰＭＯＳトランジスタＴ
Ｐ１ｄと、それのゲートに出力端子が接続されたＮＡＮ
Ｄ回路８７ｃを含む。ＮＡＮＤ回路８７ｃには制御信号
Ｃｎｔとインバータ回路８６によりデータ信号Ｄ１を反
転した信号が入力されるとともにインバータ回路８９ｃ
によりノードＮ１３の電位を反転した信号が入力されて
いる。

【０１０６】第４抵抗バイパス回路８５ａは、データ信
号Ｄ１の反転信号及び制御信号ＣｎｔとノードＮ１３の
電位、即ち第３抵抗バイパス回路８４ａと協働してトラ
ンジスタＴＰ１ｄをオンオフ制御する。従って、第１及
び第２抵抗バイパス回路８２，８３ａと同様に、第４ヒ
ューズ素子Ｆ１４を切断することで、自動的に第３ヒュ
ーズ素子Ｆ１３を切断する。

【０１０７】出力切替回路２５はＮＡＮＤ回路からな
り、インバータ回路８６の出力信号とノードＮ１４の電
位が入力されている。即ち、本実施形態の出力切替回路
２５は、データ信号Ｄ１の反転信号が入力され、それに
対応して入力端子が抵抗Ｒ２１の第１電源Ｖｃｃ側端子
に接続されている。そして、出力切替回路２５は、出力
端子から出力信号Ｏｕｔ１を出力する。

【０１０８】従って、上記各実施形態においても、本実
施形態と同様に、データ信号Ｄ１の論理に応じて出力切
替回路を抵抗Ｒ２１の第１電源Ｖｃｃ側端子及び第２電
源ＧＮＤ側端子のいずれかに接続されればよいことはあ
きらかである。

【０１０９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）抵抗Ｒ２１と第２電源ＧＮＤの間に直列に第１及
び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、抵抗Ｒ２
１と第１電源Ｖｃｃの間に直列に第３及び第４ヒューズ
素子Ｆ１３，Ｆ１４を接続する。そして、第１及び第２
ヒューズ素子Ｆ１１，Ｆ１２を切断することで、抵抗Ｒ
２１が第２電源ＧＮＤに再接続される確率を低くする。
また、第３及び第４ヒューズ素子Ｆ１３，Ｆ１４を切断
することで、抵抗Ｒ２１が第１電源Ｖｃｃに再接続され
る確率を低くする。これらにより、切断状態の信頼性を
高めることができる。

【０１１０】（２）データ信号Ｄ１をインバータ回路８
６により反転して第３及び第４抵抗バイパス回路８４
ａ，８５ａに供給することで、第１電源Ｖｃｃ又は第２
電源ＧＮＤと抵抗Ｒ２１の間の素子（第１及び第２ヒュ
ーズ素子Ｆ１１，Ｆ１２、又は第３及び第４ヒューズ素
子Ｆ１３，Ｆ１４）を切断する。これにより、第１電源
Ｖｃｃから第２電源ＧＮＤに流れる貫通電流を防止し、
消費電力を低減することができる。

【０１１１】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態は、各抵抗バイパス回路８２，８３ａ，
８４ａ，８５ａをＮＡＮＤ回路及びＰＭＯＳトランジス
タにより構成したが、ＡＮＤ回路及びＮＭＯＳトランジ
スタのように、構成を適宜変更して実施しても良い。

【０１１２】（第七実施形態）次に、本発明を具体化し
た第七実施形態を図１６及び図１７に従って説明する。
尚、説明の便宜上、第一〜第六実施形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。

【０１１３】図１６は、本実施形態の調整回路９１の回
路図である。この調整回路９１は、第一実施形態の調整
回路１１の構成に加えて、シリアル−パラレル変換回路
９２及びコンパレータ９３ａ〜９３ｄを含む。尚、コン
パレータ９３ａ〜９３ｄを適宜レベルシフト回路に代え
て実施しても良い。

【０１１４】シリアル−パラレル変換回路９２は、本実
施形態では被調整素子である抵抗Ｒ１〜Ｒ３に対応する
３つのフリップフロップ回路９４〜９６から構成されて
いる。各フリップフロップ回路９４〜９６には第１電源
Ｖｃｃと第２電源ＧＮＤの間の所定の中間電位（本実施
形態では１／２Ｖｃｃ）が動作電源Ｖ１として供給され
ている。初段のフリップフロップ回路９４のデータ入力
端子は第１外部端子ＴＯ１に接続され、その端子ＴＯ１
を介して各トリミング回路１２〜１４にデータ信号Ｄ１
〜Ｄ３を供給するためのデータ信号Ｄａｔａが入力され
る。各フリップフロップ回路９４〜９６のクロック端子
は第２外部端子ＴＯ２に接続され、その端子ＴＯ２を介
してシフト動作の為のクロック信号ＣＬＫが入力され
る。各フリップフロップ回路９４〜９６は、クロック信
号ＣＬＫの立ち下がりエッジに基づいてデータ信号Ｄａ
ｔａをラッチしたデータ信号Ｄ１〜Ｄ３をコンパレータ
９３ｂ〜９３ｄを介して各トリミング回路１２〜１４に
出力する。

【０１１５】また、第２外部端子ＴＯ２は、各トリミン
グ回路１２〜１４に制御信号を供給するために用いられ
る。即ち、第２外部端子ＴＯ２には、第２電源ＧＮＤか
ら中間電位（動作電源Ｖ１）まで振幅するクロック信号
ＣＬＫと、第１電源Ｖｃｃまで振幅する制御信号Ｃｎｔ
を合成した信号が供給される。そして、この信号から制
御信号Ｃｎｔを分離するためにコンパレータ９３ａが設
けられている。このコンパレータ９３ａ及び前記コンパ
レータ９３ｂ〜９３ｄは入力信号電位が中間電位以下で
あればＬレベルの制御信号Ｃｎｔを出力し、中間電位以
上であればＨレベルの制御信号Ｃｎｔを出力するように
そのしきい値電圧ＶTHが設定されている。各トリミング
回路１２〜１４は、Ｈレベルの制御信号Ｃｎｔと各デー
タ信号Ｄ１〜Ｄ３のレベルに基づいてトリミングを行
う。

【０１１６】第１及び第２外部端子ＴＯ１，ＴＯ２はチ
ップ上に形成された電極（パッド）である。このよう
に、本実施形態の調整回路９１では、被調整素子の数に
係わらず２個のパッドしか必要としない。

【０１１７】次に、上記のように構成された調整回路９
１の作用を図１７に従って説明する。先ず、仮想切断を
行うためのパターンを持つデータ信号Ｄａｔａをクロッ
ク信号ＣＬＫに同期させて入力する。各フリップフロッ
プ回路９４〜９６は、クロック信号ＣＬＫの立ち下がり
エッジに応答してデータ信号Ｄａｔａをラッチして生成
したデータ信号Ｄ１〜Ｄ３をコンパレータ９３ｂ〜９３
ｄを介して各トリミング回路１２〜１４に供給する。こ
れにより、トリミング条件を決定する。

【０１１８】次に、決定したトリミング条件に基づい
て、トリミングを行う目的のデータ信号Ｄ１〜Ｄ３がア
クティブになるように各フリップフロップ回路９４〜９
６を設定する。例えば、図１７では、データ信号Ｄ２が
アクティブとなるように設定する。その後、第２外部端
子ＴＯ２にＨレベルの信号を印加すると、これに基づい
てコンパレータ９３ａからＨレベルの制御信号Ｃｎｔが
各トリミング回路１２〜１４に供給され、これによりト
リミングが実施される。

【０１１９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）複数の被調整素子としての抵抗Ｒ１〜Ｒ３（第１
〜第３トリミング回路１２〜１４に対して２つの外部端
子ＴＯ１，ＴＯ２を設けるだけでよいので、更に調整回
路９１を備えた半導体装置の面積増大を抑えることがで
きる。

【０１２０】尚、上記第七実施形態を以下のように変更
してもよい。 ○上記実施形態では、コンパレータ９３ａ〜９３ｄのし
きい値電圧ＶTHを第１電源Ｖｃｃと動作電源Ｖ１の間に
設定したが、このしきい値電圧ＶTHを各トリミング回路
に設定してもよい。即ち、図１８に示すように、調整回
路９１ａは、３つのトリミング回路９７ａ〜９７ｃを備
える。各トリミング回路９７ａ〜９７ｃは制御信号Ｃｎ
ｔを入力する端子のスレッショルド電圧ＶTH1 が第１電
源Ｖｃｃと動作電源Ｖ１（＝１／２Ｖｃｃ）の間に設定
され、データ信号Ｄ１〜Ｄ３を入力する端子のスレッシ
ョルド電圧ＶTH2 が動作電源Ｖ１と第２電源ＧＮＤ（＝
０Ｖ）の間に設定されている。これにより、各トリミン
グ回路９７ａ〜９７ｃは、データ信号Ｄ１〜Ｄ３及びク
ロック信号ＣＬＫと、制御信号Ｃｎｔとを区別する。従
って、この調整回路９１ａにおいても、図１９に示すよ
うに、同様にトリミングを実施することができる。そし
て、このように調整回路９１ａを構成することで、図１
６のコンパレータ９３を削除することができ、上記実施
形態に比べて面積に有利である。

【０１２１】○上記実施形態において、第三実施形態の
トリミング回路６１（図１２）を用いた場合、第２制御
信号Ｃｎｔ２を生成するために第１外部端子ＴＯ１にコ
ンパレータを接続し、データ信号ＤａｔａをＨＨレベル
（各フリップフロップ回路９４〜９６に供給する信号よ
りも高いレベル、例えばＶｃｃレベル）にすることで生
成することができる。

【０１２２】尚、前記各実施形態は、以下の態様に変更
してもよい。 ○上記各実施形態では、内部端子Ｔ１，Ｔ２間の抵抗値
を調整する調整回路１１等に具体化したが、内部端子Ｔ
１，Ｔ２間に接続された抵抗に限定されず、基準電圧を
生成するために複数の抵抗から構成された抵抗部に対し
て、それらのうちの一部の抵抗の両端を適宜短絡する調
整回路を用いて実施しても良い。

【０１２３】○上記各実施形態では、内部端子Ｔ１，Ｔ
２間の抵抗値を調整する、即ち被調整素子として抵抗Ｒ
１，Ｒ２，Ｒ３を用いたが、内部端子Ｔ１，Ｔ２間の容
量値を調整する、即ち被調整素子としてコンデンサを用
いて実施しても良い。

【０１２４】○上記各実施形態において、被調整素子の
数（トリミング回路の数）を適宜変更してもよい。上記
第七実施形態では、被調整素子の数を増やすほど従来技
術に対して半導体装置の面積増加を抑えることができ
る。

【０１２５】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 第１及び第２電源のうちの少なくとも一方
と抵抗との間に接続されたトリミング素子と、制御信号
及びデータ信号が入力され、仮想切断時には前記制御信
号に基づいて前記トリミング素子を非切断状態に保持
し、通常切断時には前記制御信号及び前記データ信号に
基づいて前記トリミング素子の両端に前記第１及び第２
電源を供給して該トリミング素子を切断する抵抗バイパ
ス回路と、通常使用時には前記トリミング素子の切断又
は非切断に応じた出力信号を出力し、前記仮想切断時に
は前記データ信号に基づく出力信号を出力する出力切替
回路と、を備えたことを特徴とするトリミング回路。

【０１２６】（付記２） 第１及び第２電源のうちの少
なくとも一方と抵抗との間に接続されたトリミング素子
と、制御信号及びデータ信号が入力され、仮想短絡時に
は前記制御信号に基づいて前記トリミング素子を非短絡
状態に保持し、通常短絡時には前記制御信号及び前記デ
ータ信号に基づいて前記トリミング素子の両端に前記第
１及び第２電源を供給して該トリミング素子を短絡する
抵抗バイパス回路と、通常使用時には前記トリミング素
子の短絡又は非短絡に応じた出力信号を出力し、前記仮
想短絡時には前記データ信号に基づく出力信号を出力す
る出力切替回路と、を備えたことを特徴とするトリミン
グ回路。

【０１２７】（付記３） 前記抵抗と前記第１及び第２
電源の間にそれぞれ第１及び第２トリミング素子を接続
し、前記抵抗バイパス回路は前記データ信号に基づいて
前記第１又は第２トリミング素子を切断することを特徴
とする付記１に記載のトリミング回路。

【０１２８】（付記４） 前記抵抗と前記第１及び第２
電源の間にそれぞれ第１及び第２トリミング素子を接続
し、前記抵抗バイパス回路は前記データ信号に基づいて
前記第１又は第２トリミング素子を短絡することを特徴
とする付記２に記載のトリミング回路。

【０１２９】（付記５） 抵抗と第１電源の間に溶断型
の第１トリミング素子を接続し、前記抵抗と第２電源の
間に短絡型の第２トリミング素子を接続し、前記抵抗バ
イパス回路は前記制御信号及び前記データ信号に基づい
て前記第１トリミング素子を切断するとともに前記第２
トリミング素子を短絡させることを特徴とする付記１に
記載のトリミング回路。

【０１３０】（付記６） 前記抵抗と前記第１又は第２
電源の間に第１及び第２トリミング素子が接続され、
第１制御信号及び前記データ信号が入力され、前記第１
又は第２電源に接続された第１トリミング素子を切断す
る第１抵抗バイパス回路と、第２制御信号及び前記デー
タ信号が入力され、前記第１抵抗バイパス回路と協働し
て前記抵抗と前記第１トリミング素子との間に接続され
た第２トリミング素子を切断する第２抵抗バイパス回路
と、を備えたことを特徴とする付記１に記載のトリミン
グ回路。

【０１３１】（付記７） 前記抵抗と前記第１又は第２
電源の間に第１及び第２トリミング素子を接続し、前記
制御信号及び前記データ信号に基づいて前記第１又は第
２電源に接続された第１トリミング素子を切断する第１
抵抗バイパス回路と、前記制御信号及び前記データ信号
が入力され、前記第１及び第２トリミング素子の間のノ
ードに接続されて前記第１トリミング素子が非切断状態
のときには前記制御信号による切断制御を不能にし、前
記第１トリミング素子の切断後に前記第１抵抗バイパス
回路と協働して前記抵抗と前記第１トリミング素子との
間に接続された第２トリミング素子を切断する第２抵抗
バイパス回路と、を備えたことを特徴とする付記１に記
載のトリミング回路。

【０１３２】（付記８） 前記抵抗と前記第１電源の間
に第１及び第２トリミング素子を接続し、前記抵抗と前
記第２電源の間に第３及び第４トリミング素子を接続
し、前記第１電源に接続された第１トリミング素子を切
断する接続された第１抵抗バイパス回路と、前記第１抵
抗バイパス回路と協働して前記抵抗と前記第１トリミン
グ素子との間に接続された第２トリミング素子を切断す
る第２抵抗バイパス回路と、前記第２電源に接続された
第３トリミング素子を切断する第３抵抗バイパス回路
と、前記第３抵抗バイパス回路と協働して前記抵抗と前
記第３トリミング素子との間に接続された第４トリミン
グ素子を切断する第４抵抗バイパス回路と、を備えたこ
とを特徴とする付記１に記載のトリミング回路。

【０１３３】（付記９） 複数の被調整素子のそれぞれ
に並列接続された複数のスイッチ回路と、前記複数のス
イッチ回路のそれぞれに対応して設けられた付記１又は
２に記載の複数のトリミング回路と、を備え、前記複数
のトリミング回路は、それぞれに対応する複数のデータ
信号と共通の前記制御信号に応答して動作することを特
徴とする調整回路。

【０１３４】（付記１０） 外部端子から供給されるシ
リアル信号を前記複数のデータ信号に変換するシリアル
−パラレル変換回路を備えたことを特徴とする付記９に
記載の調整回路。

【０１３５】（付記１１） 前記シリアル−パラレル変
換回路は外部から供給されるクロック信号に基づいて変
換動作し、該クロック信号には前記制御信号が重畳さ
れ、該重畳された前記制御信号を検知して前記複数のト
リミング回路に該制御信号を供給する検知回路を備えた
ことを特徴とする付記１０に記載の調整回路。

【０１３６】（付記１２） 前記シリアル−パラレル変
換回路は外部から供給されるクロック信号に基づいて変
換動作するように直列接続された複数のフリップフロッ
プを備え、該クロック信号には前記制御信号が重畳さ
れ、該重畳された前記制御信号を検知するように前記ク
ロック信号を入力する前記複数のトリミング回路の入力
端子のしきい値を前記複数のフリップフロップの入力端
子のしきい値と異なる値に設定したことを特徴とする付
記１０に記載の調整回路。

【０１３７】（付記１３） 付記９〜１２のうちの一つ
に記載の調整回路を備え、該調整回路に前記各信号を供
給する外部端子が形成された半導体装置。

【０１３８】

【発明の効果】以上詳述したように、本発明によれば、
トリミング素子の仮想切断又は仮想短絡を可能にすると
ともに、外部端子の数を減らして面積の増加を抑えるこ
とが可能なトリミング回路、調整回路及び半導体装置を
提供することができる。

【図面の簡単な説明】

【図１】 第一実施形態の調整回路の回路図である。

【図２】 第一実施形態のトリミング回路の回路図であ
る。

【図３】 別のトリミング回路の回路図である。

【図４】 別のトリミング回路の回路図である。

【図５】 別のトリミング回路の回路図である。

【図６】 別のトリミング回路の回路図である。

【図７】 別のトリミング回路の回路図である。

【図８】 別のトリミング回路の回路図である。

【図９】 第二実施形態の調整回路の回路図である。

【図１０】 第二実施形態のトリミング回路の回路図で
ある。

【図１１】 別のトリミング回路の回路図である。

【図１２】 第三実施形態のトリミング回路の回路図で
ある。

【図１３】 第四実施形態のトリミング回路の回路図で
ある。

【図１４】 第五実施形態のトリミング回路の回路図で
ある。

【図１５】 第六実施形態のトリミング回路の回路図で
ある。

【図１６】 第七実施形態の調整回路の回路図である。

【図１７】 第七実施形態の動作波形図である。

【図１８】 別の調整回路の回路図である。

【図１９】 図１８の動作波形図である。

【符号の説明】

１１，３１，９１ 調整回路 １２〜１４等 トリミング回路 ２１，２３等 抵抗バイパス回路 ２２，２４等 出力切替回路 Ｆ１，Ｆ２等 溶断型トリミング素子としてのヒューズ
素子 Ｔｒ１〜Ｔｒ３ スイッチ回路としてのトランジスタ Ｒ１〜Ｒ３ 被調整素子としての抵抗 Ｒ２１ 抵抗 Ｚ１ 短絡型トリミング素子としてのダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 勝哉 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5F038 AV02 AV06 AV17 5F064 FF05 FF27 FF36 FF45 FF52 HH10 5J056 AA00 BB51 BB53 BB60 CC23 DD23 DD24 DD26 FF07 FF08 GG04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１及び第２電源のうちの少なくとも一
   方と抵抗との間に接続されたトリミング素子と、 制御信号及びデータ信号が入力され、仮想切断時には前
   記制御信号に応答して前記トリミング素子を非切断状態
   に保持し、通常切断時には前記制御信号及び前記データ
   信号に基づいて前記トリミング素子の両端に前記第１及
   び第２電源を供給して該トリミング素子を切断する抵抗
   バイパス回路と、 通常使用時には前記トリミング素子の切断又は非切断に
   応じた出力信号を出力し、前記仮想切断時には前記デー
   タ信号に基づく出力信号を出力する出力切替回路と、を
   備えたことを特徴とするトリミング回路。
2. 【請求項２】 第１及び第２電源のうちの少なくとも一
   方と抵抗との間に接続されたトリミング素子と、 制御信号及びデータ信号が入力され、仮想短絡時には前
   記制御信号に基づいて前記トリミング素子を非短絡状態
   に保持し、通常短絡時には前記制御信号及び前記データ
   信号に基づいて前記トリミング素子の両端に前記第１及
   び第２電源を供給して該トリミング素子を短絡する抵抗
   バイパス回路と、 通常使用時には前記トリミング素子の短絡又は非短絡に
   応じた出力信号を出力し、前記仮想短絡時には前記デー
   タ信号に基づく出力信号を出力する出力切替回路と、を
   備えたことを特徴とするトリミング回路。
3. 【請求項３】 複数の被調整素子のそれぞれに並列接続
   された複数のスイッチ回路と、 前記複数のスイッチ回路のそれぞれに対応して設けられ
   た請求項１又は２に記載の複数のトリミング回路と、を
   備え、 前記複数のトリミング回路は、それぞれに対応する複数
   のデータ信号と共通の前記制御信号に応答して動作する
   ことを特徴とする調整回路。
4. 【請求項４】 外部端子から供給されるシリアル信号を
   前記複数のデータ信号に変換するシリアル−パラレル変
   換回路を備えたことを特徴とする請求項３に記載の調整
   回路。
5. 【請求項５】 請求項３又は４に記載の調整回路を備
   え、該調整回路に前記各信号を供給する外部端子が形成
   された半導体装置。