JP5241288B2 - 半導体装置及びその動作モード設定方法 - Google Patents

Description

本発明は半導体装置及びその動作モード設定方法に関し、特にボンディングの有無で動作モードの切り替えを行う半導体装置及びその動作モード設定方法に関する。

基板（チップ）上に予め複数の機能を実現するための回路を形成しておき、半導体装置の組立ての際にユーザの要求に応じて特定の機能を選択し、この選択した機能に該当する回路を活性化させてカスタマイズすることが行われている。これにより、汎用的に利用できるチップを製造することでトータル的な製造コストを下げつつ、ユーザの個別要求を満たすことが可能となる半導体装置を製造することができる。

特許文献１には、外部端子（電源外部端子、接地外部端子、リセット外部端子）とチップ上に設けられた動作モード選択用の内部端子（モードパッド）とのボンディングの有無に基づいて、複数の動作モードのうちの任意の動作モードを選択する技術が記載されている。この技術は、動作モードを選択するための特別な信号を供給するための外部端子を新たに設けること無しに、ボンディングの有無だけで動作モードの選択を可能とするものである。

米国特許５７５４８７９号公報

しかしながら、特許文献１に記載の技術においては、外部からモードパッドへ入力される電圧（論理レベル）は、予め決められているという前提がある。換言すれば、モードパッド毎に、Ｈレベルで動作モードを選択するのか、Ｌレベルで動作モードを選択するのかが、決められているということになる。このことは、モードパットが、特定の外部端子（電源外部端子、接地外部端子、リセット外部端子）とボンディングワイヤによって接続される特定の内部端子（電源パッド、接地パッド、リセットパッド）に、隣接して配置されなければならないことを意味する。すなわち、モードパッドの配置に関して、レイアウト的な制限がかかることになる。

本発明に係る半導体装置は、第１内部端子と、第２内部端子と、前記第２内部端子に接続され、前記第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、前記第２内部端子に接続され、前記第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、前記第１及び第２内部端子に接続され、前記第１内部端子の電位と前記第２内部端子の電位とを比較する比較器と、を備える半導体装置であって、前記第１及び第２スイッチ回路は、前記第１内部端子の電位に応じて排他的に動作することを特徴とする。

このような構成において、外部端子と第２内部端子とがボンディングされていないときには、第２内部端子は、第１内部端子に入力される信号の論理レベルに応じてプルアップ若しくはプルダウンされる。これにより、第１内部端子に入力される信号の論理レベル（Ｈレベル／Ｌレベル）に関わらず、外部端子と第２内部端子（モードパッド）の接続状態を検出することができる。

本発明に係る半導体装置は、第１内部端子と、第２内部端子と、前記第１及び第２内部端子に接続され、前記第１内部端子の電位に対応する論理値に応じて前記第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、前記第１及び第２内部端子に接続され、前記第１内部端子の電位に対応する論理値に応じて前記第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、前記第１及び第２内部端子に接続され、前記第１内部端子の電位と前記第２内部端子の電位とを比較する比較器と、を備える半導体装置であって、前記第１及び第２スイッチ回路は、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように動作することを特徴とする。

このような構成において、外部端子と第２内部端子とがボンディングされていないときには、第２内部端子は、第１内部端子に入力される信号の論理レベルとは異なる論理レベルに対応する電位になるように、プルアップ若しくはプルダウンされる。これにより、第１内部端子に入力される信号の論理レベルがＨレベル若しくはＬレベルのいずれかであったとしても、外部端子と第２内部端子（モードパッド）の接続状態を検出することができる。

本発明に係る半導体装置の動作モード設定方法は、第１内部端子の電位が第１論理レベルを示す場合には、第２内部端子と第１参照電位とを電気的に接続し、前記第１内部端子の電位が第２の論理レベルを示す場合には、前記第２内部端子と第２参照電位とを電気的に接続し、前記第１内部端子の電位と前記第１参照電位又は第２参照電位のいずれか一方と電気的に接続された前記第２内部端子の電位とを比較し、前記比較した結果に基づいて動作モードを設定することを特徴とする。

このような方法により、第１内部端子に入力される信号がＨレベル又はＬレベルのいずれかであったとしても、適切に外部端子と第２内部端子（モードパッド）との接続状態を検出することができる。

本発明によれば、動作モード選択用の内部端子を、特定の内部端子（電源パッド、接地パッド、リセットパッド）に隣接して配置する必要がなくなる。そのため、動作モード選択用の内部端子（モードパッド）の配置に関して、レイアウトの自由度が確保される。

以下、本発明の好ましい実施の形態について、図面を参照して詳細に説明する。

実施の形態１
図１は、本発明の実施の形態１に係る半導体装置１の構成図である。図１に示されるように、半導体装置１は、基板（チップ）２と、複数のボンディングワイヤ６と、チップ２と複数のボンディングワイヤ６によってそれぞれ接続される複数の外部端子（リード）５と、モールド樹脂３と、を備える。

チップ２上の外周には、複数の内部端子（パッド）４が配置される。チップ２上のパッド４の内側には、内部回路７が形成される。内部回路７には、動作モード選択回路の他、機能ブロック（例えば、中央演算装置（ＣＰＵ）、メモリ、周辺回路（入出力回路や保護回路など））が含まれている。

パッド４の中には、電源電位が供給されるパッド、接地電位と接続されるパッド、リセット信号を入力するパッド、入出力信号を伝達するためのパッドというような所謂通常のパッドの他に、動作モード選択用のパッド（モードパッド）が含まれている。モードパッドは、内部回路７内の動作モード選択回路に接続されており、動作モード選択回路は、モードパッドへのボンディングの有無に基づいて、複数の動作モードから特定の動作モードを選択する。なお、図１にも示されているように、モードパッドにボンディングされる場合には、１本のリード５にボンディングワイヤ６が２本接続される構成となる。

動作モードの選択によって、バスプロトコルの設定（例えば、１ビットでデータを出力する動作モードか、４ビットでデータを出力する動作モードかを設定）、信頼性レベルの設定（例えば、エラー訂正機能を有効とする動作モードか、エラー訂正機能を無効にする動作モードかを設定）などが可能となる。これにより、半導体装置１は、当該設定された動作モードによって、ユーザの要求に沿った動作をすることができる。

図２は、図１の点線で囲われた部分Ａの詳細を示したものである。リード５には、次の４種類のリード５ａ〜５ｄが含まれている。リード５ａは、外部からのリセット信号をチップ２へ入力するためのリセット外部端子である。リード５ｂは、電源電位をチップ２へ供給するための電源外部端子である。リード５ｃは、外部とチップ２との間の入出力信号を伝達するための信号外部端子である。リード５ｄは、外部の接地電位に接続される接地外部端子である。

パッド４には、次の５種類のパッド４ａ〜４ｅが含まれている。パッド４ａは、ボンディングワイヤ６でリード５ａと接続され、リセット信号を受けるリセット内部端子（リセットパッド）である。また、パッド４ａは、プルアップ抵抗１０によってプルアップ（ｌｏｗアクティブのため）され、リセット信号を動作モード選択回路８と機能ブロック９へ出力する。

パッド４ｂは、ボンディングワイヤ６でリード５ｂと接続され、電源電位を受ける電源内部端子（電源パッド）である。また、パッド４ｂは、外部から供給された電源電位を動作モード選択回路８と機能ブロック９へ出力する。

パッド４ｃは、ボンディングワイヤ６でリード５ｃと接続され、入出力信号の伝達を行うための信号内部端子（信号パッド）である。また、パッド４ｃは、プルダウン抵抗１１（プルアップ抵抗でも可）によってプルダウンされると共に、動作モード選択回路８と機能ブロック９に接続される。

パッド４ｄは、動作モード選択用の内部端子（モードパッド）であり、動作モード選択回路８と接続される。パッド４ｄとリード５ｃは、ボンディングされる場合と、ボンディングされない場合があり、このボンディングの有無によって、動作モードの選択が行われる。なお、図では、リード５ｃとパッド４ｄがボンディングされる場合とボンディングされない場合とがあることから、ボンディングワイヤ６を点線にて表示することにした。

パッド４ｅは、ボンディングワイヤ６でリード５ｄと接続され、接地電位に接続される接地内部端子（接地パッド）である。また、パッド４ｅは、動作モード選択回路８と機能ブロック９に接続される。

機能ブロック９は、パッド４（パッド４ａ、４ｂ、４ｃ、４ｅ）と接続され、動作モード選択回路８からの出力（動作モード切替信号）を入力する。機能ブロック９は、入力された動作モード切替信号に応じて選択された動作モードで回路を動作させる。

次に、動作モード選択回路８について説明する。図３は、動作モード選択回路８ａの回路図を示したものである。ここでは、電源関係（パッド４ｂやパッド４ｅとの接続）については省略する。また、実施の形態１にかかる動作モード選択回路８ａでは、リセット信号は必ずしも必要とするものではないため、リセット信号の配線は省かれている。

動作モード選択回路８ａは、プルアップ回路１２と、プルダウン回路１３と、比較回路（排他的論理和ゲート）１４と、を備える。動作モード選択回路８ａは、パッド４ｃ及びパッド４ｄからの電位を入力し、動作モード切替信号を機能ブロック９へ出力する。

プルアップ回路１２は、プルアップ抵抗１２０及びスイッチ回路（Ｐｃｈトランジスタ）１２１を有する。Ｐｃｈトランジスタ１２１の一端は、プルアップ抵抗１２０を介して電源線に接続される。一方、Ｐｃｈトランジスタ１２１の他端は、パッド４ｄ及びプルダウン回路１３に接続される。また、Ｐｃｈトランジスタ１２１のゲートは、パッド４ｃと接続される。

プルアップ回路１３は、プルダウン抵抗１３０及びスイッチ回路（Ｎｃｈトランジスタ）１３１を有する。Ｎｃｈトランジスタ１３１の一端は、プルダウン抵抗１３０を介して接地線に接続される。一方、Ｎｃｈトランジスタ１３１の他端は、パッド４ｄ及びプルアップ回路１２に接続される。また、Ｎｃｈトランジスタ１３１のゲートは、パッド４ｃと接続される。

このように、Ｐｃｈトランジスタ１２１のゲートとＮｃｈトランジスタ１３１のゲートは、共通のパッド４ｃの電位を入力することになる。Ｐｃｈトランジスタ１２１とＮｃｈトランジスタ１３１は、パッド４ｃに入力される信号の論理レベルによってＯＮ／ＯＦＦの制御がされ、排他的に動作する。具体的には、パッド４ｃに入力される信号の論理レベルがＨレベルである場合には、Ｐｃｈトランジスタ１２１はＯＦＦとなり、Ｎｃｈトランジスタ１３１はＯＮとなる。また、パッド４ｃに入力される信号の論理レベルがＬレベルである場合には、Ｐｃｈトランジスタ１２１はＯＮとなり、Ｎｃｈトランジスタ１３１はＯＦＦとなる。このため、リード５ｃとパッド４ｄとがボンディングワイヤでボンディングされていない場合には、パッド４ｄは、パッド４ｃに入力される信号の論理レベルとは逆の論理レベルを示す電位にプルアップ若しくはプルダウンされることになる。

排他的論理和ゲート１４の入力は、パッド４ｃ及びパッド４ｄと接続され、排他的論理和ゲート１４の出力は、機能ブロック９と接続される。排他的論理和ゲート１４は、パッド４ｃに入力される信号の論理レベルとパッド４ｄに入力される信号の論理レベルとを比較する。比較の結果、一致した場合には、Ｌレベルの動作モード切替信号を、一致しない場合には、Ｈレベルの動作モード切替信号を、それぞれ機能ブロック９へ出力する。

次に、動作モード選択回路８ａの動作について説明する。図４は、動作モード選択回路８ａの動作を説明するための真理値表である。

図４に示されるように、ボンディング有の場合には、パッド４ｃとパッド４ｄに同じ信号が入力されることになるため、パッド４ｃとパッド４ｄは、同じ論理レベルとなる。一方、ボンディング無の場合には、パッド４ｃのみに信号が入力され、パッド４ｄはプルアップ回路１２若しくはプルダウン回路１３によってパッド４ｃに入力された信号の論理レベルとは逆の論理レベルを示す電位にプルアップ若しくはプルダウンされる。このため、パッド４ｃとパッド４ｄは、互いに逆の論理レベルとなる。従って、動作モード切替信号は、ボンディング有の場合には、一致を示すＬレベルとなり、また、ボンディング無の場合には、不一致を示すＨレベルとなる。これは、パッド４ｃに入力される信号の論理レベルがＨレベル又はＬレベルのどちらであったとしても、正確にボンディングの有無を検出し、動作モードの選択をすることが可能であることを意味する。

また、例えば、動作モード切替信号がＬレベルの場合には、動作モード１を示し、動作モード切替信号がＨレベルの場合には、動作モード２を示すとすると、１個のモードパッド（パッド４ｄ）につき、２種類の動作モードの選択が可能となる。機能ブロック９は、動作モード選択回路８ａで生成された動作モード切替信号を受けて、動作モード１若しくは動作モード２で回路を動作させる。

以上のように、本発明の実施の形態１によれば、動作モード選択用のパッド４ｄに、Ｈレベルの信号が入力されても、Ｌレベルの信号が入力されても、動作モードの選択が可能になる。このため、動作モード選択用のパッド４ｄとボンディングワイヤ６でボンディングされる可能性のあるリード５ｃが、一定の論理レベルとなる電圧を受ける特定の外部端子（電源端子、接地端子、リセット端子）である必要がない。すなわち、動作モード選択用のパッド４ｄは、このような特定の外部端子（電源外部端子、接地外部端子、リセット外部端子）にボンディングされる特定の内部端子と隣接して配置する必要がなくなる。これにより、動作モード選択用のパッド４ｄ（モードパッド）の配置に関して、レイアウトの自由度が確保される。

実施の形態２
図５乃至図７を用いて、本発明の実施の形態２に係る半導体装置１の構成及び動作について説明する。実施の形態１に対する実施の形態２の相違点は、動作モードの選択が決定した後、プルアップ回路１２若しくはプルダウン回路１３のどちらか一方のみを有効とした状態で固定することにある。

図５は、実施の形態２に係る動作モード選択回路８ｂの回路図である。ここでは、実施の形態１と同じ構成に関しては、同じ符号を付してその説明を省略する。また、電源関係（パッド４ｂやパッド４ｅとの接続関係）についても省略する。なお、図５で示す回路構成以外は、実施の形態１と同様であるため、その説明を省略する。

動作モード選択回路８ｂは、プルアップ回路１２と、プルダウン回路１３と、比較回路（排他的論理和ゲート）１４と、インバータ１５と、遅延素子１６と、スイッチ回路（論理積ゲート）１７と、保持回路１８と、を備える。

プルアップ回路１２及びプルダウン回路１３の構成は、Ｐｃｈトランジスタ１２１及びＮｃｈトランジスタ１３１の共通のゲート入力先が、論理積ゲート１７の出力となっている点以外は、実施の形態１と同じとなる。

インバータ１５は、パッド４ａを介して入力されたリセット信号の論理を反転させる。インバータ１５の出力は、遅延素子１６に接続されている。遅延素子１６は、インバータ１５から出力された信号を所定の時間だけ遅延させて論理積ゲート１７へ出力する。

論理積ゲート１７の入力は、遅延素子１６の出力とパッド４ｃに接続され、論理ゲート１７の出力は、Ｐｃｈトランジスタ１２１及びＮｃｈトランジスタ１３１のゲートに接続される。論理積ゲート１７は、遅延素子１６から出力された信号がＨレベルである場合には、パッド４ｃに入力された信号を出力し、遅延素子１６から出力された信号がＬレベルである場合には、Ｌレベルの信号を出力する。

保持回路１８は、排他的論理和ゲート１４と、パッド４ａと、機能ブロック９と、に接続される。保持回路１８は、パッド４ａから入力されたリセット信号がＬレベルのときには、排他的論理和ゲート１４から入力された信号をそのまま出力（スルー）し、パッド４ａから入力されたリセット信号がＨレベルのときには、保持回路１８の出力をラッチする。保持回路１８の出力信号は、動作モード切替信号として機能ブロック９へ出力される。

次に、動作モード選択回路８ｂの動作について説明する。図６及び図７は、動作モード選択回路８ｂの動作を説明するためのタイミングチャートである。

図６は、リード５ｃとパッド４ｄがボンディングワイヤ６でボンディングされている場合の動作タイミングを示したものである。パッド４ｃとパッド４ｄの各々は、ボンディングワイヤ６でリード５ｃに接続されているため、パッド４ｃ（Ｎ１）とパッド４ｄ（Ｎ２）は、全期間（ｔ０〜ｔ９）にわたって同じ論理レベルを示す電位となる。従って、排他的論理和ゲート１４の出力（Ｎ５）は、全期間（ｔ０〜ｔ９）にわたって一致を示すＬレベルとなる。

ｔ０〜ｔ１の期間は、リセット信号（Ｎ３）がＨレベルであるため、遅延素子１６の出力は、Ｌレベルとなり、論理積ゲート１７の出力（Ｎ４）は、Ｌレベルとなる。この期間は、Ｐｃｈトランジスタ１２１がＯＮとなるため、パッド４ｄには、プルアップ抵抗１２０が接続される。また、保持回路１８は、Ｈレベルのリセット信号を入力するため、保持回路１８の出力（Ｎ６）は、保持（不定値）となる。

ｔ１になると、リセット信号（Ｎ３）がＨレベルからＬレベルに変化する。保持回路１８は、入力された値をそのまま出力するように動作するため、保持回路１８の出力（Ｎ６）は、Ｌレベルになる。

ｔ２になると、論理積ゲート１７の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ１〜ｔ２までの時間は、遅延素子１６の遅延時間に相当し、この分リセット信号の論理変化が遅れて論理積ゲート１７に伝達される。論理積ゲート１７の一方の入力である遅延素子１６の出力がＨレベルになったため、論理積ゲート１７の出力（Ｎ４）は、パッド４ｃ（Ｎ１）に入力される信号の論理レベルに依存して変化する。ｔ２においては、パッド４ｃ（Ｎ１）には、Ｈレベルの信号が入力されているため、論理積ゲート１７の出力（Ｎ４）は、Ｈレベルに変化する。これにより、Ｐｃｈトランジスタ１２１はＯＦＦ、Ｎｃｈトランジスタ１３１がＯＮとなるので、パッド４ｄには、プルダウン抵抗１３０が接続される。

ｔ３及びｔ４において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化すると、論理積ゲート１７の出力（Ｎ４）も同様に変化する。このため、プルアップ接続及びプルダウン接続の切り替えが起こる。

ｔ５において、リセット信号（Ｎ３）がＬレベルからＨレベルに変化すると、保持回路１８の出力（Ｎ６）は、保持となる。すなわち、ｔ２〜ｔ５までの期間が動作モード選択期間であり、ｔ５で動作モードが確定する。例えば、Ｌレベルの動作モード切替信号を動作モード１と、Ｈレベルの動作モード切替信号を動作モード２とすれば、ｔ５以降は、動作モード１で動作モードが確定することになる。

ｔ６になると、リセット信号（Ｎ３）の論理変化が論理積ゲート１７に到達するため、論理積ゲート１７の出力（Ｎ４）が、ＨレベルからＬレベルに変化する。これにより、ＰｃｈトランジスタがＯＮ、ＮｃｈトランジスタがＯＦＦとなるので、パッド４ｄには、プルアップ抵抗が接続される。

図６に示されるように、ｔ７及びｔ８において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化したとしても、論理積ゲート１７の出力（Ｎ４）は変化しないため、プルアップ接続及びプルダウン接続の切り替えは起こらない。すなわち、ｔ６以降は、プルアップ回路１２が有効となり、プルアップで固定となる。

ここで、パッド４ｃ（Ｎ１）に入力される信号のうち、ｔ０〜ｔ３、ｔ４〜ｔ７、ｔ８〜９をＬレベルに、ｔ３〜ｔ４、ｔ７〜ｔ８をＨレベルというように、図６の場合とは逆にしたとしても、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、図６と全く同じとなる。また、その場合も、ｔ６以降においては、プルアップで固定となる。

図７は、リード５ｃとパッド４ｄがボンディングワイヤ６でボンディングされていない場合の動作タイミングを示したものである。図６の場合と異なり、パッド４ｃとパッド４ｄは、全期間（ｔ０〜ｔ９）にわたって同じ論理レベルを示す電位になるとは限らない。パッド４ｃは、リード５ｃから供給される信号に応じて論理レベルが決定するが、パッド４ｄは、プルアップ回路１２によるプルアップ接続若しくはプルダウン回路１３によるプルダウン接続によって論理レベルが決定する。

ｔ０〜ｔ１の期間は、リセット信号（Ｎ３）がＨレベルであるため、遅延素子１６の出力は、Ｌレベルとなり、論理積ゲート１７の出力（Ｎ４）は、Ｌレベルとなる。この期間は、Ｐｃｈトランジスタ１２１がＯＮとなるため、パッド４ｄには、プルアップ抵抗１２０が接続される。図７においては、リード５ｃとパッド４ｄとがボンディングされていないため、パッド４ｄ（Ｎ２）は、プルアップされ、Ｈレベルとなる。従って、パッド４ｃ（Ｎ１）とパッド４ｄ（Ｎ２）を比較する排他的論理和ゲート１４の出力（Ｎ５）は、一致を示すＬレベルとなる。また、保持回路１８は、Ｈレベルのリセット信号を入力するため、保持回路１８の出力（Ｎ６）は、保持（不定値）となる。

ｔ１になると、リセット信号（Ｎ３）がＨレベルからＬレベルに変化する。保持回路１８は、入力された値をそのまま出力するように動作するため、保持回路１８の出力（Ｎ６）は、Ｌレベルになる。

ｔ２になると、論理積ゲート１７の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ１〜ｔ２までの時間は、遅延素子１６の遅延時間に相当し、この分リセット信号の論理変化が遅れて論理積ゲート１７に伝達される。論理積ゲート１７の一方の入力である遅延素子１６の出力がＨレベルになったため、論理積ゲート１７の出力（Ｎ４）は、パッド４ｃ（Ｎ１）に入力される信号の論理レベルに依存して変化する。ｔ２においては、パッド４ｃ（Ｎ１）には、Ｈレベルの信号が入力されているため、論理積ゲート１７の出力（Ｎ４）は、Ｈレベルとなる。これにより、Ｐｃｈトランジスタ１２１はＯＦＦ、Ｎｃｈトランジスタ１３１がＯＮとなるので、パッド４ｄには、プルダウン抵抗１３０が接続される。その結果、パッド４ｄ（Ｎ２）は、プルダウンされ、Ｌレベルとなる。従って、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、ＬレベルからＨレベルに変化する。

ｔ３及びｔ４において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化すると、論理積ゲート１７の出力（Ｎ４）も同様に変化する。このため、プルアップ回路１２及びプルダウン回路１３によるプルアップ接続及びプルダウン接続の切り替えが起こり、図７に示されるように、パッド４ｃ（Ｎ１）に対して、パッド４ｄ（Ｎ２）が逆になるように、論理レベルが変化する。

ｔ５において、リセット信号（Ｎ３）がＬレベルからＨレベルに変化すると、保持回路１８の出力（Ｎ６）は、保持される。すなわち、ｔ２〜ｔ５までの期間が動作モード選択期間であり、ｔ５で動作モードが確定する。例えば、Ｌレベルの動作モード切替信号を動作モード１と、Ｈレベルの動作モード切替信号を動作モード２とすれば、ｔ５以降は、動作モード２で動作モードが確定することになる。

ｔ６になると、リセット信号（Ｎ３）の論理変化が論理積ゲート１７に到達するため、論理積ゲート１７の出力（Ｎ４）が、ＨレベルからＬレベルに変化する。これにより、ＰｃｈトランジスタがＯＮ、ＮｃｈトランジスタがＯＦＦとなるので、パッド４ｄには、プルアップ抵抗が接続される。その結果、パッド４ｄ（Ｎ２）は、プルアップされ、Ｈレベルとなる。

ｔ７及びｔ８において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化したとしても、論理積ゲート１７の出力（Ｎ４）は変化しないため、プルアップ接続及びプルダウン接続の切り替えは起こらない。すなわち、ｔ６以降は、プルアップ回路１２が有効となり、プルアップで固定となる。このとき、パッド４ｄ（Ｎ２）は、Ｈレベルで固定となるため、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化すると、排他的論理和ゲート１４の出力（Ｎ５）も変化することになる。しかしながら、動作モード切替信号は、保持回路１８により、Ｈレベルにて保持されているため、動作モードの切り替えは起こらない。

ここで、パッド４ｃ（Ｎ１）に入力される信号のうち、ｔ０〜ｔ３、ｔ４〜ｔ７、ｔ８〜９をＬレベルに、ｔ３〜ｔ４、ｔ７〜ｔ８をＨレベルというように、図７の場合とは逆にしたとしても、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、図７のｔ２以降の期間においては、全く同じとなる。また、その場合も、ｔ６以降においては、プルアップで固定となる。

以上のように、本発明の実施の形態２によれば、リセット信号がＬレベルである期間を（例えば、リセットがかかる期間）を動作モード選択期間として位置づけ、実施の形態１と同様に、排他的論理和ゲート１４により、動作モードの選択が行われる。リセット信号がＨレベルである期間（例えば、リセットが解除される期間）になると、保持回路１８が排他的論理和ゲート１４の出力を保持し、動作モードを確定させる。このとき、論理積ゲート１７の出力がＬレベルに固定となるため、これ以降は、パッド４ｃに入力される信号の論理レベルとは無関係に、プルアップ回路１２のみが有効となり、パッド４ｄは、プルアップで固定となる。すなわち、実施の形態２は、実施の形態１の効果に加えて、さらにプルアップ回路１２によるプルアップ接続及びプルダウン回路１３によるプルダウン接続の切り替えの際に発生する貫通電流を削減することができる。

なお、図５乃至図７においては、ｔ６以降をプルアップで固定することを例として説明したが、論理を逆にすれば、プルダウンで固定とすることも可能である。また、遅延素子１６は、リセット信号の論理変化に伴い、動作モード切替信号が保持される前に保持回路１８の入力が変化してしまうことを防止するためのものである。従って、図５では、遅延素子１６を明示的に示したが、インバータ１５、論理積ゲート１７、ＥＸＯＲゲート１４のゲート遅延によって、遅延素子１６を構成するようにしても構わない。また、図５では、動作モード選択期間及び動作モードの確定につき、リセット信号を利用したが、これ以外であっても構わない。

実施の形態３
図８乃至図１０を用いて、本発明の実施の形態３に係る半導体装置１の構成及び動作について説明する。実施の形態１及び実施の形態２に対する実施の形態３の相違点は、動作モードの選択が決定した後、パッド４ｄの電位がパッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位となるように、プルアップ回路１２及びプルダウン回路１３を制御することにある。

図８は、実施の形態３に係る動作モード選択回路８ｃの回路図である。ここでは、実施の形態１及び実施の形態２と同じ構成に関しては、同じ符号を付してその説明を省略する。また、電源関係（パッド４ｂやパッド４ｅとの接続関係）についても省略する。なお、図８で示す回路構成以外は、実施の形態１と同様であるため、その説明を省略する。

動作モード選択回路８ｃは、プルアップ回路１２と、プルダウン回路１３と、比較回路（排他的論理和ゲート）１４と、インバータ１５、１９と、遅延素子１６と、保持回路１８と、セレクタ２０と、を備える。

実施の形態３では、図８に示されるように、プルアップ回路１２内のＰｃｈトランジスタ１２１及びプルダウン回路１３内のＮｃｈトランジスタ１３１の共通のゲート入力先が、セレクタ２０の出力となっている。

インバータ１９は、パッド４ｃを介して入力された信号の論理を反転させる。インバータ１９の出力は、セレクタ２０の入力と接続される。

セレクタ２０の入力は、パッド４ｃとインバータ１９の出力に接続され、セレクタ２０の出力は、Ｐｃｈトランジスタ１２１及びＮｃｈトランジスタ１３１のゲートに接続される。また、セレクタ２０は、制御信号として、遅延素子１６の出力を受ける。セレクタ２０は、遅延素子１６から出力された信号がＨレベルにある場合には、パッド４ｃに入力された信号を選択して出力し、遅延素子１６から出力された信号がＬレベルの場合には、インバータ１９から出力された信号を選択して出力する。すなわち、セレクタ２０は、遅延素子１６の出力に基づいて、パッド４ｃをセレクタ２０の出力に接続する状態とインバータ１９の出力をセレクタ２０の出力に接続する状態とを切り替えるスイッチ回路の機能を有する。

次に、動作モード選択回路８ｃの動作について説明する。図９及び図１０は、動作モード選択回路８ｃの動作を説明するためのタイミングチャートである。

図９は、リード５ｃとパッド４ｄがボンディングワイヤ６でボンディングされている場合の動作タイミングを示したものである。パッド４ｃとパッド４ｄの各々は、ボンディングワイヤ６でリード５ｃに接続されているため、パッド４ｃ（Ｎ１）とパッド４ｄ（Ｎ２）は、全期間（ｔ０〜ｔ７）にわたって同じ論理レベルを示す電位となる。従って、排他的論理和ゲート１４の出力は、全期間（ｔ０〜ｔ７）にわたって一致を示すＬレベルとなる。

ｔ０〜ｔ１の期間は、リセット信号（Ｎ３）がＨレベルであるため、遅延素子１６の出力は、Ｌレベルとなり、セレクタ２０は、インバータ１９の出力を選択する。これにより、セレクタ２０の出力（Ｎ４）は、Ｌレベルとなる。この期間は、Ｐｃｈトランジスタ１２１がＯＮとなるため、パッド４ｄには、プルアップ抵抗１２０が接続される。また、保持回路１８は、Ｈレベルのリセット信号を入力するため、保持回路１８の出力（Ｎ６）は、保持（不定値）となる。

ｔ１になると、リセット信号（Ｎ３）がＨレベルからＬレベルに変化する。保持回路１８は、入力された値をそのまま出力するように動作するため、保持回路１８の出力（Ｎ６）は、Ｌレベルになる。

ｔ２になると、セレクタ２０の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ１〜ｔ２までの時間は、遅延素子１６の遅延時間に相当し、この分リセット信号の論理変化が遅れてセレクタ２０に伝達される。遅延素子１６の出力がＨレベルとなったため、セレクタ２０は、パッド４ｃ（Ｎ１）に入力された信号を選択する。ｔ２においては、パッド４ｃ（Ｎ１）には、Ｈレベルの信号が入力されているため、セレクタ２０の出力（Ｎ４）は、Ｈレベルに変化する。これにより、Ｐｃｈトランジスタ１２１はＯＦＦ、Ｎｃｈトランジスタ１３１がＯＮとなるので、パッド４ｄには、プルダウン抵抗１３０が接続される。

ｔ３において、リセット信号（Ｎ３）がＬレベルからＨレベルに変化すると、保持回路１８の出力（Ｎ６）は、保持となる。すなわち、ｔ２〜ｔ３までの期間が動作モード選択期間であり、ｔ３で動作モードが確定する。例えば、Ｌレベルの動作モード切替信号を動作モード１と、Ｈレベルの動作モード切替信号を動作モード２とすれば、ｔ３以降は、動作モード１で動作モードが確定することになる。

ｔ４になると、リセット信号（Ｎ３）の論理変化がセレクタ２０に到達するため、セレクタ２０は、インバータ１９の出力を選択するようになり、セレクタ２０の出力（Ｎ４）は、ＨレベルからＬレベルに変化する。これにより、ＰｃｈトランジスタがＯＮ、ＮｃｈトランジスタがＯＦＦとなるので、パッド４ｄには、プルアップ抵抗が接続される。

図９に示されるように、ｔ５及びｔ６において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化した場合には、インバータ１９の出力も変化し、その結果、セレクタ２０の出力（Ｎ４）も、変化することになる。ｔ５では、パッド４ｃに入力される信号がＨレベルからＬレベルに変化したため、セレクタ２０の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ６では、パッド４ｃに入力される信号がＬレベルからＨレベルに変化したため、セレクタ２０の出力（Ｎ４）がＨレベルからＬレベルに変化する。すなわち、ｔ４以降の期間では、パッド４ｄが、パッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位にプルアップ接続若しくはプルダウン接続されるように、プルアップ回路１２若しくはプルダウン回路１３の制御が、セレクタ２０の出力（Ｎ４）によって行われる。

ここで、パッド４ｃ（Ｎ１）に入力される信号のうち、ｔ０〜ｔ５、ｔ６〜ｔ７をＬレベルに、ｔ５〜ｔ６をＨレベルというように、図９の場合とは逆にしたとしても、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、図９と全く同じとなる。また、その場合も、ｔ４以降においては、パッド４ｄが、パッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位にプルアップ接続若しくはプルダウン接続されるように、プルアップ回路１２若しくはプルダウン回路１３の制御が行われる。

図１０は、リード５ｃとパッド４ｄがボンディングワイヤ６でボンディングされていない場合の動作タイミングを示したものである。図９の場合と異なり、パッド４ｃとパッド４ｄは、全期間（ｔ０〜ｔ７）にわたって同じ論理レベルを示す電位になるとは限らない。パッド４ｃは、リード５ｃから供給される信号に応じて論理レベルが決定するが、パッド４ｄは、プルアップ回路１２によるプルアップ接続若しくはプルダウン回路１３によるプルダウン接続によって論理レベルが決定する。

ｔ０〜ｔ１の期間は、リセット信号（Ｎ３）がＨレベルであるため、遅延素子１６の出力は、Ｌレベルとなり、セレクタ２０は、インバータ１９の出力を選択する。これにより、セレクタ２０の出力（Ｎ４）は、Ｌレベルとなる。この期間は、Ｐｃｈトランジスタ１２１がＯＮとなるため、パッド４ｄには、プルアップ抵抗１２０が接続される。図１０においては、リード５ｃとパッド４ｄとがボンディングされていないため、パッド４ｄ（Ｎ２）は、プルアップされ、Ｈレベルとなる。従って、パッド４ｃ（Ｎ１）とパッド４ｄ（Ｎ２）を比較する排他的論理和ゲート１４の出力（Ｎ５）は、一致を示すＬレベルとなる。また、保持回路１８は、Ｈレベルのリセット信号を入力するため、保持回路１８の出力（Ｎ６）は、保持（不定値）となる。

ｔ１になると、リセット信号（Ｎ３）がＨレベルからＬレベルに変化する。保持回路１８は、入力された値をそのまま出力するように動作するため、保持回路１８の出力（Ｎ６）は、Ｌレベルになる。

ｔ２になると、セレクタ２０の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ１〜ｔ２までの時間は、遅延素子１６の遅延時間に相当し、この分リセット信号の論理変化が遅れてセレクタ２０に伝達される。遅延素子１６の出力がＬレベルからＨレベルに変化したため、セレクタ２０は、パッド４ｃ（Ｎ１）に入力される信号を選択するようになる。ｔ２においては、パッド４ｃ（Ｎ１）には、Ｈレベルの信号が入力されているため、セレクタ２０の出力（Ｎ４）は、Ｈレベルとなる。これにより、Ｐｃｈトランジスタ１２１はＯＦＦ、Ｎｃｈトランジスタ１３１がＯＮとなるので、パッド４ｄには、プルダウン抵抗１３０が接続される。その結果、パッド４ｄ（Ｎ２）は、プルダウンされ、Ｌレベルとなる。従って、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、ＬレベルからＨレベルに変化する。

ｔ３において、リセット信号（Ｎ３）がＬレベルからＨレベルに変化すると、保持回路１８の出力（Ｎ６）は、保持となる。すなわち、ｔ２〜ｔ３までの期間が動作モード選択期間であり、ｔ３で動作モードが確定する。例えば、Ｌレベルの動作モード切替信号を動作モード１と、Ｈレベルの動作モード切替信号を動作モード２とすれば、ｔ３以降は、動作モード２で動作モードが確定することになる。

ｔ４になると、リセット信号（Ｎ３）の論理変化がセレクタ２０に到達するため、セレクタ２０は、インバータ１９の出力を選択するようになり、セレクタ２０の出力（Ｎ４）が、ＨレベルからＬレベルに変化する。これにより、ＰｃｈトランジスタがＯＮ、ＮｃｈトランジスタがＯＦＦとなるので、パッド４ｄには、プルアップ抵抗が接続される。その結果、パッド４ｄ（Ｎ２）は、プルアップされ、Ｈレベルとなる。

図１０に示されるように、ｔ５及びｔ６において、パッド４ｃ（Ｎ１）に入力される信号の論理レベルが変化した場合には、インバータ１９の出力も変化し、その結果、セレクタ２０の出力（Ｎ４）も、変化することになる。ｔ５では、パッド４ｃに入力される信号がＨレベルからＬレベルに変化したため、セレクタ２０の出力（Ｎ４）がＬレベルからＨレベルに変化する。ｔ６では、パッド４ｃに入力される信号がＬレベルからＨレベルに変化したため、セレクタ２０の出力（Ｎ４）がＨレベルからＬレベルに変化する。すなわち、ｔ４以降の期間では、パッド４ｄが、パッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位にプルアップ接続若しくはプルダウン接続されるように、プルアップ回路１２若しくはプルダウン回路１３の制御が、セレクタ２０の出力（Ｎ４）によって行われる。

ここで、パッド４ｃ（Ｎ１）に入力される信号のうち、ｔ０〜ｔ５、ｔ６〜ｔ７をＬレベルに、ｔ５〜ｔ６をＨレベルというように、図１０の場合とは逆にしたとしても、排他的論理和ゲート１４の出力（Ｎ５）及び保持回路１８の出力（Ｎ６）は、図９のｔ２以降の期間においては、全く同じとなる。また、その場合も、ｔ４以降においては、パッド４ｄが、パッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位にプルアップ接続若しくはプルダウン接続されるように、プルアップ回路１２若しくはプルダウン回路１３の制御が行われる。

以上のように、本発明の実施の形態３によれば、リセット信号がＬレベルである期間を（例えば、リセットがかかる期間）を動作モード選択期間として位置づけ、実施の形態１及び実施の形態２と同様に、排他的論理和ゲート１４により、動作モードの選択が行われる。リセット信号がＨレベルである期間（例えば、リセットが解除される期間）になると、保持回路１８が排他的論理和ゲート１４の出力を保持し、動作モードを確定させる。このとき、セレクタ２０がインバータ１９の出力を選択して出力するようになるため、これ以降は、パッド４ｃに入力される信号の論理レベルに依存して、プルアップ回路１２及びプルダウン回路１３が制御される。具体的には、パッド４ｄが、パッド４ｃに入力される信号の論理レベルと同じ論理レベルを示す電位にプルアップ接続若しくはプルダウン接続されるように、プルアップ回路１２若しくはプルダウン回路１３の制御が行われる。すなわち、実施の形態３は、実施の形態１の効果に加えて、特にボンディングワイヤ６でリード５ｃとパッド４ｄがボンディングされている場合には、リード５ｃから入力される信号の論理レベルと同じ論理レベルにパッド４ｄがプルアップ若しくはプルダウンさせるため、リード５ｃからパッド４ｄへ流れる電流若しくはパッド４ｄからリード５ｃへ流れる電流を抑制することが可能となる。

実施の形態４
図１１乃至１６を用いて、本発明の実施の形態４に係る半導体装置１の構成及び動作について説明する。実施の形態１乃至３に対する実施の形態４の相違点は、モードパッドが動作モード選択用のパッドとしての役割の他に、信号パッドとしての役割も担うことにある。なお、実施の形態１乃至３と同じ構成は、同じ符号を付してその説明を省略する。

図１１は、実施の形態４に係る半導体装置１の構成を示したものであり、図１の点線で囲われた部分Ａの詳細な構成図に相当する。パッド４ｆａ及びパッド４ｆｂは、信号パッドとしての役割とモードパッドとしての役割を兼用する信号パッド兼モードパッドである。パッド４ｆａ及びパッド４ｆｂは、双方とも信号を伝達する可能性があるため、パッド４ｆａ及びパッド４ｆｂは、両方とも機能ブロック９に接続される。

リード５ｅは、パッド４ｆａ又はパッド４ｆｂとボンディングワイヤ６でボンディングされる外部端子である。前述の通り、パッド４ｆａ及びパッド４ｆｂは、少なくともどちらか一方が信号パッドとして機能しなければならないため、パッド４ｆａ及びパッド４ｆｂの各々とリード５ｅとの接続形態は、パッド４ｆａ及びリード４ｆｂの各々とリード５ｅがボンディングされる場合、パッド４ｆａとリード５ｅのみがボンディングされる場合、パッド４ｆｂとリード５ｅのみがボンディングされる場合の３通りが考えられる。すなわち、実施の形態１乃至３では、パッド４ｃとリード５ｃは、必ずボンディングワイヤ６でボンディングされていなければならなかったが、実施の形態４では、パッド４ｆａ又はパッド４ｆｂのどちらか一方が少なくともリード５ｅとボンディングされていればよく、またボンディングされるパッドは、パッド４ｆａ又はパッド４ｆｂのどちらであっても構わない。

動作モード選択回路８ｄは、上記３通りの接続形態、言い換えると、３通りの動作モードから１つを選択して、動作モード切替信号を機能ブロック９へ出力する。

図１２は、動作モード選択回路８ｄの回路図を示したものである。ここでは、電源関係（パッド４ｂやパッド４ｅとの接続関係）については、その記載を省略する。図１２に示されるように、動作モード選択回路８ｄには、パッド４ｆａ及びパッド４ｆｂの各々に対して、図８のプルアップ回路１２、プルダウン回路１３、インバータ１９及びセレクタ２０が設けられている。

詳細には、パッド４ｆａに対して、プルアップ回路１２ａ及びプルダウン回路１３ａが接続され、このプルアップ回路１２ａ及びプルダウン回路１３ａを制御するための信号を出力するセレクタ２０ａが設けられている。セレクタ２０ａの入力は、パッド４ｆｂ及びインバータ１９ａに接続されている。すなわち、セレクタ２０ａは、遅延素子１６の出力に基づいて、パッド４ｆｂをセレクタ２０ａの出力に接続する状態とインバータ１９ａの出力をセレクタ２０ａの出力に接続する状態とを切り替えるスイッチ回路の機能を有する。また、パッド４ｆｂに対して、プルアップ回路１２ｂ及びプルダウン回路１３ｂが接続され、このプルアップ回路１２ｂ及びプルダウン回路１３ｂを制御するための信号を出力するセレクタ２０ｂが設けられている。セレクタ２０ｂの入力は、パッド４ｆａ及びインバータ１９ｂに接続されている。すなわち、セレクタ２０ｂは、遅延素子１６の出力に基づいて、パッド４ｆａをセレクタ２０ｂの出力に接続する状態とインバータ１９の出力をセレクタ２０ｂの出力に接続する状態とを切り替えるスイッチ回路の機能を有する。

また、動作モード選択回路８ｄは、図８の構成に加えて、論理変化検出回路（トグルフリップフロップ）２１ａ、２１ｂと、動作モード決定回路２２と、遅延素子２３と、保持回路２４を備える。

トグルフリップフロップ（Ｔ−ＦＦ）２１ａは、パッド４ａと、パッド４ｆａと、動作モード決定回路２２に接続される。Ｔ−ＦＦ２１ａは、パッド４ａからＬレベルのリセット信号を受けて、出力をＬレベルとする。また、Ｔ−ＦＦ２１ａは、パッド４ａからＨレベルのリセット信号を受けている間にパッド４ｆａの論理変化を検出すると、出力を反転させる。一方、Ｔ−ＦＦ２１ｂは、パッド４ａと、パッド４ｆｂと、動作モード決定回路２２に接続される。Ｔ−ＦＦ２１ｂは、パッド４ａからＬレベルのリセット信号を受けて、出力をＬレベルとする。また、パッド４ａからＨレベルのリセット信号を受けている間にパッド４ｆｂの論理変化を検出すると、出力を反転させる。

Ｔ−ＦＦ２１ａ及びＴ−ＦＦ２１ｂは、遅延素子１６の出力がＨレベルからＬレベルに変化したときにリード５ｅとボンディングされていないパッド４ｆａ若しくはパッド４ｆｂに生じる論理変化を検出するためのものである。例えば、パッド４ｆａとリード５ｅのみがボンディングされている場合には、遅延素子１６の出力の論理変化に応じてセレクタ２０ｂの出力が変化し、それに伴ってリード５ｅにボンディングされていないパッド４ｆｂに論理変化が生じる。Ｔ−ＦＦ２１ｂが、この論理変化を検出し、その結果を動作モード決定回路２２へ出力する。図１２では、論理変化検出回路２２がＴ−ＦＦで構成されているため、パッド４ｆ１又はパッド４ｆ２に論理変化が生じれば、Ｔ−ＦＦ２１ａ又はＴ−ＦＦ２１ｂの出力は反転（Ｌレベル→Ｈレベル）する。動作モード決定回路２２は、Ｔ−ＦＦ２１ａ又はＴ−ＦＦ２１ｂからＨレベルの信号を受けることで、パッド４ｆａ又はパッド４ｆｂに論理変化が生じたことを認識することができる。

動作モード決定回路２２は、保持回路１８の出力と、Ｔ−ＦＦ２１ａの出力と、Ｔ−ＦＦ２１ｂの出力を入力し、２ビットの信号を保持回路２４へ出力する。図１３は、動作モード決定回路２２の入出力の関係を真理値表で表したものである。ここでは、保持回路１８の出力（Ｎ７）＝Ｌ、Ｔ−ＦＦ２１ａの出力（Ｎ８）＝Ｌ、Ｔ−ＦＦ２１ｂの出力（Ｎ９）＝Ｌのとき、動作モード決定回路２２の出力（Ｎ１０）＝ＬＬ（２進数表記でｂ００、以下同様）となる。Ｎ７＝Ｈ、Ｎ８＝Ｌ、Ｎ９＝Ｈのとき、Ｎ１０＝ＬＨ（ｂ０１）となる。Ｎ７＝Ｈ、Ｎ８＝Ｈ、Ｎ９＝Ｌのとき、Ｎ１０＝ＨＬ（ｂ１０）となる。これ以外のＮ７、Ｎ８、Ｎ９の組合せであった場合には、Ｎ１０＝ＨＨ（ｂ１１）となる。このように、動作モード決定回路２２は、保持回路１８の出力及びＴ−ＦＦ２１ａの出力に基づいて、リード５ｅとパッド４ｆａの接続状態を判定し、保持回路１８の出力及びＴ−ＦＦ２１ｂの出力に基づいて、リード５ｅとパッド４ｆｂの接続状態を判定する。また、パッド４ｆａ及びパッド４ｆｂの各々がリード５ｅに接続されている場合には、動作モード決定回路２２は、保持回路１８の出力のみで判定可能である。すなわち、動作モード決定回路２２は、パッド４ｆａ及びパッド４ｆｂに対する外部との接続状態を判定する判定回路としての機能を有する。

遅延素子２３は、パッド４ａに入力されたリセット信号を所定時間だけ遅延させて、保持回路２４へ出力する。遅延素子２３の遅延時間は、遅延素子１６よりも大きくなるように設定されている。

保持回路２４は、動作モード決定回路２２の出力と遅延素子２３の出力を入力して、２ビットの信号を出力する。遅延素子２３からＬレベルの信号を受ける場合には、保持回路２４は、動作モード決定回路２２の出力をそのまま出力（スルー）する。また、遅延素子２３からＨレベルの信号を受ける場合には、保持回路２４は、出力を保持する。保持回路２４から出力された２ビットの信号は、動作モード切替信号として機能ブロック９へ入力される。

次に、動作モード選択回路８ｄの動作について説明する。図１４乃至１６は、動作モード選択回路８ｄの動作を説明するためのタイミングチャートである。なお、プルアップ回路１２ａなどは、実施の形態３と同様の動作をするため、これらの箇所の詳細な動作の説明は省略する。

図１４は、パッド４ｆａ及びパッド４ｆｂの各々がリード５ｅにボンディングワイヤ６でボンディングされている場合の動作タイミングを示したものである。パッド４ｆａとパッド４ｆｂは、共にリード５ｅに接続されているため、リード５ｅから同じ信号を受ける。従って、排他的論理和ゲート１４は、全期間（ｔ０〜ｔ７）にわたって、一致を示すＬレベルの信号を出力する。なお、図１４では、全期間（ｔ０〜ｔ７）にわたって、パッド４ｆａ（Ｎ１）とパッド４ｆｂ（Ｎ２）が、Ｈレベルの信号を受ける場合を例示している。

図１４に示されるように、ｔ１において、リセット信号（Ｎ３）がＬレベルに変化すると、不定値であった保持回路の出力（Ｎ７）、Ｔ−ＦＦ２１ａの出力（Ｎ８）、Ｔ−ＦＦ２１ｂの出力（Ｎ９）がＬレベルに変化する。また、これらの信号を受ける動作モード決定回路２２の出力（Ｎ１０）が、ＬＬ（ｂ００）となる。

ｔ２になると、セレクタ２０ａの出力（Ｎ４）及びセレクタ２０ｂの出力（Ｎ５）が変化するが、パッド４ｆａ及びパッド４ｆｂの両方ともリード５ｅにボンディングされているため、パッド４ｆａ（Ｎ１）及びパッド４ｆｂ（Ｎ２）には、論理変化は生じない。

ｔ３になると、遅延素子２３の出力（Ｎ１１）が変化する。すなわち、ｔ１〜ｔ３までの時間は、遅延素子２３による遅延時間に相当する。このとき、保持回路２４は、遅延素子２３から遅延したＬレベルのリセット信号を受けて、出力（Ｎ１２）を不定値からＬＬ（ｂ００）へ変化させる。

ｔ４になると、リセット信号（Ｎ３）がＨレベルに変化する。これにより、保持回路１８の出力（Ｎ７）が、Ｌレベルで保持となる。

ｔ５になると、セレクタ２０ａの出力（Ｎ４）及びセレクタ２０ｂの出力（Ｎ５）が変化するが、ｔ２の場合と同様に、パッド４ｆａ（Ｎ１）及びパッド４ｆｂ（Ｎ２）には、論理変化は生じない。従って、ｔ４以降の期間においては、Ｔ−ＦＦ２１ａ及びＴ−ＦＦ２１ｂは、論理変化の検出が可能であるが、Ｔ−ＦＦ２１ａの出力（Ｎ８）及びＴ−ＦＦ２１ｂの出力（Ｎ９）は、変化しない。

ｔ６になると、遅延素子２３の出力（Ｎ１１）がＨレベルに変化し、保持回路２４の出力（Ｎ１２）が保持となる。すなわち、動作モード切替信号がＬＬ（ｂ００）で確定となる。ここで、例えば、動作モード切替信号＝ＬＬ（ｂ００）の場合を動作モード１とすると、機能ブロック９は、ＬＬ（ｂ００）の動作モード切替信号を受けて、動作モード１に対応した機能を活性化させる。

図１５は、パッド４ｆａのみがリード５ｅにボンディングワイヤ６でボンディングされている場合の動作タイミングを示したものである。パッド４ｆｂは、リード５ｅに接続されていないため、パッド４ｆｂの電位は、プルアップ回路１２及びプルダウン回路１３の制御によって決まる。なお、図１５では、全期間（ｔ０〜ｔ７）にわたって、パッド４ｆａ（Ｎ１）が、Ｈレベルの信号を受ける場合を例示している。

図１５に示されるように、ｔ１において、リセット信号（Ｎ３）がＬレベルに変化すると、不定値であった保持回路１８の出力（Ｎ７）、Ｔ−ＦＦ２１ａの出力（Ｎ８）、Ｔ−ＦＦ２１ｂの出力（Ｎ９）がＬレベルに変化する。また、これらの信号を受けて、動作モード決定回路２２の出力（Ｎ１０）が、ＬＬ（ｂ００）となる。

ｔ２になると、セレクタ２０ｂの出力（Ｎ５）がＬレベルからＨレベルに変化するため、パッド４ｆ２（Ｎ２）がプルダウンされてＬレベルとなる。このとき、排他的論理和ゲート１４の出力（Ｎ６）は、不一致を示すＨレベルに変化し、これを受けて保持回路１８の出力（Ｎ７）もＨレベルに変化する。この結果、動作モード決定回路２２には、保持回路１８の出力（Ｎ７）＝Ｈ、Ｔ−ＦＦ２１ａの出力（Ｎ８）＝Ｌ、Ｔ−ＦＦ２１ｂの出力（Ｎ９）＝Ｌが入力されるため、動作モード決定回路２２の出力（Ｎ１０）は、ＨＨ（ｂ１１）に変化する。

ｔ３になると、遅延素子２３の出力（Ｎ１１）がＬレベルに変化するため、保持回路２４の出力（Ｎ１２）が不定値からＨＨ（ｂ１１）となる。

ｔ４になると、リセット信号（Ｎ３）がＨレベルに変化する。これにより、保持回路１８の出力（Ｎ７）が、Ｈレベルで保持となる。

ｔ５になると、セレクタ２０ｂの出力（Ｎ５）がＬレベルに変化するため、パッド４ｆｂ（Ｎ２）がＬレベルからＨレベルに論理変化が生じる。ｔ４以降の期間においては、Ｔ−ＦＦ２１ａ及びＴ−ＦＦ２１ｂは、論理変化の検出が可能となっているため、パッド４ｆｂ（Ｎ２）の論理変化を検出して、Ｔ−ＦＦ２１ｂの出力（Ｎ９）が、ＬレベルからＨレベルへと反転する。その結果、動作モード決定回路２２には、保持回路１８の出力（Ｎ７）＝Ｈ、Ｔ−ＦＦ２１ａの出力（Ｎ８）＝Ｌ、Ｔ−ＦＦ２１ｂの出力（Ｎ９）＝Ｈが入力されるので、動作モード決定回路２２の出力（Ｎ１０）は、ＬＨ（ｂ０１）に変化する。また、動作モード決定回路２２の出力（Ｎ１０）を受けて、保持回路２４の出力（Ｎ１２）はＬＨ（ｂ０１）となる。

ｔ６になると、遅延素子２３の出力（Ｎ１１）がＨレベルに変化し、保持回路２４の出力（Ｎ１２）がラッチされる。すなわち、動作モード切替信号がＬＨ（ｂ０１）で確定となる。ここで、例えば、動作モード切替信号＝ＬＨ（ｂ０１）の場合を動作モード２とすると、機能ブロック９は、ＬＨ（ｂ０１）の動作モード切替信号を受けて、動作モード２に対応した機能を活性化させる。

図１６は、パッド４ｆｂのみがリード５ｅにボンディングワイヤ６でボンディングされている場合の動作タイミングを示したものである。図１５の場合との違いは、リード５ｅと接続されるパッドがパッド４ｆｂではなくパッド４ｆａとなるので、図１５におけるパッド４ｆａ（Ｎ１）とパッド４ｆｂ（Ｎ２）、セレクタ２０ａの出力（Ｎ５）とセレクタ２０ｂの出力（Ｎ６）、Ｔ−ＦＦ２１ａの出力（Ｎ８）とＴ−ＦＦ２１ｂの出力（Ｎ９）を、それぞれ入れ替えると、図１６のタイミングチャートになる。

図１６に示されるように、ｔ５になると、動作モード決定回路２２には、保持回路１８の出力（Ｎ７）＝Ｈ、Ｔ−ＦＦ２１ａの出力（Ｎ８）＝Ｈ、Ｔ−ＦＦ２１ｂの出力（Ｎ９）＝Ｌが入力されるため、動作モード決定回路２２の出力（Ｎ１０）は、ＨＬ（ｂ１０）となる。また、動作モード決定回路２２の出力（Ｎ１０）を受けて、保持回路２４の出力（Ｎ１２）はＨＬ（ｂ１０）となる。

ｔ６になると、遅延素子２３の出力（Ｎ１１）がＨレベルに変化し、保持回路２４の出力（Ｎ１２）がラッチされる。すなわち、動作モード切替信号がＨＬ（ｂ１０）で確定となる。ここで、例えば、動作モード切替信号＝ＨＬ（ｂ１０）の場合を動作モード３とすると、機能ブロック９は、ＨＬ（ｂ１０）の動作モード切替信号を受けて、動作モード３に対応した機能を活性化させる。

以上のように、本発明の実施の形態４によれば、信号パッドの役割とモードパッドの役割の両方を兼ねるパッド４ｆａ及びパッド４ｆｂを適用することにより、パッド４ｆａ及びパッド４ｆｂの各々に対してボンディングされている場合、パッド４ｆａのみに対してボンディングされている場合、パッド４ｆｂのみに対してボンディングされている場合の３種類の接続形態から、３種類の動作モードを選択可能となる。すなわち、実施の形態１乃至３では、パッド４ｃ（信号パッド）とパッド４ｄ（モードパッド）の計２個のパッドに対して２通りの動作モードの選択が可能であったが、実施の形態４では、パッド４ｆａ（信号パッド兼モードパッド）とパッド４ｆｂ（信号パッド兼モードパッド）の計２個のパッド対して３通りの動作モードの選択が可能となる。このように、実施の形態４は、実施の形態１の効果を有すると共に、実施の形態１乃至３の場合よりもさらに多くの動作モードの設定が可能となる。

前述の本発明の実施の形態１乃至３では、モードパッド（パッド４ｄ）を１個配置する構成について説明したが、２個以上配置するようにしてもよい。モードパッド（パッド４ｄ）を２個配置する構成とする場合には、モードパッド（パッド４ｄ）の各々に対して、２通りのボンディングワイヤの接続形態が考えられるので、計４通りの動作モードの選択が可能となる。

また、本発明の実施の形態４に関しても、３個以上の信号パッド兼モードパッド（パッド４ｆ）を配置することができる。信号パッド兼モードパッドを３個（４ｆａ、４ｆｂ、４ｆｃ）配置する場合には、パッド４ｆａとパッド４ｆｂ、パッド４ｆｂとパッド４ｆｃ、パッド４ｆｃとパッド４ｆａのそれぞれに対して動作モード切替信号を求めれば、これらの結果から、計７通りの動作モードの選択が可能となる。また、実施の形態１乃至３では、７通りの動作モードの選択を可能にするためには、１個の信号パッド（パッド４ｃ）と３個のモードパッド（パッド４ｄ）の計４個のパッドを配置する必要があるため、実施の形態４の方が、パッドの数を減らすことができる。パッドの数を抑制することは、チップサイズをより小さくすることができるメリットがある。

実施の形態２乃至４において、インバータ１５や保持回路１８等に入力される信号としてパッド４ａからのリセット信号を利用したが、これに限定されることはない。

実施の形態１乃至３における信号パッド（パッド４ｃ）は、入出力端子としたが、前述までの説明において、動作モードを選択する際には、リード５ｃから入力信号を受けるパッド、すなわち、入力端子として機能する場合について説明した。しかしながら、動作モードを選択する際には、パッド４ｃは、出力端子として機能するようにしてもよい。その場合には、パッド４ｃに対して、内部回路７から所定の信号を出力するようにすればよい。若しくは、パッド４ｃをプルダウン抵抗１１でＬレベルにしてもよい（プルアップ抵抗でＨレベルでも可）。

実施の形態１乃至４では、リード（外部端子）５とパッド（内部端子）４をボンディングワイヤ６でボンディングする例を説明したが、外部端子はリードでなくてもよい。この場合の１例を図１７及び図１８に示す。

図１７及び図１８は、本発明の実施の形態１乃至４をワイヤ接続形式のＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（ＢＧＡ）パッケージに適用した場合を示している。図１７は、チップ２の上方からの平面図であり、図１８は、図１７のＢ−Ｂ’における断面図である。図１８及び図１９に示されるように、外部端子は、プリント基板２５上に配置された導体パターン２６となる。

図１７及び図１８に示されるように、半導体装置１は、プリント基板２５上にマウントされたチップ２を覆うように、プリント基板２５の片側がモールド樹脂３で覆われて構成されている。プリント基板２５上には、導電体パターン（外部端子）２６が配置され、導電体パターン２６は、ボンディングワイヤ６によってチップ２上のパッド４とボンディングされている。特に、動作モードの選択に関連するパッドであるパッド４ｃとパッド４ｄは、導電体パターン２６ｃに接続される。また、導電体パターン２６は、プリント配線２７を介して半田ボール２８と接続されている。

また、実施の形態１乃至４では、リード（外部端子）５とパッド（内部端子）４をボンディングワイヤ６でボンディングする例を説明したが、外部端子と内部端子を接続するものは、ワイヤでなくてもよい。この場合の１例を図１９乃至図２１に示す。

図１９乃至図２１は、本発明をフリップチップ接続形式のＢＧＡパッケージに適用した場合を示している。図１９は、チップ２とプリント基板２５（＋バンプ２９）とを別々にして示した平面図であり、図２０は、図１９のＣ−Ｃ’における断面図である。なお、図１９において、チップ２とプリント基板２５は、それぞれのＣとＣ、Ｃ’とＣ’が一致するようにして、バンプ２９を介して貼り合される。図１９及び図２０に示されるように、内部端子と外部端子は、バンプ２９によって接続される。

図１９及び図２０に示されるように、半導体装置１は、チップ２がプリント基板２５にフリップチップ実装されて構成されている。バンプ２９は、チップ２上のパッド４とプリント基板２５上の導電体パターン２６との間に挟まれ、両者を電気的に接続している。チップ２とプリント基板２５の間は、モールド樹脂３が充填されている。導電体パターン２６は、プリント配線２７を介して半田ボール２８と接続されている。

図１９及び図２０に示されるように、パッド４ｃはバンプ２９ａによって導電体パターン２６ｃと接続される。モードパッドであるパッド４ｄは、バンプ２９ｂによって導電体パターン２６ｃと接続される。すなわち、パッド４ｄに対してボンディングが有る場合には、バンプ２９ｂが存在し、一方パッド４ｄに対してボンディングが無い場合には、バンプ２９ｂが存在しない。これにより、動作モードの選択が可能となる。

なお、パッド４ｄにボンディングをしない場合には、図２１のような構成も考えられる。図２１は、図２０と同様に、図１９のＣ−Ｃ’における断面図に相当する。しかし、図２０における導電体パターン２６ｃが、図２１では、２９ａと２９ｂに分割されて構成される。

図２１に示されるように、パッド４ｃはバンプ２９ａによって導電体パターン２６ａと接続され、導電体パターン２６ａはプリント配線２７ａを介して半田ボール２８と接続される。一方、モードパッドであるパッド４ｄはバンプ２９ｂによって導電体パターン２６ｂと接続され、導電体パターン２６ｂはプリント配線２７ｂを介して半田ボール２８と接続される。

図２１の構成では、パッド４ｄに対してボンディングが有る場合には、プリント配線２７ｂが存在し、一方、パッド４ｄに対してボンディングが無い場合には、プリント配線２７ｂが存在しない。すなわち、このプリント配線２７ｂの有無によって、動作モードの選択が可能となる。また、図２１の場合には、半田ボール２８が外部端子に相当する。なお、プリント配線２７ｂではなく、導電体パターン２６ｂの有無によって、動作モードの選択を行う構成であってもよい。さらには、プリント配線２７ｂ及び導電体パターン２６ｂの両方の有無によって、動作モードの選択を行う構成であってもよい。

このように、本発明に係る半導体装置は、動作モード選択用の内部端子に隣接して配置しなければならない内部端子へ入力される信号の論理レベル（Ｈレベル／Ｌレベル）に関わらず、外部端子と動作モード設定用の内部端子との接続状態を検出することができる。これにより、動作モード選択用の内部端子に隣接して配置しなければならない内部端子は、特定の内部端子（電源パッド、接地パッド、リセットパッド）である必要は無い。すなわち、動作モード選択用の内部端子の配置に関して、レイアウトの自由度が確保される。

以上のように、本発明の実施の形態に基づいて詳細に説明したが、本発明は、上記の実施の形態に限定されることはない。本発明は、本発明の趣旨及び範囲から逸脱しない限り、種々の変形が可能である。

本発明の実施の形態１に係る半導体装置１の構成図である。 本発明の実施の形態１に係る半導体装置１の詳細な構成図である。 本発明の実施の形態１に係る動作モード選択回路８ａの回路図である。 本発明の実施の形態１に係る動作モード選択回路８ａの動作を説明するための真理値表である。 本発明の実施の形態２に係る動作モード選択回路８ｂの回路図である。 本発明の実施の形態２に係る動作モード選択回路８ｂの動作を説明するためのタイミングチャートである。 本発明の実施の形態２に係る動作モード選択回路８ｂの動作を説明するためのタイミングチャートである。 本発明の実施の形態３に係る動作モード選択回路８ｃの回路図である。 本発明の実施の形態３に係る動作モード選択回路８ｃの動作を説明するためのタイミングチャートである。 本発明の実施の形態３に係る動作モード選択回路８ｃの動作を説明するためのタイミングチャートである。 本発明の実施の形態４に係る半導体装置１の詳細な構成図である。 本発明の実施の形態４に係る動作モード選択回路８ｄの回路図である。 本発明の実施の形態４に係る動作モード決定回路２２の入出力の関係を示す真理値表である。 本発明の実施の形態４に係る動作モード選択回路８ｄの動作を説明するためのタイミングチャートである。 本発明の実施の形態４に係る動作モード選択回路８ｄの動作を説明するためのタイミングチャートである。 本発明の実施の形態４に係る動作モード選択回路８ｄの動作を説明するためのタイミングチャートである。 本発明に係る半導体装置１の変形例を示す図である。 本発明に係る半導体装置１の変形例を示す図である。 本発明に係る半導体装置１の変形例を示す図である。 本発明に係る半導体装置１の変形例を示す図である。 本発明に係る半導体装置１の変形例を示す図である。

符号の説明

１ 半導体装置
２ チップ（基板）
３ モールド樹脂
４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆａ、４ｆｂ パッド（内部端子）
５、５ａ、５ｂ、５ｃ、５ｄ、５ｅ リード（外部端子）
６ ボンディングワイヤ
７ 内部回路
８、８ａ、８ｂ、８ｃ、８ｄ 動作モード切替回路
９ 機能ブロック
１０、１２０ プルアップ抵抗
１１、１３０ プルダウン抵抗
１２、１２ａ、１２ｂ プルアップ回路
１２１、１２１ａ、１２１ｂ Ｐｃｈトランジスタ
１３、１３ａ、１３ｂ プルダウン回路
１３１、１３１ａ、１３１ｂ Ｎｃｈトランジスタ
１４ 比較回路（排他的論理和ゲート）
１５、１９、１９ａ、１９ｂ インバータ
１６、２３ 遅延素子
１７ スイッチ回路（論理積ゲート）
１８、２４ 保持回路
２０、２０ａ、２０ｂ セレクタ
２１ａ、２１ｂ 論理変化検出回路（トグルフリップフロップ）
２２ 動作モード決定回路
２５ プリント基板
２６、２６ａ、２６ｂ、２６ｃ 導電体パターン（外部端子）
２７、２７ａ、２７ｂ プリント配線
２８ 半田ボール
２９、２９ａ、２９ｂ バンプ

Claims (26)

1. 第１内部端子と、
   第２内部端子と、
   前記第１内部端子と接続される外部端子と、
   前記第２内部端子に接続され、前記第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、
   前記第２内部端子に接続され、前記第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、
   前記第１内部端子の電位に応じた電位と前記第２内部端子の電位に応じた電位とを比較する比較器と、を備える半導体装置であって、
   前記第１及び第２スイッチ回路は、前記第１内部端子の電位に応じて排他的に動作し、
   前記比較器は、前記第１及び第２内部端子に応じた前記電位の一致又は不一致に基づき、前記外部端子と前記第２内部端子とが接続されているか否か検出する
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第１及び第２スイッチ回路は、前記第１内部端子の電位に対応する論理値が第１論理値である場合には、前記第１論理値とは異なる論理である第２論理値に対応する第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように動作する
   半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記第１スイッチ回路は、第１導電型トランジスタを含み、
   前記第２スイッチ回路は、第２導電型トランジスタを含み、
   前記第１及び第２導電型トランジスタのゲートの各々には、前記第１内部端子の電位に対応する信号が入力される
   半導体装置。
4. 請求項３に記載の半導体装置であって、
   前記第１参照電位は、電源電位であり、
   前記第２参照電位は、接地電位であり、
   前記第１導電型トランジスタは、Ｐチャネルトランジスタであり、
   前記第２導電型トランジスタは、Ｎチャネルトランジスタである
   半導体装置。
5. 請求項３又は４に記載の半導体装置であって、
   前記第１導電型トランジスタの一端は、プルアップ抵抗を介して前記第１参照電位に接続され、
   前記第２導電型トランジスタの一端は、プルダウン抵抗を介して前記第２参照電位に接続される
   半導体装置。
6. 請求項１乃至５のいずれか１項に記載の半導体装置であって、
   前記半導体装置は、
   前記第２内部端子が前記外部端子に接続されるときには、前記比較器は、一致を示す信号を出力し、
   前記第２内部端子が前記外部端子に接続されないときには、前記比較器は、不一致を示す信号を出力する
   半導体装置。
7. 請求項１乃至６のいずれか１項に記載の半導体装置であって、
   前記第１内部端子は、入出力信号を伝達するための入出力端子である
   半導体装置。
8. 請求項１乃至７のいずれか１項に記載の半導体装置であって、
   前記半導体装置は、
   前記比較器に接続される記憶回路と、
   前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態と動作させない状態とを切り替える第３スイッチ回路と、を備え、
   前記記憶回路は、前記第３スイッチ回路が前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態を選択しているときに前記比較器から出力される比較結果を取り込み、
   前記記憶回路は、前記第３スイッチ回路が前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させない状態へ切り替えを行った場合には、前記取り込んだ比較結果を保持する
   半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記記憶回路が前記取り込んだ比較結果を保持しているときには、前記第２内部端子は、前記第１参照電位と電気的に接続する状態又は前記第２参照電位と電気的に接続する状態のいずれか一方に固定される
10. 請求項１乃至７のいずれか１項に記載の半導体装置であって、
    前記半導体装置は、
    前記比較器に接続される記憶回路と、
    前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態と動作させない状態とを切り替える第３スイッチ回路と、
    前記記憶回路及び第３スイッチ回路に接続される第３内部端子と、を備え、
    前記第３内部端子に入力される信号が第１論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記比較器から出力される比較結果を取り込み、
    前記第３内部端子に入力される信号が第２論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させない状態を選択し、前記第２内部端子と前記第１参照電位とを電気的に接続する状態又は前記第２内部端子と前記第２参照電位とを電気的に接続する状態のいずれか一方に固定するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記取り込んだ比較結果を保持する
    半導体装置。
11. 請求項１乃至７のいずれか１項に記載の半導体装置であって、
    前記半導体装置は、
    前記比較器に接続される記憶回路と、
    前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態と前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態とを切り替える第３スイッチ回路と、を備え、
    前記記憶回路は、前記第３スイッチ回路が前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態を選択しているときに前記比較器から出力される比較結果を取り込み、
    前記記憶回路は、前記第３スイッチ回路が前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態へ切り替えを行ったときには、前記取り込んだ比較結果を保持する
    半導体装置。
12. 請求項１１に記載の半導体装置であって、
    前記記憶回路が前記取り込んだ比較結果を保持しているときには、前記第２内部端子は、前記第１内部端子の電位に対応する論理値と同じ論理値に対応する前記第１又は第２参照電位のいずれか一方と電気的に接続される
    半導体装置。
13. 請求項１乃至７のいずれか１項に記載の半導体装置であって、
    前記半導体装置は、
    前記比較器に接続される記憶回路と、
    前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態と前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態とを切り替える第３スイッチ回路と、
    前記記憶回路及び第３スイッチ回路に接続される第３内部端子と、を備え、
    前記第３内部端子に入力される信号が第１論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記比較器から出力される比較結果を取り込み、
    前記第３内部端子に入力される信号が第２論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値と同じ論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記取り込んだ比較結果を保持する
    半導体装置。
14. 請求項１１乃至１３のいずれか１項に記載の半導体装置であって、
    前記半導体装置は、
    前記第１内部端子に接続され、前記第１内部端子が前記第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第４スイッチ回路と、
    前記第１内部端子に接続され、前記第１内部端子が前記第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第５スイッチ回路と、
    前記第２内部端子の電位に対応する論理値に応じて前記第４及び第５スイッチ回路を動作させる状態と前記第２内部端子の電位に対応する論理値の論理を反転した値に応じて前記第４及び第５スイッチ回路を動作させる状態とを切り替える第６スイッチ回路と、
    前記第１内部端子に接続され、前記第１内部端子の電位に対応する論理値に論理の変化が生じたことを検出する第１論理変化検出回路と、
    前記第２内部端子に接続され、前記第２内部端子の電位に対応する論理値に論理の変化が生じたことを検出する第２論理変化検出回路と、
    前記記憶回路と前記第１及び第２論理変化検出回路とに接続される判定回路と、を備え、
    前記第１論理変化検出回路は、前記第６スイッチ回路による前記第２内部端子の電位に対応する論理値に応じて前記第４及び第５スイッチ回路を動作させる状態から前記第２内部端子の電位に対応する論理値の論理を反転した値に応じて前記第４及び第５スイッチ回路を動作させる状態への切り替えに応じて発生する前記第１内部端子における論理変化を検出し、
    前記第２論理変化検出回路は、第３スイッチ回路による前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態から前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態への切り替えに応じて発生する前記第２内部端子における論理変化を検出し、
    前記判定回路は、前記記憶回路に保持されている比較結果及び前記第１論理変化検出回路による検出結果に基づいて、前記第１内部端子に対する外部との接続状態を判定し、前記記憶回路に保持されている比較結果及び前記第２論理変化検出回路による検出結果に基づいて、前記第２内部端子に対する外部との接続状態を判定する
    半導体装置。
15. 請求項６に記載の半導体装置であって、
    前記外部端子は、リードフレームを含み、
    前記第１又は第２内部端子は、前記リードフレームとワイヤで接続される
    半導体装置。
16. 請求項６に記載の半導体装置であって、
    前記半導体装置は、
    第１基板と、
    前記第１基板上に積層して配置される第２基板と、を備え、
    前記第１及び第２内部端子は、前記第２基板上に配置され、
    前記外部端子は、前記第１基板上に配置される導電体パターンを含み、
    前記第１又は第２内部端子は、前記導電体パターンとワイヤで接続される
    半導体装置。
17. 請求項６に記載の半導体装置であって、
    前記半導体装置は、
    第１基板と、
    前記第１基板とフリップチップ接続される第２基板と、を備え、
    前記第１及び第２内部端子は、前記第２基板上に配置され、
    前記外部端子は、前記第１基板上に配置される導電体パターンを含み、
    前記第１又は第２内部端子は、前記導電体パターンとバンプで接続される
    半導体装置。
18. 第１内部端子と、
    第２内部端子と、
    前記第１内部端子に接続される外部端子と、
    前記第１及び第２内部端子に接続され、前記第１内部端子の電位に対応する論理値に応じて前記第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、
    前記第１及び第２内部端子に接続され、前記第１内部端子の電位に対応する論理値に応じて前記第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、
    前記第１内部端子に応じた電位と前記第２内部端子に応じた電位とを比較する比較器と、を備える半導体装置であって、
    前記第１及び第２スイッチ回路は、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように動作し、
    前記比較器は、前記第１及び第２内部端子に応じた前記電位の一致又は不一致に基づき、前記外部端子と前記第２内部端子とが接続されているか否か検出する
    半導体装置。
19. 請求項１８に記載の半導体装置であって、
    前記第１スイッチ回路は、第１導電型トランジスタを含み、
    前記第２スイッチ回路は、第２導電型トランジスタを含み、
    前記第１及び第２導電型トランジスタのゲートの各々には、前記第１内部端子の電位に対応する信号が入力される
    半導体装置。
20. 請求項１８又は１９に記載の半導体装置であって、
    前記半導体装置は、
    前記比較器に接続される記憶回路と、
    前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態と動作させない状態とを切り替える第３スイッチ回路と、
    前記記憶回路及び第３スイッチ回路に接続される第３内部端子と、を備え、
    前記第３内部端子に入力される信号が第１論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記比較器から出力される比較結果を取り込み、
    前記第３内部端子に入力される信号が第２論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に応じて前記第１及び第２スイッチ回路を動作させない状態を選択し、前記第２内部端子と前記第１参照電位とを電気的に接続する状態又は前記第２内部端子と前記第２参照電位とを電気的に接続する状態のいずれか一方に固定するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記取り込んだ比較結果を保持する
    半導体装置。
21. 請求項１８又は１９に記載の半導体装置であって、
    前記半導体装置は、
    前記比較器に接続される記憶回路と、
    前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態と前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態とを切り替える第３スイッチ回路と、
    前記記憶回路及び第３スイッチ回路に接続される第３内部端子と、を備え、
    前記第３内部端子に入力される信号が第１論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値とは異なる論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記比較器から出力される比較結果を取り込み、
    前記第３内部端子に入力される信号が第２論理値であるときには、前記第３スイッチ回路は、前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態を選択し、前記第１内部端子の電位に対応する論理値と同じ論理値に対応する前記第１又は第２参照電位のいずれか一方と前記第２内部端子とを電気的に接続するように前記第１及び第２スイッチ回路を動作させると共に、前記記憶回路は、前記取り込んだ比較結果を保持する
    半導体装置。
22. 請求項２１に記載の半導体装置であって、
    前記半導体装置は、
    前記第１内部端子に接続され、前記第１内部端子が前記第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第４スイッチ回路と、
    前記第１内部端子に接続され、前記第１内部端子が前記第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第５スイッチ回路と、
    前記第２内部端子の電位に対応する論理値に応じて前記第４及び第５スイッチ回路を動作させる状態と前記第２内部端子の電位に対応する論理値の論理を反転した値に応じて前記第４及び第５スイッチ回路を動作させる状態とを切り替える第６スイッチ回路と、
    前記第１内部端子に接続され、前記第１内部端子の電位に対応する論理値に論理の変化が生じたことを検出する第１論理変化検出回路と、
    前記第２内部端子に接続され、前記第２内部端子の電位に対応する論理値に論理の変化が生じたことを検出する第２論理変化検出回路と、
    前記記憶回路と前記第１及び第２論理変化検出回路とに接続される判定回路と、を備え、
    前記第１論理変化検出回路は、前記第６スイッチ回路による前記第２内部端子の電位に対応する論理値に応じて前記第４及び第５スイッチ回路を動作させる状態から前記第２内部端子の電位に対応する論理値の論理を反転した値に応じて前記第４及び第５スイッチ回路を動作させる状態への切り替えに応じて発生する前記第１内部端子における論理変化を検出し、
    前記第２論理変化検出回路は、第３スイッチ回路による前記第１内部端子の電位に対応する論理値に応じて前記第１及び第２スイッチ回路を動作させる状態から前記第１内部端子の電位に対応する論理値の論理を反転した値に応じて前記第１及び第２スイッチ回路を動作させる状態への切り替えに応じて発生する前記第２内部端子における論理変化を検出し、
    前記判定回路は、前記記憶回路に保持されている比較結果及び前記第１論理変化検出回路による検出結果に基づいて、前記第１内部端子に対する外部との接続状態を判定し、前記記憶回路に保持されている比較結果及び前記第２論理変化検出回路による検出結果に基づいて、前記第２内部端子に対する外部との接続状態を判定する
    半導体装置。
23. 第１内部端子と外部端子とを接続し、当該第１内部端子の電位が第１論理レベルを示す場合には、第２内部端子と第１参照電位とを電気的に接続し、
    前記第１内部端子の電位が第２の論理レベルを示す場合には、前記第２内部端子と第２参照電位とを電気的に接続し、
    前記第１内部端子に応じた電位と、前記第１参照電位又は第２参照電位のいずれか一方と電気的に接続された前記第２内部端子の電位に応じた電位とを比較し、前記第１及び第２内部端子に応じた前記電位の一致又は不一致に基づき、前記外部端子と前記第２内部端子とが接続されているか否か検出し、
    前記検出結果に基づいて動作モードを設定する
    半導体装置の動作モード設定方法。
24. 請求項２３に記載の半導体装置の動作モード設定方法であって、
    前記動作モードを設定した後、前記第２内部端子と前記第１参照電位とを電気的に接続する状態又は前記第２内部端子と前記第２参照電位とを電気的に接続する状態のいずれか一方に固定する
    半導体装置の動作モード設定方法。
25. 請求項２３に記載の半導体装置の動作モード設定方法であって、
    前記動作モードを設定した後、前記第１内部端子の電位が第１論理レベルを示す場合には、前記第２内部端子と前記第２参照電位とを電気的に接続し、
    前記動作モードを設定した後、前記第１内部端子の電位が第２の論理レベルを示す場合には、前記第２内部端子と第１参照電位とを電気的に接続する
    半導体装置の動作モード設定方法。
26. 請求項１乃至２２のいずれか１項に記載の半導体装置であって、
    前記第１内部端子及び前記外部端子は、参照電位の供給、リセット信号の入力及び入出力信号の伝達のいずれか１以上の機能を有する端子である
    半導体装置。

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