JP4629192B2 - トリミング回路、調整回路及び半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の特性調整等の目的のために電気的に切断されるヒューズを備えたトリミング回路、及びそれにより被調整素子に並列接続されたスイッチ回路がオンオフ制御される調整回路に関するものである。
【０００２】
半導体集積回路の製造において、出荷前にその電気的特性を規格範囲内に調整することが行われている。この調整により、特性のバラツキが除去されて高精度な半導体集積回路が実現される。この調整は、ヒューズ素子を切断するトリミング回路により行われる。
【０００３】
ヒューズ素子の切断には、レーザ装置による方法と、電気的方法がある。レーザ装置による方法では、その装置が大きく、あまり一般的とはいえない。電気的方法は、ヒューズ素子に電流又は電圧を印加して切断するため、容易に実現できる。
【０００４】
トリミング回路において、ヒューズ素子を切断した後の半導体集積回路の特性は、ヒューズ素子の切断前にあらかじめ確認することができず、誤ったヒューズを切断した場合、その製品は不良品となってしまう。そのため、ヒューズ素子を切断する以前に切断の手順及び測定方法には特別に細心の注意を払う必要がある。
【０００５】
従って、トリミング回路には、ヒューズ切断前に半導体集積回路の特性を容易に確認することを可能にする要望がある。それは、ヒューズ素子の仮想切断により実現される。仮想切断は、ヒューズ素子にトランジスタを直列に接続し、そのトランジスタをオン／オフ制御することで、ヒューズ素子を実質的な未切断状態／切断状態を実現する。これにより、実質的な切断状態における半導体集積回路の特性の測定を容易にするとともに、切断するヒューズ素子の特定を確実にしている。
【０００６】
【従来の技術】
従来のポリシリコンにより形成されるヒューズ素子（以下、ポリヒューズという）を用いたトリミング回路においては、仮想切断を可能とするには、Ｎ個のポリヒューズに対して２×Ｎ個のトリミング端子と、ポリヒューズの仮想切断を制御するためにそれに直列接続されたトランジスタ及びそのトランジスタの制御信号を供給するコントロール端子を含んでいる。トリミング端子及びコントロール端子は半導体集積回路のチップと外部引出し線又はバンプ等とを接続するためにチップ上に形成された電極（パッド）である。
【０００７】
【発明が解決しようとする課題】
ところで、ポリヒューズに直列接続されたトランジスタには、他のポリヒューズを切断するための高電圧又は大電流が加わる。そのため、トランジスタには、高電圧又は大電流に耐えうる特性を持つものが用いられる。このようなトランジスタは、占有面積が大きい。
【０００８】
そして、特性を微調整して製品の品質を上げるためにポリヒューズの個数を増やすと、トリミング時しか必要のないトリミング端子が占める面積の増大と、ポリヒューズの切断を制御するトランジスタの面積が多くなり、チップサイズを増大させるという問題を生じていた。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的はヒューズ素子の仮想切断を可能にすると共に、ヒューズ素子の増加に伴う占有面積の増大を抑えることのできるトリミング回路、及びそれを用いた調整回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１及び３〜６に記載の発明によれば、トリミング素子は第１及び第２電源のうちの少なくとも一方と抵抗との間に接続されたトリミング素子に対して、抵抗バイパス回路は、仮想切断時には制御信号に応答してトリミング素子を非切断状態に保持し、通常切断時には制御信号及びデータ信号に基づいてトリミング素子の両端に第１及び第２電源を供給して該トリミング素子を切断する。出力切替回路は通常使用時にはトリミング素子の切断又は非切断に応じた出力信号を出力し、仮想切断時にはデータ信号に基づく出力信号を出力する。
【００１１】
請求項２に記載の発明によれば、トリミング素子は第１及び第２電源のうちの少なくとも一方と抵抗との間に接続され、抵抗バイパス回路は、仮想短絡時には制御信号に基づいてトリミング素子を非短絡状態に保持し、通常短絡時には制御信号及びデータ信号に基づいてトリミング素子の両端に第１及び第２電源を供給して該トリミング素子を短絡する。出力切替回路は通常使用時にはトリミング素子の短絡又は非短絡に応じた出力信号を出力し、仮想短絡時にはデータ信号に基づく出力信号を出力する。
【００１２】
請求項７〜９に記載の発明は、２つの端子間に接続された複数の被調整素子と、複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、複数のスイッチ回路のそれぞれに対応して設けられた請求項１又は２に記載の複数のトリミング回路とを備え、前記複数のトリミング回路は、それぞれに対応する複数のデータ信号と共通の前記制御信号に応答して動作する。従って、Ｎ個の被調整素子（トリミング素子）に対してＮ＋１個の外部端子（パッド）を設ければよい。
【００１３】
また、請求項８及び９に記載の発明のように、外部端子から供給されるシリアル信号を前記複数のデータ信号に変換するシリアル−パラレル変換回路を備えることで、２個の外部端子（パッド）を設けるだけで済む。
【００１４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１及び図２に従って説明する。
【００１５】
図１は、本実施形態の調整回路１１の回路図である。
調整回路１１は、内部端子Ｔ１，Ｔ２間の抵抗値を調整する抵抗調整回路である。調整回路１１は、内部端子Ｔ１，Ｔ２間に直列接続された複数（本実施形態では３つ）の被調整素子としての抵抗Ｒ１，Ｒ２，Ｒ３の両端を適宜短絡させ、両端子Ｔ１，Ｔ２間の実質的な抵抗値を調整する。内部端子Ｔ１，Ｔ２は、例えば、半導体集積回路装置の基準電圧を生成する回路に接続されており、基準電圧は、両端子Ｔ１，Ｔ２間の調整された抵抗値に対応する。これにより、半導体集積回路装置の電気的特性が出荷前に調整される。
【００１６】
尚、内部端子Ｔ１，Ｔ２間に接続する抵抗の抵抗値，素子数，接続形態（直列，並列，直並列）は、内部端子Ｔ１，Ｔ２間の実質的な抵抗値，調整範囲，調整ステップ等に基づいて適宜変更されてもよい。
【００１７】
調整回路１１は、被調整素子の数に対応する３つのスイッチ回路としてのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３、及びその数に対応する３つのトリミング回路１２，１３，１４を含む。
【００１８】
トランジスタＴｒ１〜Ｔｒ３はＮチャネルＭＯＳトランジスタよりなり、抵抗Ｒ１〜Ｒ３に並列に接続されている。各トランジスタＴｒ１〜Ｔｒ３は、それぞれのゲートに供給されるトリミング回路１２〜１４の出力信号Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ３に応答してオン又はオフする。尚、トランジスタＴｒ１〜Ｔｒ３にＰチャネルＭＯＳトランジスタ，バイポーラトランジスタを用いても良い。また、並列接続したＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタによりスイッチ回路を構成しても良い。
【００１９】
各トリミング回路１２，１３，１４は、それぞれに対応するトリミング端子ＴＴ１，ＴＴ２，ＴＴ３に接続され、それら端子ＴＴ１〜ＴＴ３を介して仮想切断のための仮想切断データ信号（以下、単にデータ信号という）Ｄ１，Ｄ２，Ｄ３が供給される。また、各トリミング回路１２〜１４は共通のコントロール端子ＴＣに接続され、その端子ＴＣを介して制御信号Ｃｎｔが供給されている。各端子ＴＴ１〜ＴＴ３，ＴＣにはプルダウン抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒｃが接続されている。
【００２０】
トリミング端子ＴＴ１〜ＴＴ３及びコントロール端子ＴＣはチップ上に形成された電極（パッド）である。このように、本実施形態の調整回路１１では、Ｎ個の被調整素子に対してＮ＋１個のパッドしか必要としない。
【００２１】
図２は、本実施形態の第１トリミング回路１２の回路図である。尚、第２及び第３トリミング回路１３，１４の構成は第１トリミング回路１２のそれと実質的に同じであるため、図面及び構成の説明を省略する。
【００２２】
トリミング回路１２は、抵抗Ｒ２１、溶断型トリミング素子としてのヒューズ素子Ｆ１、抵抗バイパス回路２１及び出力切替回路２２を含む。抵抗Ｒ２１及びヒューズ素子Ｆ１は第１電源Ｖｃｃと第２電源（本実施形態ではグランド）ＧＮＤの間に直列に接続されている。詳しくは、抵抗Ｒ２１の第１端子は第１電源Ｖｃｃに接続され、抵抗Ｒ２１の第２端子はヒューズ素子Ｆ１の第１端子に接続され、ヒューズ素子Ｆ１の第２端子は第２電源ＧＮＤに接続されている。
【００２３】
第１電源Ｖｃｃとヒューズ素子Ｆ１との間には抵抗バイパス回路２１が接続されている。抵抗バイパス回路２１は抵抗Ｒ１に流れる電流をバイパスすることでヒューズ素子Ｆ１の両端にそれの切断電圧（又は切断電流）以上の電圧を印加することで、該素子Ｆ１を切断するために設けられている。
【００２４】
抵抗バイパス回路２１はＰチャネルＭＯＳトランジスタＴＰ１とＮＡＮＤ回路２３を含む。２入力素子であるＮＡＮＤ回路２３は、入力端子にデータ信号Ｄ１と制御信号Ｃｎｔが入力され、出力端子がトランジスタＴＰ１のゲートに接続されている。トランジスタＴＰ１はソースが第１電源Ｖｃｃに接続され、ドレインがヒューズ素子Ｆ１に接続されている。従って、抵抗バイパス回路２１は、Ｈレベルのデータ信号Ｄ１及び制御信号Ｃｎｔに応答してトランジスタＴＰ１をオンし、それによりヒューズ素子Ｆ１両端の電位差を第１電源Ｖｃｃと第２電源ＧＮＤの電位差とする。
【００２５】
出力切替回路２２は本実施形態では２入力ＮＯＲ回路から構成されている。出力切替回路２２は第１入力端子にデータ信号Ｄ１が入力され、第２入力端子は抵抗Ｒ２１とヒューズ素子Ｆ１との間のノードＮ１に接続され、出力端子から出力信号Ｏｕｔ１を出力する。ヒューズ素子Ｆ１が切断されていない時にノードＮ１の電位が第２電源ＧＮＤレベル（Ｌレベル）であるため、出力切替回路２２はデータ信号Ｄ１の反転レベルを持つ信号Ｏｕｔ１を出力する。一方、ヒューズ素子Ｆ１が切断された時にノードＮ１の電位が第１電源Ｖｃｃレベル（Ｈレベル）であるため、出力切替回路２２はＬレベルの信号Ｏｕｔ１を出力する。
【００２６】
このように構成されたトリミング回路１２は、Ｈレベルのデータ信号Ｄ１及び制御信号Ｃｎｔが供給されると、それにより抵抗バイパス回路２１のトランジスタＴＰ１にＬレベルの信号が印加され、該トランジスタＴＰ１がオンする。これにより、ヒューズ素子Ｆ１が第１及び第２電源Ｖｃｃ，ＧＮＤ間に接続され、流れる電流によりヒューズＦ１が切断される。すると、トリミング回路１２は、Ｌレベルの信号Ｏｕｔ１を出力し、それにより図１のトランジスタＴｒ１がオフし、抵抗Ｒ１の両端は短絡されない。
【００２７】
一方、Ｌレベルの制御信号Ｃｎｔが供給されると、トリミング回路１２は、抵抗バイパス回路２１のトランジスタＴＰ１がオフし、未切断のヒューズ素子Ｆ１により出力切替回路２２にＬレベルの信号が入力されることで、第１データ信号Ｄ１の反転レベルを持つ信号Ｏｕｔ１を出力する。これにより、図１のトランジスタＴｒ１がオン又はオフし、抵抗Ｒ１の両端が短絡又は開放される。即ち、トランジスタＴｒ１をオフするようにデータ信号Ｄ１を供給することで、トランジスタＴｒ１及び抵抗Ｒ１の状態を図２のヒューズ素子Ｆ１を切断した時の状態と実質的に同一にする、即ち仮想切断を行うことができる。
【００２８】
尚、コントロール端子ＴＣがプルダウンされているため、この端子ＴＣに何も接続しなくても、Ｌレベルの制御信号Ｃｎｔが供給されていることと同じである。これにより、ヒューズ素子Ｆ１〜Ｆ３の誤切断を防止する。コントロール端子ＴＣをプルダウンしないと、ノイズ等の影響によって同端子ＴＣのレベルがトランジスタＴＰ１がオンするまで高くなり、それによりヒューズ素子Ｆ１が切断されてしまうからである。
【００２９】
次に、上記のように構成された調整回路１１の作用を説明する。
［仮想切断］
第１トリミング回路１２は、Ｌレベルの制御信号Ｃｎｔに応答して抵抗バイパス回路２１のトランジスタＴＰ１がオフし、未切断のヒューズ素子Ｆ１により出力切替回路２２にＬレベルの信号が入力されることで、第１データ信号Ｄ１の反転レベルを持つ信号Ｏｕｔ１を出力する。同様に、第２及び第３トリミング回路１３，１４は、第２及び第３データ信号Ｄ２，Ｄ３の反転レベルを持つ信号Ｏｕｔ２，Ｏｕｔ３を出力する。これら出力信号Ｏｕｔ１〜Ｏｕｔ３に応答してトランジスタＴｒ１〜Ｔｒ３がオン・オフし、両端子Ｔ１，Ｔ２間の抵抗値は、オフしたトランジスタＴｒ１〜Ｔｒ３が並列接続した抵抗Ｒ１〜Ｒ３の合成抵抗値となる。
【００３０】
コントロール端子ＴＣはプルダウンされているため、この端子ＴＣに制御信号Ｃｎｔを供給しなくても、Ｌレベルの制御信号Ｃｎｔが供給されていることと同じである。従って、各トリミング端子ＴＴ１〜ＴＴ３の電位のみを制御することで各トリミング回路１２〜１４の仮想切断を行い、内部端子Ｔ１，Ｔ２間の実質的な抵抗値を任意に変更することができる。これにより、半導体装置が最適な動作を行うために必要な内部端子Ｔ１，Ｔ２間の抵抗値をチェックできることになる。
【００３１】
［通常切断］
上記の［仮想切断］により得た結果に基づいて、Ｈレベルの制御信号Ｃｎｔを第１〜第３トリミング回路１２〜１４に供給し、各トリミング回路１２〜１４のヒューズ素子を選択的に切断する。
【００３２】
１つの例として、上記の仮想切断において第１トリミング回路１２にＨレベルのデータ信号Ｄ１を供給し、第２及び第３トリミング回路１３，１４にＬレベルのデータ信号Ｄ２，Ｄ３を供給している。この状態で、第１〜第３トリミング回路１２〜１４にＨレベルの制御信号Ｃｎｔを供給する。
【００３３】
すると、図２の抵抗バイパス回路２１を構成するトランジスタＴＰ１は、ゲートにＮＡＮＤ回路２３からＬレベルの信号が供給されてオンする。これにより、ヒューズ素子Ｆ１に電流が流れ、それにより第１ヒューズ素子Ｆ１が切断される。一方、切断該当以外の第２及び第３トリミング回路１３，１４では、抵抗バイパス回路２１を構成するトランジスタＴＰ１がオフしているため、ヒューズ素子Ｆ１は切断されない。
【００３４】
同様に、第２又は第３トリミング回路１３，１４のヒューズ素子を選択的に切断することができる。更に、複数のヒューズ素子を同時に選択的に切断する場合も上記と同様に行うことができる。
【００３５】
上記のようにトリミングされた調整回路１１を備えた半導体装置は、トリミング端子ＴＴ１〜ＴＴ３及びコントロール端子ＴＣには信号が印加されない未接続端子として使用される。この場合、第１トリミング回路１２はＬレベルの信号Ｏｕｔ１を出力し、第１トランジスタＴｒ１はオフする。第２及び第３トリミング回路１３，１４Ｈレベルの信号Ｏｕｔ２，Ｏｕｔ３を出力し、それにより第２及び第３トランジスタＴｒ２，Ｔｒ３はオンする。
【００３６】
このようにして、調整回路１１は、切断されたヒューズ素子Ｆ１に対応して抵抗Ｒ１の両端を開放し、抵抗Ｒ２，Ｒ３の両端を短絡する。これにより、内部端子Ｔ１，Ｔ２間の実効的な抵抗値が設定される。
【００３７】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）トリミング端子ＴＴ１〜ＴＴ３及びコントロール端子ＴＣはチップ上に形成された電極（パッド）である。このように、本実施形態の調整回路１１では、Ｎ個の被調整素子に対してＮ＋１個のパッドしか必要としない。更に、パッドの面積は素子の面積に比べて極めて大きい、即ち、１つのパッドの占有面積を持つ領域に多数の素子を形成することができる。従って、各トリミング回路１２〜１４に含まれるトリミング素子を切断するための複数の素子による調整回路１１の占有面積増加は僅かである。これらにより、調整回路１１を備えた半導体装置の面積増加を抑えることができる。
【００３８】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、トリミング素子として溶断型ヒューズ素子Ｆ１を用いたが、［仮想切断］の結果に基づいて切断可能であればどのような素子を用いて実施しても良い。
【００３９】
○上記実施形態では、抵抗バイパス回路２１をＰＭＯＳトランジスタＴＰ１とＮＡＮＤ回路２３から構成したが、トリミング素子であるヒューズ素子Ｆ１を非切断状態に保持、又は切断可能であればどのような構成に変更してもよい。
【００４０】
例えば、抵抗バイパス回路をＡＮＤ回路とＮＭＯＳトランジスタから構成してもよい。また、データ信号Ｄ１、制御信号Ｃｎｔ及び出力信号Ｏｕｔ１の論理に応じて、ＮＡＮＤ回路，ＡＮＤ回路，ＮＯＲ回路，ＯＲ回路，ＮＰＮトランジスタ，ＰＮＰトランジスタを適宜組み合わせて抵抗バイパス回路を構成してもよい。尚、出力信号Ｏｕｔ１の論理は図１のトランジスタＴｒ１〜Ｔｒ３のオンオフ状態の設定、及び使用するトランジスタがＮＭＯＳトランジスタかＰＭＯＳトランジスタかによっても変更されるのはいうまでもない。
【００４１】
また、図３に示すようにトリミング回路１２ａを構成してもよい。このトリミング回路１２ａの抵抗バイパス回路２１ａは、ＰＮＰトランジスタTr11から構成されている。トランジスタTr11のエミッタにはデータ信号Ｄ１が入力され、コレクタはノードＮ１に接続され、ベースに制御信号Ｃｎｔが印加されている。仮想切断時は、制御信号Ｃｎｔをデータ信号Ｄ１以上の電位（Ｃｎｔ≧Ｄ１）にすることでトランジスタTr11をオフさせ、切断時は制御信号Ｃｎｔをデータ信号Ｄ１よりトランジスタTr11のベース−エミッタ電圧ＶBEだけ低い電位以下（Ｃｎｔ≦Ｄ１−ＶBE）にすることでトランジスタTr11をオンさせるようにする。このように抵抗バイパス回路２１ａを構成することで、ＮＡＮＤ回路２３が不要となり、面積的に有利になる。この例においても、抵抗バイパス回路をＰＭＯＳトランジスタで構成してもよい。
【００４２】
○上記実施形態では、各端子ＴＴ１〜ＴＴ３，ＴＣを未接続にした場合にトランジスタＴｒ１〜Ｔｒ３をオンさせる、即ち各トリミング回路１２〜１４がＬレベルの制御信号Ｃｎｔ及びデータ信号Ｄ１〜Ｄ３に応答してＨレベルの信号Ｏｕｔ１〜Ｏｕｔ３を出力するように構成したが、図４に示すように構成したトリミング回路１２ｂを用いてトランジスタＴｒ１〜Ｔｒ３をオフさせるようにしてもよい。このトリミング回路１２ｂは、図２のトリミング回路１２の各素子を第１電源Ｖｃｃと第２電源ＧＮＤとを入替えて接続するとともにＡＮＤ回路からなる出力切替回路２４を用いている。このトリミング回路１２ｂは、Ｌレベルの制御信号Ｃｎｔ及びデータ信号Ｄ１に応答してＨレベルの信号Ｏｕｔ１を出力し、ヒューズ素子Ｆ１が切断されると常にＬレベルの信号Ｏｕｔ１を出力する。
【００４３】
また、図１のトランジスタＴｒ１〜Ｔｒ３のオンオフ状態又はＮＭＯＳトランジスタかＰＭＯＳトランジスタかによって、図５に示すように、ＮＡＮＤ回路からなる出力切替回路２５を備えたトリミング回路１２ｃに具体化して実施してもよい。
【００４４】
更には、図３の構成に対応して、図６に示すように、ＮＰＮトランジスタTr12からなる抵抗バイパス回路２１ｂを備えたトリミング回路１２ｄに具体化して実施してもよい。この場合、仮想切断時は、制御信号Ｃｎｔをデータ信号Ｄ１以下の電位（Ｃｎｔ≦Ｄ１）にすることでトランジスタTr12をオフさせ、切断時は制御信号Ｃｎｔをデータ信号Ｄ１よりトランジスタTr12のベース−エミッタ電圧ＶBEだけ高い電位以上（Ｃｎｔ≧Ｄ１＋ＶBE）にすることでトランジスタTr12をオンさせるようにする。このように抵抗バイパス回路２１ａを構成することで、ＮＡＮＤ回路２３が不要となり、ＮＰＮトランジスタの方がＰＮＰトランジスタよりも少ない面積で形成できるため、面積的に有利になる。この例においても、抵抗バイパス回路をＮＭＯＳトランジスタで構成してもよい。
【００４５】
○上記実施形態では、第１及び第２電源Ｖｃｃ，ＧＮＤの供給により切断される溶断型トリミング素子（切断素子）を用いたが、第１及び第２電源Ｖｃｃ，ＧＮＤの供給により短絡する短絡型トリミング素子（短絡素子）、例えば図７に示すように、ダイオード（ＺＡＰ）Ｚ１等を用いて実施してもよい。この場合、図２のＮＯＲ回路からなる出力切替回路２２に替えてＮＡＮＤ回路からなる出力切替回路２４を用いる。これにより、トリミング回路１２ｅは、非短絡のトリミング素子によりデータ信号Ｄ１を反転した信号Ｏｕｔ１を出力し、短絡させたトリミング素子により常にＨレベルの信号Ｏｕｔ１を出力する。もちろん、このダイオードＺ１等の短絡素子を図３〜図６のトリミング回路１２ｂ〜１２ｄに用いて実施しても良い。
【００４６】
○上記実施形態では、抵抗バイパス回路２１を構成するトランジスタＴＰ１のソースを第１電源Ｖｃｃに接続したが、そのソース電位を変更可能に構成してもよい。例えば、図８に示すトリミング回路１２ｆは、トランジスタＴＰ１のソースを第３電源Ｖｃｃ２に接続している。そして、この第３電源Ｖｃｃ２の電位を切断時に第１電源Ｖｃｃ以上（Ｖｃｃ２≧Ｖｃｃ）に制御することで、ヒューズ素子Ｆ１の切断を容易にする。
【００４７】
○上記実施形態は、正論理のデータ信号Ｄ１〜Ｄ３及び制御信号Ｃｎｔに対応してプルダイン抵抗Ｒ１１〜Ｒ１３，Ｒｃを設けたが、各信号Ｄ１〜Ｄ３，Ｃｎｔを負論理としてプルアップ抵抗を設けて実施してもよい。
【００４８】
（第二実施形態）
次に、本発明を具体化した第二実施形態を図９及び図１０に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００４９】
図９は、本実施形態の調整回路３１の回路図である。
調整回路３１は、内部端子Ｔ１，Ｔ２間に直列接続された複数の被調整素子としての抵抗Ｒ１〜Ｒ３の両端を短絡又は開放させるスイッチ回路としてのトランジスタＴｒ１〜Ｔｒ３、その数に対応するトリミング回路３２，３３，３４、及びインバータ回路３５を含む。
【００５０】
各トリミング回路３２〜３４にはそれぞれトリミング端子ＴＴ１〜ＴＴ３を介してデータ信号Ｄ１〜Ｄ３が供給される。また、全てのトリミング回路３２〜３４には、コントロール端子ＴＣを介して制御信号Ｃｎｔが供給されるとともに、その制御信号Ｃｎｔをインバータ回路３５により論理反転した反転制御信号／Ｃｎｔが供給される。各トリミング回路３２〜３４は、データ信号Ｄ１〜Ｄ３、制御信号Ｃｎｔ及び反転制御信号／Ｃｎｔと、内蔵したトリミング素子の状態に基づくレベルを持つ信号Ｏｕｔ１〜Ｏｕｔ３をトランジスタＴｒ１〜Ｔｒ３のゲートに供給する。
【００５１】
図１０は、本実施形態の第１トリミング回路３２の回路図である。尚、第２及び第３トリミング回路３３，３４の構成は第１トリミング回路３２のそれと実質的に同じであるため、図面及び構成の説明を省略する。
【００５２】
トリミング回路３２は、抵抗Ｒ２１、溶断型のトリミング素子としての第１及び第２ヒューズ素子Ｆ１，Ｆ２、第１及び第２抵抗バイパス回路４１，４２及び出力切替回路４３を含む。第１電源Ｖｃｃと第２電源（本実施形態ではグランド）ＧＮＤの間には、第１ヒューズ素子Ｆ１，抵抗Ｒ２１，第２ヒューズ素子Ｆ２の順番に直列接続されている。
【００５３】
抵抗Ｒ２１の第１電源Ｖｃｃ側端子と第２電源ＧＮＤとの間、即ち第１ヒューズ素子Ｆ１と第２電源ＧＮＤとの間には第１抵抗バイパス回路４１が接続されている。抵抗Ｒ２１の第２電源ＧＮＤ側端子と第１電源Ｖｃｃとの間、即ち第２ヒューズ素子Ｆ２と第１電源Ｖｃｃとの間には第２抵抗バイパス回路４２が接続されている。
【００５４】
第１抵抗バイパス回路４１は第１ヒューズ素子Ｆ１をトリミング（切断）するために設けられ、第２抵抗バイパス回路４２は第２ヒューズ素子Ｆ２をトリミングするために設けられている。
【００５５】
第１抵抗バイパス回路４１はＮＯＲ回路４４とＮチャネルＭＯＳトランジスタＴＮ１を含む。２入力素子であるＮＯＲ回路４４は、入力端子にデータ信号Ｄ１と反転制御信号／Ｃｎｔが入力され、出力端子はＮＭＯＳトランジスタＴＮ１のゲートに接続されている。ＮＭＯＳトランジスタＴＮ１はソースが第２電源ＧＮＤに接続され、ドレインが第１ヒューズ素子Ｆ１と抵抗Ｒ２１との接続点に接続されている。
【００５６】
従って、第１抵抗バイパス回路４１は、Ｌレベルのデータ信号Ｄ１及び反転制御信号／Ｃｎｔに応答してトランジスタＴＮ１をオンする。これにより、第１ヒューズ素子Ｆ１の両端に第１電源Ｖｃｃと第２電源ＧＮＤが印加され、該ヒューズ素子Ｆ１が切断される。一方、第１抵抗バイパス回路４１は、データ信号Ｄ１と反転制御信号／Ｃｎｔのうちの少なくとも一方がＨレベルの場合にトランジスタＴＮ１をオンさせないため、第１ヒューズ素子Ｆ１は切断されない。
【００５７】
第２抵抗バイパス回路４２はＮＡＮＤ回路４５とＰチャネルＭＯＳトランジスタＴＰ１を含む。２入力素子であるＮＡＮＤ回路４５は、入力端子にデータ信号Ｄ１と制御信号Ｃｎｔが入力され、出力端子はＰＭＯＳトランジスタＴＰ１のゲートに接続されている。ＰＭＯＳトランジスタＴＰ１はソースが第１電源Ｖｃｃに接続され、ドレインが抵抗Ｒ２１と第２ヒューズ素子Ｆ２との接続点に接続されている。
【００５８】
従って、第２抵抗バイパス回路４２は、Ｈレベルのデータ信号Ｄ１及び制御信号Ｃｎｔに応答してトランジスタＴＰ１をオンする。これにより、第２ヒューズ素子Ｆ２の両端に第１電源Ｖｃｃと第２電源ＧＮＤが印加され、該ヒューズ素子Ｆ２が切断される。一方、第２抵抗バイパス回路４２は、データ信号Ｄ１と制御信号Ｃｎｔのうちの少なくとも一方がＬレベルの場合にトランジスタＴＰ１をオンさせないため、第２ヒューズ素子Ｆ２は切断されない。
【００５９】
即ち、制御信号ＣｎｔがＨレベル（反転制御信号／ＣｎｔがＬレベル）の通常切断時に、データ信号Ｄ１のレベルに応じた第１又は第２抵抗バイパス回路４１，４２により第１又は第２ヒューズ素子Ｆ１，Ｆ２が必ず切断される。これにより、第１電源Ｖｃｃと第２電源ＧＮＤの間の電流経路（第１ヒューズ素子Ｆ１−抵抗Ｒ２１−第２ヒューズ素子Ｆ２）が遮断され、貫通電流が無くなる。そのため、消費電力を第一実施形態に比べて低減することが可能となる。上記第一実施形態では、ヒューズ素子Ｆ１が切断されない場合に、そのヒューズ素子Ｆ１及び抵抗Ｒ２１を介して貫通電流が流れ、それにより電力が消費される。
【００６０】
出力切替回路４３は本実施形態では２入力ＮＯＲ回路から構成されている。出力切替回路２２は第１入力端子にデータ信号Ｄ１が入力され、第２入力端子は抵抗Ｒ２１と第２ヒューズ素子Ｆ２との間のノードＮ２に接続され、出力端子から出力信号Ｏｕｔ１を出力する。第１及び第２ヒューズ素子Ｆ１，Ｆ２が切断されていない時にノードＮ２の電位が第２電源ＧＮＤレベル（Ｌレベル）であるため、出力切替回路４３はデータ信号Ｄ１の反転レベルを持つ信号Ｏｕｔ１を出力する。一方、第１ヒューズ素子Ｆ１が切断された時にノードＮ２の電位が第２電源ＧＮＤレベル（Ｌレベル）であるが、ヒューズ素子Ｆ１の切断後は図９のトリミング端子ＴＴ１を未接続にて使用されるため、プルダウン抵抗Ｒ１１により第１入力端子がＬレベルとなり、出力切替回路２２はＬレベルの信号Ｏｕｔ１を出力する。また、第２ヒューズ素子Ｆ２が切断された時にノードＮ２の電位が第１電源Ｖｃｃレベル（Ｈレベル）であるため、出力切替回路４３はＬレベルの信号Ｏｕｔ１を出力する。
【００６１】
以上記述したように、本実施の形態によれば、上記実施形態の効果に加えて以下の効果を奏する。
（１）抵抗Ｒ２１の両端を第１及び第２ヒューズ素子Ｆ１，Ｆ２を介してそれぞれ第１及び第２電源Ｖｃｃ，ＧＮＤに接続し、仮想切断結果に基づいて第１又は第２ヒューズ素子Ｆ１，Ｆ２をトリミングするようにした。その結果、トリミング後の貫通電流を無くして消費電力を低減することができる。
【００６２】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態において、切断型のトリミング素子である第１又は第２ヒューズ素子Ｆ１，Ｆ２をＺＡＰ等の短絡型のトリミング素子に置換えて実施しても良い。
【００６３】
例えば、図１１（ａ）は、図１０の第１ヒューズ素子Ｆ１をダイオードＺ１に置換えたトリミング回路５１を示す。このトリミング回路５１は、ダイオードＺ１及びヒューズ素子Ｆ２を同時に破壊（ヒューズ素子Ｆ２は切断、ダイオードＺ１は短絡）するように構成した第１及び第２抵抗バイパス回路５２，４２を備える。第１抵抗バイパス回路５２は、ＮＯＲ回路４４，ＮＭＯＳトランジスタＴＮ１と、データ信号Ｄ１を反転した信号をＮＯＲ回路４４に供給するインバータ回路５３を備え、これにより第２抵抗バイパス回路４２のＰＭＯＳトランジスタＴＰ１と同時にＮＭＯＳトランジスタＴＮ１をオンオフ制御する。
【００６４】
また、図１１（ｂ）は、図１０の第２ヒューズ素子Ｆ２をダイオードＺ１に置換えたトリミング回路５４を示す。このトリミング回路５４は、ヒューズ素子Ｆ１及びダイオードＺ１を同時に破壊するように構成した第１及び第２抵抗バイパス回路４１，５５を備える。更に、トリミング回路５４は、ダイオードＺ１を第２電源ＧＮＤ側に接続したことによりデータ信号Ｄ１を反転した信号Ｏｕｔを出力するように図７と同様にＮＡＮＤ回路からなる出力切替回路５７を備える。第２抵抗バイパス回路５５は、ＮＡＮＤ回路４５，ＰＭＯＳトランジスタＴＰ１と、データ信号Ｄ１を反転した信号をＮＡＮＤ回路４５に供給するインバータ回路５６を備える。
【００６５】
これらのように構成することで、上記実施形態と同様にトリミング後の貫通電流を無くして消費電力を低減するとともに、トリミング前の貫通電流を無くして消費電力を低減することができる。
【００６６】
（第三実施形態）
次に、本発明を具体化した第三実施形態を図１２に従って説明する。
尚、説明の便宜上、第一，第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００６７】
図１２は、本実施形態のトリミング回路６１の回路図である。
トリミング回路６１は、抵抗Ｒ２１、溶断型のトリミング素子としての第１及び第２ヒューズ素子Ｆ１１，Ｆ１２、第１及び第２抵抗バイパス回路６２，６３及び出力切替回路６４を含む。第１電源Ｖｃｃと第２電源（本実施形態ではグランド）ＧＮＤの間には、抵抗Ｒ２１，第１ヒューズ素子Ｆ１１，第２ヒューズ素子Ｆ１２の順番に直列接続されている。
【００６８】
即ち、抵抗Ｒ２１と第２電源ＧＮＤとの間には直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２が接続されている。このように接続された素子を持つトリミング回路６１は、第一実施形態のトリミング回路１２に比べて冗長なトリミング素子（本実施形態では第１ヒューズ素子Ｆ１１が相当する）を持つ。この冗長なトリミング素子は、切断状態の信頼性を高めるために設けられている。
【００６９】
溶断型のトリミング素子であるヒューズ素子は、トリミングして切断した後、再接続してしまうことがある。すると、調整回路により調整した抵抗値等が所望の値からずれてしまう。従って、冗長なトリミング素子を備え、これを［仮想切断］に基づいてトリミングする。複数のヒューズ素子の全てが再接続する確率は低いため、１つのヒューズ素子を備えたトリミング回路に比べて切断状態の信頼性が高くなる。
【００７０】
このような冗長性を実現するために、第１抵抗バイパス回路６２は第２ヒューズ素子Ｆ１２のみを切断するように接続され、第２抵抗バイパス回路６３は第１抵抗バイパス回路６２と協働して第１ヒューズ素子Ｆ１１を切断するように接続されている。
【００７１】
詳述すると、第１抵抗バイパス回路６２は第１電源Ｖｃｃと第２ヒューズ素子Ｆ１２との間に接続されている。第１抵抗バイパス回路６２はＮＡＮＤ回路６５とＰＭＯＳトランジスタＴＰ１を含む。ＮＡＮＤ回路６５には第１制御信号Ｃｎｔ１とデータ信号Ｄ１が入力され、出力端子はトランジスタＴＰ１のゲートに接続されている。そのトランジスタＴＰ１のソースは第１電源Ｖｃｃに接続され、ドレインは第１及び第２ヒューズ素子Ｆ１１，Ｆ１２の間の接続点（ノードＮ１１）に接続されている。第１抵抗バイパス回路６２は、第１制御信号Ｃｎｔ１及びデータ信号Ｄ１に応答して切断時にトランジスタＴＰ１をオンさせてノードＮ１１を第１電源Ｖｃｃに接続する。これにより、第２ヒューズ素子Ｆ１２の両端に第１及び第２電源Ｖｃｃ，ＧＮＤが印加され、該第２ヒューズ素子Ｆ１２が切断される。
【００７２】
第２抵抗バイパス回路６３は抵抗Ｒ２１と第１ヒューズ素子Ｆ１１との間のノードＮ１２と第２電源ＧＮＤとの間に接続されている。第２抵抗バイパス回路６３は、ＮＡＮＤ回路６６とＮＭＯＳトランジスタＴＮ１を含む。ＮＡＮＤ回路６６には第２制御信号Ｃｎｔ２とデータ信号Ｄ１が入力され、出力端子はトランジスタＴＮ１のゲートに接続されている。そのトランジスタＴＮ１のソースはノードＮ１２に接続され、ドレインは第２電源ＧＮＤに接続されている。第２抵抗バイパス回路６３は、第２制御信号Ｃｎｔ２及びデータ信号Ｄ１に応答して切断時にトランジスタＴＮ１をオンさせ、ノードＮ１２を第２電源ＧＮＤに接続する。この時、第１抵抗バイパス回路６２によりノードＮ１１を第１電源Ｖｃｃに接続する。これにより、第１ヒューズ素子Ｆ１１の両端に第１及び第２電源Ｖｃｃ，ＧＮＤが印加され、該第１ヒューズ素子Ｆ１１が切断される。
【００７３】
出力切替回路６４は第一実施形態における出力切替回路２２（図２参照）と同様に２入力ＮＯＲ回路から構成されている。出力切替回路２２は第１入力端子にデータ信号Ｄ１が入力され、第２入力端子はノードＮ１２に接続され、出力端子から出力信号Ｏｕｔ１を出力する。
【００７４】
以上記述したように、本実施の形態によれば、上記第一実施形態の効果に加えて以下の効果を奏する。
（１）抵抗Ｒ２１と第２電源ＧＮＤとの間に直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、第２ヒューズ素子Ｆ１２を切断した後、その第２ヒューズ素子Ｆ１２が再接続した場合には第１ヒューズ素子Ｆ１１を切断するようにした。このように、第２ヒューズ素子Ｆ１２と冗長第１ヒューズ素子Ｆ１１とを設けることで、切断状態の信頼性を高めることができる。
【００７５】
（第四実施形態）
次に、本発明を具体化した第四実施形態を図１３に従って説明する。
尚、説明の便宜上、第一〜第三実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００７６】
図１３は、本実施形態のトリミング回路７１の回路図である。
このトリミング回路７１は、第三実施形態と同様に、抵抗Ｒ２１、溶断型のトリミング素子としての第１及び第２ヒューズ素子Ｆ１１，Ｆ１２、第１及び第２抵抗バイパス回路６２，７２及び出力切替回路６４を含む。第１電源Ｖｃｃと第２電源（本実施形態ではグランド）ＧＮＤの間には、抵抗Ｒ２１，第１ヒューズ素子Ｆ１１，第２ヒューズ素子Ｆ１２の順番に直列接続されている。
【００７７】
即ち、抵抗Ｒ２１と第２電源ＧＮＤとの間には直列接続された第１及び第２ヒューズ素子Ｆ１１，Ｆ１２が接続されている。このように接続された素子を持つトリミング回路６１は、第一実施形態のトリミング回路１２に比べて冗長なトリミング素子（本実施形態では第１ヒューズ素子Ｆ１１が相当する）を持つ。この冗長なトリミング素子は、切断状態の信頼性を高めるために設けられている。
【００７８】
このような冗長性を実現するために、第１抵抗バイパス回路６２は第２ヒューズ素子Ｆ１２のみを切断するように接続され、第２抵抗バイパス回路７２は第１抵抗バイパス回路６２と協働して第１ヒューズ素子Ｆ１１を切断するように接続されている。
【００７９】
第２抵抗バイパス回路７２は抵抗Ｒ２１と第１ヒューズ素子Ｆ１１との間のノードＮ１２と第２電源ＧＮＤとの間に接続されている。第２抵抗バイパス回路７２は、ＡＮＤ回路７３とＮＭＯＳトランジスタＴＮ１を含む。３入力素子であるＡＮＤ回路７３には制御信号Ｃｎｔとデータ信号Ｄ１が入力されるとともにノードＮ１１に接続され、出力端子はトランジスタＴＮ１のゲートに接続されている。
【００８０】
この様に構成されたトリミング回路７１は、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２が未切断の時、ノードＮ１１は第２ヒューズ素子Ｆ１２によりＬレベルとなり、それに応答して第２抵抗バイパス回路７２はデータ信号Ｄ１及び制御信号Ｃｎｔのレベルに係わらずＮＭＯＳトランジスタＴＮ１をオフさせる。
【００８１】
次に、［仮想切断］結果に基づいて、第１抵抗バイパス回路６２を動作させて第２ヒューズ素子Ｆ１２を切断する。すると、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１はＨレベルとなり、これにより第２抵抗バイパス回路７２はデータ信号Ｄ１及び制御信号Ｃｎｔに応答してＮＭＯＳトランジスタＴＮ１をオンさせ、第１ヒューズ素子Ｆ１１を切断する。
【００８２】
即ち、このトリミング回路７１は、制御信号Ｃｎｔ及びデータ信号Ｄ１に基づいて第２ヒューズ素子Ｆ１２を切断することで、自動的に第１ヒューズ素子Ｆ１１を切断する。この様に、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を切断することで再接続してもノードＮ１２が第２電源ＧＮＤに接続される確率を低くし、抵抗Ｒ２１と第２電源ＧＮＤとの間に１つのヒューズ素子を接続した場合に比べて切断状態の信頼性を高めている。
【００８３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）抵抗Ｒ２１と第２電源ＧＮＤとの間に直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、両ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１を第２抵抗バイパス回路７２に接続することで、第２ヒューズ素子Ｆ１２を切断すると、第２抵抗バイパス回路７２によって自動的に第１ヒューズ素子Ｆ１１が切断される。このように、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を切断することで切断状態の信頼性を高めることができる。
【００８４】
（第五実施形態）
次に、本発明を具体化した第五実施形態を図１４に従って説明する。
尚、説明の便宜上、第一〜第四実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００８５】
図１４は、本実施形態のトリミング回路８１の回路図である。
トリミング回路８１は、冗長性を持たせ、かつ消費電力を低減したものである。即ち、第三実施形態の構成のように、抵抗Ｒ２１と第２電源ＧＮＤの間に直列接続した第１及び第２ヒューズ素子Ｆ１１，Ｆ１２と、抵抗Ｒ２１と第１電源Ｖｃｃとの間に直列接続した第３及び第４ヒューズ素子Ｆ１３，Ｆ１４とを含み、それらを切断するために第１〜第４抵抗バイパス回路８２〜８５及びインバータ回路８６と、出力切替回路２２とを備えている。
【００８６】
第１抵抗バイパス回路８２は、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１と第１電源Ｖｃｃの間に接続されたＰＭＯＳトランジスタＴＰ１ａ、それのゲートに出力端子が接続されたＮＡＮＤ回路８７ａを含む。ＮＡＮＤ回路８７ａにはデータ信号Ｄ１及び第１制御信号Ｃｎｔ１が入力されている。
【００８７】
第１抵抗バイパス回路８２は、データ信号Ｄ１及び第１制御信号Ｃｎｔ１に基づいてトランジスタＴＰ１ａをオンオフ制御する。トランジスタＴＰ１ａがオンすることでノードＮ１１に第１電源Ｖｃｃが供給され、第２ヒューズ素子Ｆ１２が切断される。
【００８８】
第２抵抗バイパス回路８３は、抵抗Ｒ２１と第１ヒューズ素子Ｆ１１の間のノードＮ１１と第２電源ＧＮＤとの間に接続されたＮＭＯＳトランジスタＴＮ１ａ、それのゲートに出力端子が接続されたＮＯＲ回路８８ａ、そのＮＯＲ回路８８ａに第２制御信号Ｃｎｔ２を反転した信号を供給するインバータ回路８９ａを含む。ＮＯＲ回路８８ａにはデータ信号Ｄ１を反転した信号が入力されている。
【００８９】
第２抵抗バイパス回路８３は、データ信号Ｄ１及び第２制御信号Ｃｎｔ２に基づいてトランジスタＴＮ１ａをオンオフ制御する。トランジスタＴＮ１ａがオンすることでノードＮ１２に第２電源ＧＮＤが供給されるとともに第１抵抗バイパス回路８２によりノードＮ１１に第１電源Ｖｃｃが供給され、第１ヒューズ素子Ｆ１１が切断される。
【００９０】
第３抵抗バイパス回路８４は、第３及び第４ヒューズ素子Ｆ１３，Ｆ１４間のノードＮ１３と第２電源ＧＮＤの間に接続されたＮＭＯＳトランジスタＴＮ１ｂ、それのゲートに出力端子が接続されたＮＯＲ回路８８ｂ、そのＮＯＲ回路８８ｂに第１制御信号Ｃｎｔ１を反転した信号を供給するインバータ回路８９ｂを含む。ＮＯＲ回路８８ｂにはインバータ回路８６によりデータ信号Ｄ１を反転した信号が入力されている。
【００９１】
第３抵抗バイパス回路８４は、データ信号Ｄ１の反転信号及び第１制御信号Ｃｎｔ１に基づいてトランジスタＴＮ１ｂをオンオフ制御する。トランジスタＴＮ１ｂがオンすることでノードＮ１３に第２電源ＧＮＤが供給され、第４ヒューズ素子Ｆ１４が切断される。
【００９２】
第４抵抗バイパス回路８５は、抵抗Ｒ２１と第３ヒューズ素子Ｆ１３の間のノードＮ１４と第１電源Ｖｃｃとの間に接続されたＮＭＯＳトランジスタＴＮ１ｂ、それのゲートに出力端子が接続されたＮＡＮＤ回路８７ｂを含む。ＮＡＮＤ回路８７ｂには第２制御信号Ｃｎｔ２とインバータ回路８６によりデータ信号Ｄ１を反転した信号が入力されている。
【００９３】
第４抵抗バイパス回路８５は、データ信号Ｄ１の反転信号及び第２制御信号Ｃｎｔ２に基づいてトランジスタＴＰ１ｂをオンオフ制御する。トランジスタＴＰ１ｂがオンすることでノードＮ１４に第１電源Ｖｃｃが供給されるとともに第３抵抗バイパス回路８４によりノードＮ１３に第２電源ＧＮＤが供給され、第３ヒューズ素子Ｆ１３が切断される。
【００９４】
このように構成されたトリミング回路８１では、Ｈレベルの第１制御信号Ｃｎｔ１及びＬレベルの第２制御信号Ｃｎｔ２を供給し、先ず第２又は第４ヒューズ素子Ｆ１２，Ｆ１４を仮想切断結果に基づくデータ信号Ｄ１のレベルにより切断する。その後、切断した第２又は第４ヒューズ素子Ｆ１２，Ｆ１４が再接続した場合、Ｈレベルの第１及び第２制御信号Ｃｎｔ１，Ｃｎｔ２を供給し、先に切断した第２又は第４ヒューズ素子Ｆ１２，Ｆ１４と抵抗Ｒ２１との間に接続した第１又は第３ヒューズ素子Ｆ１１，Ｆ１３を切断する。これにより、切断状態の信頼性を高める。
【００９５】
更に、抵抗Ｒ２１と第１電源Ｖｃｃ、又は抵抗Ｒ２１と第２電源ＧＮＤ間の第４ヒューズ素子Ｆ１４又は第２ヒューズ素子Ｆ１２（再接続後は第３ヒューズ素子Ｆ１３又は第１ヒューズ素子Ｆ１１）を切断することで、第１電源Ｖｃｃから第２電源ＧＮＤに流れる貫通電流を防止し、消費電力を低減する。
【００９６】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）抵抗Ｒ２１と第２電源ＧＮＤの間に直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、抵抗Ｒ２１と第１電源Ｖｃｃの間に直列に第３及び第４ヒューズ素子Ｆ１３，Ｆ１４を接続する。そして、これらヒューズ素子Ｆ１１〜Ｆ１４を適宜切断することで、切断状態の信頼性を高めるとともに、消費電力を低減することができる。
【００９７】
（第六実施形態）
次に、本発明を具体化した第六実施形態を図１５に従って説明する。
尚、説明の便宜上、第一〜第五実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００９８】
図１５は、本実施形態の調整回路８１ａの回路図である。
トリミング回路８１ａは、貫通電流を防止するものである。即ち、図９の第四実施形態の構成のように、抵抗Ｒ２１と第２電源ＧＮＤの間に直列接続した第１及び第２ヒューズ素子Ｆ１１，Ｆ１２と、抵抗Ｒ２１と第１電源Ｖｃｃとの間に直列接続した第３及び第４ヒューズ素子Ｆ１３，Ｆ１４とを含み、それらを切断するために第１〜第４抵抗バイパス回路８２ａ〜８５ａ及びインバータ回路８６，８９ｃと、出力切替回路２５とを備えている。
【００９９】
第１抵抗バイパス回路８２ａは、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２間のノードＮ１１と第１電源Ｖｃｃの間に接続されたＰＭＯＳトランジスタＴＰ１ａと、それのゲートに出力端子が接続されたＮＡＮＤ回路８７ａを含む。ＮＡＮＤ回路８７ａにはデータ信号Ｄ１及び制御信号Ｃｎｔが入力されている。
【０１００】
第１抵抗バイパス回路８２は、データ信号Ｄ１及び制御信号Ｃｎｔに基づいてトランジスタＴＰ１ａをオンオフ制御する。トランジスタＴＰ１ａがオンすることでノードＮ１１に第１電源Ｖｃｃが供給され、第２ヒューズ素子Ｆ１２が切断される。
【０１０１】
第２抵抗バイパス回路８３ａは、抵抗Ｒ２１と第１ヒューズ素子Ｆ１１の間のノードＮ１１と第２電源ＧＮＤとの間に接続されたＰＭＯＳトランジスタＴＰ１ｂと、それのゲートに出力端子が接続されたＮＡＮＤ回路８８ｃを含む。ＮＡＮＤ回路８８ｃにはデータ信号Ｄ１と制御信号Ｃｎｔが入力されるとともにノードＮ１に接続されている。
【０１０２】
第２抵抗バイパス回路８３ａは、データ信号Ｄ１及び制御信号Ｃｎｔと、ノードＮ１１の電位、即ち第２抵抗バイパス回路８２ａと協働してトランジスタＴＰ１ｂをオンオフ制御する。従って、第四実施形態と同様に、第２ヒューズ素子Ｆ１２を切断することで、自動的に第１ヒューズ素子Ｆ１１を切断する。
【０１０３】
第３抵抗バイパス回路８４ａは、第３及び第４ヒューズ素子Ｆ１３，Ｆ１４間のノードＮ１３と第２電源ＧＮＤの間に接続されたＰＭＯＳトランジスタＴＰ１ｃと、それのゲートに出力端子が接続されたＮＡＮＤ回路８８ｄを含む。ＮＡＮＤ回路８８ｄには制御信号Ｃｎｔとインバータ回路８６によりデータ信号Ｄ１を反転した信号が入力されている。
【０１０４】
第３抵抗バイパス回路８４ａは、データ信号Ｄ１の反転信号及び制御信号Ｃｎｔに基づいてトランジスタＴＰ１ｃをオンオフ制御する。トランジスタＴＰ１ｃがオンすることでノードＮ１３に第２電源ＧＮＤが供給され、第４ヒューズ素子Ｆ１４が切断される。
【０１０５】
第４抵抗バイパス回路８５ａは、抵抗Ｒ２１と第３ヒューズ素子Ｆ１３の間のノードＮ１４と第１電源Ｖｃｃとの間に接続されたＰＭＯＳトランジスタＴＰ１ｄと、それのゲートに出力端子が接続されたＮＡＮＤ回路８７ｃを含む。ＮＡＮＤ回路８７ｃには制御信号Ｃｎｔとインバータ回路８６によりデータ信号Ｄ１を反転した信号が入力されるとともにインバータ回路８９ｃによりノードＮ１３の電位を反転した信号が入力されている。
【０１０６】
第４抵抗バイパス回路８５ａは、データ信号Ｄ１の反転信号及び制御信号ＣｎｔとノードＮ１３の電位、即ち第３抵抗バイパス回路８４ａと協働してトランジスタＴＰ１ｄをオンオフ制御する。従って、第１及び第２抵抗バイパス回路８２，８３ａと同様に、第４ヒューズ素子Ｆ１４を切断することで、自動的に第３ヒューズ素子Ｆ１３を切断する。
【０１０７】
出力切替回路２５はＮＡＮＤ回路からなり、インバータ回路８６の出力信号とノードＮ１４の電位が入力されている。即ち、本実施形態の出力切替回路２５は、データ信号Ｄ１の反転信号が入力され、それに対応して入力端子が抵抗Ｒ２１の第１電源Ｖｃｃ側端子に接続されている。そして、出力切替回路２５は、出力端子から出力信号Ｏｕｔ１を出力する。
【０１０８】
従って、上記各実施形態においても、本実施形態と同様に、データ信号Ｄ１の論理に応じて出力切替回路を抵抗Ｒ２１の第１電源Ｖｃｃ側端子及び第２電源ＧＮＤ側端子のいずれかに接続されればよいことはあきらかである。
【０１０９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）抵抗Ｒ２１と第２電源ＧＮＤの間に直列に第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を接続し、抵抗Ｒ２１と第１電源Ｖｃｃの間に直列に第３及び第４ヒューズ素子Ｆ１３，Ｆ１４を接続する。そして、第１及び第２ヒューズ素子Ｆ１１，Ｆ１２を切断することで、抵抗Ｒ２１が第２電源ＧＮＤに再接続される確率を低くする。また、第３及び第４ヒューズ素子Ｆ１３，Ｆ１４を切断することで、抵抗Ｒ２１が第１電源Ｖｃｃに再接続される確率を低くする。これらにより、切断状態の信頼性を高めることができる。
【０１１０】
（２）データ信号Ｄ１をインバータ回路８６により反転して第３及び第４抵抗バイパス回路８４ａ，８５ａに供給することで、第１電源Ｖｃｃ又は第２電源ＧＮＤと抵抗Ｒ２１の間の素子（第１及び第２ヒューズ素子Ｆ１１，Ｆ１２、又は第３及び第４ヒューズ素子Ｆ１３，Ｆ１４）を切断する。これにより、第１電源Ｖｃｃから第２電源ＧＮＤに流れる貫通電流を防止し、消費電力を低減することができる。
【０１１１】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態は、各抵抗バイパス回路８２，８３ａ，８４ａ，８５ａをＮＡＮＤ回路及びＰＭＯＳトランジスタにより構成したが、ＡＮＤ回路及びＮＭＯＳトランジスタのように、構成を適宜変更して実施しても良い。
【０１１２】
（第七実施形態）
次に、本発明を具体化した第七実施形態を図１６及び図１７に従って説明する。尚、説明の便宜上、第一〜第六実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１１３】
図１６は、本実施形態の調整回路９１の回路図である。
この調整回路９１は、第一実施形態の調整回路１１の構成に加えて、シリアル−パラレル変換回路９２及びコンパレータ９３ａ〜９３ｄを含む。尚、コンパレータ９３ａ〜９３ｄを適宜レベルシフト回路に代えて実施しても良い。
【０１１４】
シリアル−パラレル変換回路９２は、本実施形態では被調整素子である抵抗Ｒ１〜Ｒ３に対応する３つのフリップフロップ回路９４〜９６から構成されている。各フリップフロップ回路９４〜９６には第１電源Ｖｃｃと第２電源ＧＮＤの間の所定の中間電位（本実施形態では１／２Ｖｃｃ）が動作電源Ｖ１として供給されている。初段のフリップフロップ回路９４のデータ入力端子は第１外部端子ＴＯ１に接続され、その端子ＴＯ１を介して各トリミング回路１２〜１４にデータ信号Ｄ１〜Ｄ３を供給するためのデータ信号Ｄａｔａが入力される。各フリップフロップ回路９４〜９６のクロック端子は第２外部端子ＴＯ２に接続され、その端子ＴＯ２を介してシフト動作の為のクロック信号ＣＬＫが入力される。各フリップフロップ回路９４〜９６は、クロック信号ＣＬＫの立ち下がりエッジに基づいてデータ信号Ｄａｔａをラッチしたデータ信号Ｄ１〜Ｄ３をコンパレータ９３ｂ〜９３ｄを介して各トリミング回路１２〜１４に出力する。
【０１１５】
また、第２外部端子ＴＯ２は、各トリミング回路１２〜１４に制御信号を供給するために用いられる。即ち、第２外部端子ＴＯ２には、第２電源ＧＮＤから中間電位（動作電源Ｖ１）まで振幅するクロック信号ＣＬＫと、第１電源Ｖｃｃまで振幅する制御信号Ｃｎｔを合成した信号が供給される。そして、この信号から制御信号Ｃｎｔを分離するためにコンパレータ９３ａが設けられている。このコンパレータ９３ａ及び前記コンパレータ９３ｂ〜９３ｄは入力信号電位が中間電位以下であればＬレベルの制御信号Ｃｎｔを出力し、中間電位以上であればＨレベルの制御信号Ｃｎｔを出力するようにそのしきい値電圧ＶTHが設定されている。各トリミング回路１２〜１４は、Ｈレベルの制御信号Ｃｎｔと各データ信号Ｄ１〜Ｄ３のレベルに基づいてトリミングを行う。
【０１１６】
第１及び第２外部端子ＴＯ１，ＴＯ２はチップ上に形成された電極（パッド）である。このように、本実施形態の調整回路９１では、被調整素子の数に係わらず２個のパッドしか必要としない。
【０１１７】
次に、上記のように構成された調整回路９１の作用を図１７に従って説明する。
先ず、仮想切断を行うためのパターンを持つデータ信号Ｄａｔａをクロック信号ＣＬＫに同期させて入力する。各フリップフロップ回路９４〜９６は、クロック信号ＣＬＫの立ち下がりエッジに応答してデータ信号Ｄａｔａをラッチして生成したデータ信号Ｄ１〜Ｄ３をコンパレータ９３ｂ〜９３ｄを介して各トリミング回路１２〜１４に供給する。これにより、トリミング条件を決定する。
【０１１８】
次に、決定したトリミング条件に基づいて、トリミングを行う目的のデータ信号Ｄ１〜Ｄ３がアクティブになるように各フリップフロップ回路９４〜９６を設定する。例えば、図１７では、データ信号Ｄ２がアクティブとなるように設定する。その後、第２外部端子ＴＯ２にＨレベルの信号を印加すると、これに基づいてコンパレータ９３ａからＨレベルの制御信号Ｃｎｔが各トリミング回路１２〜１４に供給され、これによりトリミングが実施される。
【０１１９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）複数の被調整素子としての抵抗Ｒ１〜Ｒ３（第１〜第３トリミング回路１２〜１４に対して２つの外部端子ＴＯ１，ＴＯ２を設けるだけでよいので、更に調整回路９１を備えた半導体装置の面積増大を抑えることができる。
【０１２０】
尚、上記第七実施形態を以下のように変更してもよい。
○上記実施形態では、コンパレータ９３ａ〜９３ｄのしきい値電圧ＶTHを第１電源Ｖｃｃと動作電源Ｖ１の間に設定したが、このしきい値電圧ＶTHを各トリミング回路に設定してもよい。即ち、図１８に示すように、調整回路９１ａは、３つのトリミング回路９７ａ〜９７ｃを備える。各トリミング回路９７ａ〜９７ｃは制御信号Ｃｎｔを入力する端子のスレッショルド電圧ＶTH1 が第１電源Ｖｃｃと動作電源Ｖ１（＝１／２Ｖｃｃ）の間に設定され、データ信号Ｄ１〜Ｄ３を入力する端子のスレッショルド電圧ＶTH2 が動作電源Ｖ１と第２電源ＧＮＤ（＝０Ｖ）の間に設定されている。これにより、各トリミング回路９７ａ〜９７ｃは、データ信号Ｄ１〜Ｄ３及びクロック信号ＣＬＫと、制御信号Ｃｎｔとを区別する。従って、この調整回路９１ａにおいても、図１９に示すように、同様にトリミングを実施することができる。そして、このように調整回路９１ａを構成することで、図１６のコンパレータ９３を削除することができ、上記実施形態に比べて面積に有利である。
【０１２１】
○上記実施形態において、第三実施形態のトリミング回路６１（図１２）を用いた場合、第２制御信号Ｃｎｔ２を生成するために第１外部端子ＴＯ１にコンパレータを接続し、データ信号ＤａｔａをＨＨレベル（各フリップフロップ回路９４〜９６に供給する信号よりも高いレベル、例えばＶｃｃレベル）にすることで生成することができる。
【０１２２】
尚、前記各実施形態は、以下の態様に変更してもよい。
○上記各実施形態では、内部端子Ｔ１，Ｔ２間の抵抗値を調整する調整回路１１等に具体化したが、内部端子Ｔ１，Ｔ２間に接続された抵抗に限定されず、基準電圧を生成するために複数の抵抗から構成された抵抗部に対して、それらのうちの一部の抵抗の両端を適宜短絡する調整回路を用いて実施しても良い。
【０１２３】
○上記各実施形態では、内部端子Ｔ１，Ｔ２間の抵抗値を調整する、即ち被調整素子として抵抗Ｒ１，Ｒ２，Ｒ３を用いたが、内部端子Ｔ１，Ｔ２間の容量値を調整する、即ち被調整素子としてコンデンサを用いて実施しても良い。
【０１２４】
○上記各実施形態において、被調整素子の数（トリミング回路の数）を適宜変更してもよい。上記第七実施形態では、被調整素子の数を増やすほど従来技術に対して半導体装置の面積増加を抑えることができる。
【０１２５】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 第１及び第２電源のうちの少なくとも一方と抵抗との間に接続されたトリミング素子と、制御信号及びデータ信号が入力され、仮想切断時には前記制御信号に基づいて前記トリミング素子を非切断状態に保持し、通常切断時には前記制御信号及び前記データ信号に基づいて前記トリミング素子の両端に前記第１及び第２電源を供給して該トリミング素子を切断する抵抗バイパス回路と、通常使用時には前記トリミング素子の切断又は非切断に応じた出力信号を出力し、前記仮想切断時には前記データ信号に基づく出力信号を出力する出力切替回路と、を備えたことを特徴とするトリミング回路。
【０１２６】
（付記２） 第１及び第２電源のうちの少なくとも一方と抵抗との間に接続されたトリミング素子と、制御信号及びデータ信号が入力され、仮想短絡時には前記制御信号に基づいて前記トリミング素子を非短絡状態に保持し、通常短絡時には前記制御信号及び前記データ信号に基づいて前記トリミング素子の両端に前記第１及び第２電源を供給して該トリミング素子を短絡する抵抗バイパス回路と、通常使用時には前記トリミング素子の短絡又は非短絡に応じた出力信号を出力し、前記仮想短絡時には前記データ信号に基づく出力信号を出力する出力切替回路と、を備えたことを特徴とするトリミング回路。
【０１２７】
（付記３） 前記抵抗と前記第１及び第２電源の間にそれぞれ第１及び第２トリミング素子を接続し、前記抵抗バイパス回路は前記データ信号に基づいて前記第１又は第２トリミング素子を切断することを特徴とする付記１に記載のトリミング回路。
【０１２８】
（付記４） 前記抵抗と前記第１及び第２電源の間にそれぞれ第１及び第２トリミング素子を接続し、前記抵抗バイパス回路は前記データ信号に基づいて前記第１又は第２トリミング素子を短絡することを特徴とする付記２に記載のトリミング回路。
【０１２９】
（付記５） 抵抗と第１電源の間に溶断型の第１トリミング素子を接続し、前記抵抗と第２電源の間に短絡型の第２トリミング素子を接続し、前記抵抗バイパス回路は前記制御信号及び前記データ信号に基づいて前記第１トリミング素子を切断するとともに前記第２トリミング素子を短絡させることを特徴とする付記１に記載のトリミング回路。
【０１３０】
（付記６） 前記抵抗と前記第１又は第２電源の間に第１及び第２トリミング素子が接続され、 第１制御信号及び前記データ信号が入力され、前記第１又は第２電源に接続された第１トリミング素子を切断する第１抵抗バイパス回路と、第２制御信号及び前記データ信号が入力され、前記第１抵抗バイパス回路と協働して前記抵抗と前記第１トリミング素子との間に接続された第２トリミング素子を切断する第２抵抗バイパス回路と、を備えたことを特徴とする付記１に記載のトリミング回路。
【０１３１】
（付記７） 前記抵抗と前記第１又は第２電源の間に第１及び第２トリミング素子を接続し、前記制御信号及び前記データ信号に基づいて前記第１又は第２電源に接続された第１トリミング素子を切断する第１抵抗バイパス回路と、前記制御信号及び前記データ信号が入力され、前記第１及び第２トリミング素子の間のノードに接続されて前記第１トリミング素子が非切断状態のときには前記制御信号による切断制御を不能にし、前記第１トリミング素子の切断後に前記第１抵抗バイパス回路と協働して前記抵抗と前記第１トリミング素子との間に接続された第２トリミング素子を切断する第２抵抗バイパス回路と、を備えたことを特徴とする付記１に記載のトリミング回路。
【０１３２】
（付記８） 前記抵抗と前記第１電源の間に第１及び第２トリミング素子を接続し、前記抵抗と前記第２電源の間に第３及び第４トリミング素子を接続し、前記第１電源に接続された第１トリミング素子を切断する接続された第１抵抗バイパス回路と、前記第１抵抗バイパス回路と協働して前記抵抗と前記第１トリミング素子との間に接続された第２トリミング素子を切断する第２抵抗バイパス回路と、前記第２電源に接続された第３トリミング素子を切断する第３抵抗バイパス回路と、前記第３抵抗バイパス回路と協働して前記抵抗と前記第３トリミング素子との間に接続された第４トリミング素子を切断する第４抵抗バイパス回路と、を備えたことを特徴とする付記１に記載のトリミング回路。
【０１３３】
（付記９） 複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、前記複数のスイッチ回路のそれぞれに対応して設けられた付記１又は２に記載の複数のトリミング回路と、を備え、前記複数のトリミング回路は、それぞれに対応する複数のデータ信号と共通の前記制御信号に応答して動作することを特徴とする調整回路。
【０１３４】
（付記１０） 外部端子から供給されるシリアル信号を前記複数のデータ信号に変換するシリアル−パラレル変換回路を備えたことを特徴とする付記９に記載の調整回路。
【０１３５】
（付記１１） 前記シリアル−パラレル変換回路は外部から供給されるクロック信号に基づいて変換動作し、該クロック信号には前記制御信号が重畳され、該重畳された前記制御信号を検知して前記複数のトリミング回路に該制御信号を供給する検知回路を備えたことを特徴とする付記１０に記載の調整回路。
【０１３６】
（付記１２） 前記シリアル−パラレル変換回路は外部から供給されるクロック信号に基づいて変換動作するように直列接続された複数のフリップフロップを備え、該クロック信号には前記制御信号が重畳され、該重畳された前記制御信号を検知するように前記クロック信号を入力する前記複数のトリミング回路の入力端子のしきい値を前記複数のフリップフロップの入力端子のしきい値と異なる値に設定したことを特徴とする付記１０に記載の調整回路。
【０１３７】
（付記１３） 付記９〜１２のうちの一つに記載の調整回路を備え、該調整回路に前記各信号を供給する外部端子が形成された半導体装置。
【０１３８】
【発明の効果】
以上詳述したように、本発明によれば、トリミング素子の仮想切断又は仮想短絡を可能にするとともに、外部端子の数を減らして面積の増加を抑えることが可能なトリミング回路、調整回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の調整回路の回路図である。
【図２】 第一実施形態のトリミング回路の回路図である。
【図３】 別のトリミング回路の回路図である。
【図４】 別のトリミング回路の回路図である。
【図５】 別のトリミング回路の回路図である。
【図６】 別のトリミング回路の回路図である。
【図７】 別のトリミング回路の回路図である。
【図８】 別のトリミング回路の回路図である。
【図９】 第二実施形態の調整回路の回路図である。
【図１０】 第二実施形態のトリミング回路の回路図である。
【図１１】 別のトリミング回路の回路図である。
【図１２】 第三実施形態のトリミング回路の回路図である。
【図１３】 第四実施形態のトリミング回路の回路図である。
【図１４】 第五実施形態のトリミング回路の回路図である。
【図１５】 第六実施形態のトリミング回路の回路図である。
【図１６】 第七実施形態の調整回路の回路図である。
【図１７】 第七実施形態の動作波形図である。
【図１８】 別の調整回路の回路図である。
【図１９】 図１８の動作波形図である。
【符号の説明】
１１，３１，９１ 調整回路
１２〜１４等 トリミング回路
２１，２３等 抵抗バイパス回路
２２，２４等 出力切替回路
Ｆ１，Ｆ２等 溶断型トリミング素子としてのヒューズ素子
Ｔｒ１〜Ｔｒ３ スイッチ回路としてのトランジスタ
Ｒ１〜Ｒ３ 被調整素子としての抵抗
Ｒ２１ 抵抗
Ｚ１ 短絡型トリミング素子としてのダイオード

Claims (10)

1. 第１電源と抵抗の一端との間に接続された第１トリミング素子と、
   第２電源と前記抵抗の他端との間に接続された第２トリミング素子と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、制御信号の反転信号及びデータ信号が入力され、前記反転信号と前記データ信号とに基づいて、仮想切断時には前記第１トリミング素子を非切断状態に保持し、通常切断時には前記第１トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第１トリミング素子を切断する第１抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、前記制御信号及び前記データ信号が入力され、前記制御信号と前記データ信号とに基づいて、仮想切断時には前記第２トリミング素子を非切断状態に保持し、通常切断時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を切断する第２抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードの電位と前記データ信号に基づく出力信号を出力するＮＯＲ回路とを備えたことを特徴とするトリミング回路。
2. 第１電源と抵抗の一端との間に接続された短絡型の第１トリミング素子と、
   第２電源と前記抵抗の他端との間に接続された溶断型の第２トリミング素子と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、制御信号の反転信号及びデータ信号が入力され、前記反転信号と前記データ信号とに基づいて、仮想時には前記第１トリミング素子を非短絡状態に保持し、通常時には前記第１トリミング素子の両端に前記第１及び第２電源の電圧を供給して該第１トリミング素子を短絡する第１抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、前記制御信号及び前記データ信号が入力され、前記制御信号と前記データ信号とに基づいて、仮想時には前記第２トリミング素子を非切断状態に保持し、通常時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を切断する第２抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードの電位と前記データ信号に基づく出力信号を出力するＮＯＲ回路とを備えたことを特徴とするトリミング回路。
3. 第１電源と抵抗の一端との間に接続された溶断型の第１トリミング素子と、
   第２電源と前記抵抗の他端との間に接続された短絡型の第２トリミング素子と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、制御信号の反転信号及びデータ信号が入力され、前記反転信号と前記データ信号に基づいて、仮想時には前記第１トリミング素子を非切断状態に保持し、通常時には前記第１トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第１トリミング素子を切断する第１抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、前記制御信号及び前記データ信号が入力され、前記制御信号と前記データ信号とに基づいて、仮想時には前記第２トリミング素子を非短絡状態に保持し、通常時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を短絡する第２抵抗バイパス回路と、
   前記抵抗と前記第２トリミング素子との間のノードの電位と前記データ信号に基づく出力信号を出力するＮＡＮＤ回路とを備えたことを特徴とするトリミング回路。
4. 第１電源に一端が接続された抵抗と、
   前記抵抗の他端に一端が接続された第１トリミング素子と、
   前記第１トリミング素子の他端と第２電源との間に接続された第２トリミング素子と、
   前記第１トリミング素子と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、第１制御信号及びデータ信号が入力され、前記第１制御信号と前記データ信号とに基づいて、仮想切断時には前記第２トリミング素子を非切断状態に保持し、通常切断時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を切断する第１抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、第２制御信号及び前記データ信号が入力され、前記第２制御信号と前記データ信号とに基づいて、仮想切断時には前記第１トリミング素子を非切断状態に保持し、通常切断時には前記第１抵抗バイパス回路と協働して前記第１トリミング素子を切断する第２抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間の電位と前記データ信号に基づく出力信号を出力するＮＯＲとを備えたことを特徴とするトリミング回路。
5. 第１電源に一端が接続された抵抗と、
   前記抵抗の他端に一端が接続された第１トリミング素子と、
   前記第１トリミング素子の他端と第２電源との間に接続された第２トリミング素子と、
   前記第１トリミング素子と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、制御信号及びデータ信号が入力され、前記制御信号と前記データ信号とに基づいて、仮想切断時には前記第２トリミング素子を非切断状態に保持し、通常切断時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を切断する第１抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、前記制御信号及び前記データ信号が入力されるとともに前記第１トリミング素子と前記第２トリミング素子との間のノードの電位が入力され、その電位と前記制御信号と前記データ信号とに基づいて、仮想切断時には前記第１トリミング素子を非切断状態に保持し、通常切断時には前記第１抵抗バイパス回路と協働して前記第１トリミング素子を切断する第２抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間の電位と前記データ信号に基づく出力信号を出力するＮＯＲ回路とを備えたことを特徴とするトリミング回路。
6. 抵抗の一端に一端が接続された第１トリミング素子と、
   前記第１トリミング素子の他端と第２電源との間に接続された第２トリミング素子と、
   前記抵抗の他端に一端が接続された第３トリミング素子と、
   前記第３トリミング素子の他端と第１電源との間に接続された第４トリミング素子と、
   前記第１トリミング素子と前記第２トリミング素子との間のノードと前記第１電源との間に接続され、第１制御信号及びデータ信号が入力され、前記第１制御信号と前記データ信号とに基づいて、仮想切断時には前記第２トリミング素子を非切断状態に保持し、通常切断時には前記第２トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第２トリミング素子を切断する第１抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間のノードと前記第２電源との間に接続され、第２制御信号及び前記データ信号が入力され、前記第２制御信号と前記データ信号とに基づいて、仮想切断時には前記第１トリミング素子を非切断状態に保持し、通常切断時には、前記第１抵抗バイパス回路と協働して前記第１トリミング素子を切断する第２抵抗バイパス回路と、
   前記第３トリミング素子と前記第４トリミング素子との間のノードと前記第２電源との間に接続され、前記第１制御信号及び前記データ信号の反転信号が入力され、前記第１制御信号と前記反転信号とに基づいて、仮想切断時には前記第４トリミング素子を非切断状態に保持し、通常切断時には前記第４トリミング素子の両端に前記第１及び第２電源の電圧を供給して前記第４トリミング素子を切断する第３抵抗バイパス回路と、
   前記抵抗と前記第３トリミング素子との間のノードと前記第１電源との間に接続され、前記第２制御信号及び前記データ信号の反転信号が入力され、前記第２制御信号と前記反転信号とに基づいて、仮想切断時には前記第３トリミング素子を非切断状態に保持し、通常切断時には前記第３抵抗バイパス回路と協働して前記第３トリミング素子を切断する第４抵抗バイパス回路と、
   前記抵抗と前記第１トリミング素子との間の電位と前記データ信号に基づく出力信号を出力するＮＯＲ回路とを備えたことを特徴とするトリミング回路。
7. ２つの端子間に接続された複数の被調整素子と、
   前記複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、
   前記複数のスイッチ回路のそれぞれに対応して設けられた請求項１〜６の何れか１項に記載の複数のトリミング回路と、
   を備え、
   前記複数のトリミング回路は、それぞれに対応する複数のデータ信号と共通の前記制御信号に応答して動作することを特徴とする調整回路。
8. ２つの端子間に接続された複数の被調整素子と、
   前記複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、
   前記複数のスイッチ回路のそれぞれに対応して設けられた複数の請求項１に記載のトリミング回路と、
   外部端子から供給されるシリアル信号を、制御信号が重畳されたクロック信号に基づいて前記複数のデータ信号に変換するシリアル−パラレル変換回路と、
   重畳された前記制御信号を検知して前記複数のトリミング回路に該制御信号を供給する検知回路とを備え、
   それぞれに対応する複数のデータ信号と共通の前記制御信号に応答して動作することを特徴とする調整回路。
9. ２つの端子間に接続された複数の被調整素子と、
   前記複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、
   前記複数のスイッチ回路のそれぞれに対応して設けられた複数の請求項２又は３に記載のトリミング回路と、
   外部端子から供給されるシリアル信号を、制御信号が重畳されたクロック信号に基づいて前記複数のデータ信号に変換するシリアル−パラレル変換回路と、
   重畳された前記制御信号を検知して前記複数のトリミング回路に該制御信号を供給する検知回路とを備え、
   それぞれに対応する複数のデータ信号と共通の前記制御信号に応答して動作することを特徴とする調整回路。
10. 請求項７〜９の何れか１項に記載の調整回路を備え、該調整回路に前記各信号を供給する外部端子が形成された半導体装置。

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