JP6822027B2 - トリミング装置 - Google Patents

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Description

本技術は、トリミング装置に関する。
ＩＣ（Integrated Circuit）等の回路部品では、一般的に、製造バラツキに起因して、電気特性の規格値に対してずれが生じる。このずれが所望値を超えると、誤差要因となって回路動作に影響を与える場合がある。このため、半導体装置の開発においては、電気特性の規格値からのずれを補正するトリミング（trimming）が行われている。
トリミング回路では、通常、パッドから入力される信号によって、所定のヒューズを切断することで、トリミング対象に対してビット値を設定することが行われる。
従来技術としては、ヒューズを切断する前に、ヒューズを切断したのと同じ状態をＩＣ内部に作り、ヒューズ切断後の結果の確認を可能とした技術が提案されている。
特開平５−６３０９０号公報
従来のトリミング回路では、ヒューズを実際に切断する前に、ヒューズ切断後の状態が確認できないものがあった。ヒューズ切断後に電気特性値が必ずしも規格内に入らないという可能性もあるので、ヒューズ切断前にヒューズ切断後の状態が確認できないと、製造歩留り（製造ラインで生産される製品から、不良製品を引いたものの割合）が低下するという問題が生じる。
一方、上記の特許文献１のトリミング回路では、パッドからの入力データをシフトレジスタおよびセレクタで処理して、ヒューズ切断後の状態をあらかじめ確認可能としている。しかし、特許文献１のトリミング回路の構成の場合、トリミング対象とする回路に設定すべきビット幅が多くなるにつれて、トランジスタの個数も増加してしまい、チップ面積が増加するという問題がある。
本発明はこのような点に鑑みてなされたものであり、歩留まりの向上およびチップ面積の縮小化を図ったトリミング装置を提供することを目的とする。
上記課題を解決するために、トリミング対象回路の電気特性値の調整を行うトリミング装置が提供される。トリミング装置は、カウンタ回路と、トリミングデータ発生回路とを備える。カウンタ回路は、トリミング対象回路のトリミングに要するトリミングデータがｎ（≧３）ビットの場合、ｎビットの設定データを発生する。トリミングデータ発生回路は、電気信号が流れることにより導体部が切断可能なｎ個のトリミング素子と、トリミング素子の高電位側に接続されたｎ個のプルアップ抵抗と、トリミング素子の高電位側に接続されたｎ個のスイッチと、ｎ個のバッファとを含む。トリミングデータ発生回路は、設定データのレベルに応じてスイッチをスイッチングし、プルアップ抵抗とトリミング素子とが接続するノードからバッファを介して、トリミング対象回路に入力するトリミングデータを発生する。また、トリミング素子の切断後の状態をあらかじめ確認する場合、カウンタ回路は、設定データを出力し、スイッチは、設定データによりスイッチングすることで、高電位レベルと低電位レベルのトリミングデータをノードから出力する。
歩留まりの向上およびチップ面積の縮小化を図ることが可能になる。
第１の実施の形態のトリミング装置の構成例を示す図である。 トリミング回路の構成例を示す図である。 トリミング回路の構成例を示す図である。 第２の実施の形態のトリミング装置の構成例を示す図である。 トリミングデータの発生動作を示すタイムチャートである。 トリミング対象回路の一例を示す図である。 ヒューズ切断前の結果の確認およびトランジスタ数の対比結果を示す図である。 効果の比較結果を示す図である。 第３の実施の形態のトリミング装置の構成例を示す図である。 第４の実施の形態のトリミング装置の構成例を示す図である。 トリミングデータの発生動作を示すタイムチャートである。
以下、実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は第１の実施の形態のトリミング装置の構成例を示す図である。トリミング装置１−１は、トリミング対象回路１ａの電気特性値の調整を行う装置であり、カウンタ回路１ｂとトリミングデータ発生回路１ｃを備える。
トリミング対象回路１ａは、トリミングを行ってビット値が設定されるデバイス等に該当し、図１ではビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）の場合を示している。
カウンタ回路１ｂは、トリミング対象回路１ａのトリミングに要するトリミングデータｄ２がｎ（≧３）ビットの場合、ｎビットの設定データｄ１を発生する。この例では、ｎ＝３なので、３ビットの設定データｄ１を発生する。
トリミングデータ発生回路１ｃは、トリミング素子ｆ０〜ｆ２、抵抗Ｒ０〜Ｒ５、スイッチｓｗ０〜ｓｗ２およびバッファＩＣ０〜ＩＣ２を含む。抵抗Ｒ０〜Ｒ２は、プルアップ抵抗である。抵抗Ｒ３〜Ｒ５は、バッファＩＣ０〜ＩＣ２への高電圧印加を抑制して、バッファ素子を保護するための保護抵抗である。
トリミング素子ｆ０〜ｆ２は、定格以上の電流または電圧を持った電気信号が流れることにより導体部が切断可能な素子であって、図１ではヒューズを用いる例を示している（以下、トリミング素子をヒューズと呼ぶ）。なお、ヒューズ以外にもツェナーダイオードを使用して、ツェナーザップ・トリミング（zener−zap・trimming）を行うこともできる。
トリミングデータ発生回路１ｃ内部の各構成要素の接続関係を示すと、プルアップ抵抗Ｒ０〜Ｒ２の一端と、スイッチｓｗ０〜ｓｗ２の端子ｓ１とは、電源ＶＣＣに接続する。
プルアップ抵抗Ｒ０の他端は、パッドｐ１−０、抵抗Ｒ３の一端およびヒューズｆ０の一端に接続する。プルアップ抵抗Ｒ１の他端は、パッドｐ１−１、抵抗Ｒ４の一端およびヒューズｆ１の一端に接続する。プルアップ抵抗Ｒ２の他端は、パッドｐ１−２、抵抗Ｒ５の一端およびヒューズｆ２の一端に接続する。ヒューズｆ０〜ｆ２の他端は、グランド（以下、ＧＮＤ）に接続する。なお、パッドｐ１−０〜ｐ１−２は、ヒューズｆ０〜ｆ２を実際に切断する際の電気信号が印加されるパッドである。
抵抗Ｒ３の他端は、スイッチｓｗ０の端子ｓ２と、バッファＩＣ０の入力端子と接続し、抵抗Ｒ４の他端は、スイッチｓｗ１の端子ｓ２と、バッファＩＣ１の入力端子と接続し、抵抗Ｒ５の他端は、スイッチｓｗ２の端子ｓ２と、バッファＩＣ２の入力端子と接続する。
スイッチｓｗ０〜ｓｗ２の端子ｓ０は、スイッチング制御端子であって、カウンタ回路１ｂの出力部に接続して設定データｄ１が入力される。バッファＩＣ０〜ＩＣ２の出力端子は、トリミング対象回路１ａのトリミング設定端子ｔｒｉｍ０〜ｔｒｉｍ２に接続する。
ここで、トリミングデータ発生回路１ｃは、カウンタ回路１ｂから出力される設定データｄ１のレベルに応じて、スイッチｓｗ０〜ｓｗ２をスイッチングする。
そして、プルアップ抵抗Ｒ０〜Ｒ２、抵抗Ｒ３〜Ｒ５、トリミング素子ｆ０〜ｆ２およびパッドｐ１−０〜ｐ１−２が接続するノードｎ０〜ｎ２から、バッファＩＣ０〜ＩＣ２を介して、トリミング対象回路１ａに入力するトリミングデータｄ２を発生する。トリミングデータｄ２は、ノードｎ０〜ｎ２の電圧がバッファＩＣ０〜ＩＣ２でバッファリングされることで生成されて、トリミング対象回路１ａに送信される。
このような、トリミング装置１−１の構成により、ヒューズを実際に切断する前に、ヒューズ切断後の状態が確認できる。これにより、製造歩留りを向上させることができる。また、トリミング対象回路１ａのビット幅が多くなっても、装置内のトランジスタ数の増加を抑制できるので、チップ面積の縮小化を図ることが可能になる。
（解決すべき課題）
次に本発明の技術の詳細を説明する前に、解決すべき課題について図２、図３を用いて説明する。図２はトリミング回路の構成例を示す図である。ヒューズ切断前にヒューズ切断後の状態が確認できない、従来のトリミング回路の構成を示している。
トリミング回路２０は、トリミング対象回路２０ａ、抵抗Ｒ２０〜Ｒ２２、ヒューズｆ２０〜ｆ２２、バッファＩＣ２０〜ＩＣ２２およびパッドＰ０〜Ｐ２を備える。
構成素子の接続関係を示すと、電源ＶＣＣは、抵抗Ｒ２０〜Ｒ２２の一端に接続する。パッドＰ０は、抵抗Ｒ２０の他端、バッファＩＣ２０の入力端子およびヒューズｆ２０の一端に接続し、ヒューズｆ２０の他端は、ＧＮＤに接続する。バッファＩＣ２０の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ０に接続する。
パッドＰ１は、抵抗Ｒ２１の他端、バッファＩＣ２１の入力端子およびヒューズｆ２１の一端に接続し、ヒューズｆ２１の他端は、ＧＮＤに接続する。バッファＩＣ２１の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ１に接続する。
パッドＰ２は、抵抗Ｒ２２の他端、バッファＩＣ２２の入力端子およびヒューズｆ２２の一端に接続し、ヒューズｆ２２の他端は、ＧＮＤに接続する。バッファＩＣ２２の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ２に接続する。
なお、抵抗Ｒ２０〜Ｒ２２の抵抗値と、ヒューズｆ２０〜ｆ２２の抵抗値との関係は、Ｒ２０＞＞ｆ２０、Ｒ２１＞＞ｆ２１、Ｒ２２＞＞ｆ２２とする。
ここで、トリミング対象回路２０ａの電気特性値が規格から外れ、その補正において、設計上は｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝が必要だとする。
初期状態では、Ｒ２０＞＞ｆ２０、Ｒ２１＞＞ｆ２１、Ｒ２２＞＞ｆ２２であるため、ノードＮ０〜Ｎ２は、ＧＮＤ側に導通し、バッファＩＣ２０〜ＩＣ２２の出力はＬレベルとなる。したがって、トリミング対象回路２０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝である。
そこで、トリミングの実行時には、パッドＰ０に電圧を印加し、この印加電圧によりヒューズｆ２０を切断する。こうすることで、ノードＮ０は、抵抗Ｒ２０によって電源ＶＣＣにプルアップされるため、バッファＩＣ２０の出力端子のみが、Ｈレベルになる。したがって、トリミング対象回路２０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝となり、トリミング対象の電気特性値を補正することができる。
図３はトリミング回路の構成例を示す図である。ヒューズ切断前にヒューズ切断後の状態が確認可能な、上述の特許文献１に示される従来のトリミング回路の構成を示している。
トリミング回路３０は、トリミング対象回路３０ａ、抵抗Ｒ３０〜Ｒ３４、ヒューズｆ３０〜ｆ３２、インバータＩＣ３０〜ＩＣ３２、ＩＣ３８、バッファＩＣ３３、ＩＣ３４、フリップフロップＩＣ３５〜ＩＣ３７、セレクタ素子ＩＣ３９〜ＩＣ４１およびパッドＰ１０〜Ｐ１４を備える。
なお、フリップフロップＩＣ３５〜ＩＣ３７によりシフトレジスタ３０ｂが形成され、インバータＩＣ３８およびセレクタ素子（複合ゲート）ＩＣ３９〜ＩＣ４１によってセレクタ３０ｃが形成されている。また、セレクタ素子ＩＣ３９〜ＩＣ４１はそれぞれ、２つのＡＮＤ素子と１つのＮＯＲ素子から形成されている。
各構成素子の接続関係について示すと、パッドＰ１０は、ヒューズｆ３０の一端、抵抗Ｒ３０の一端およびインバータＩＣ３０の入力端子に接続し、ヒューズｆ３０の他端は、ＧＮＤに接続し、抵抗Ｒ３０の他端は、電源ＶＣＣに接続する。
パッドＰ１１は、ヒューズｆ３１の一端、抵抗Ｒ３１の一端およびインバータＩＣ３１の入力端子に接続し、ヒューズｆ３１の他端は、ＧＮＤに接続し、抵抗Ｒ３１の他端は、電源ＶＣＣに接続する。
パッドＰ１２は、ヒューズｆ３２の一端、抵抗Ｒ３２の一端およびインバータＩＣ３２の入力端子に接続し、ヒューズｆ３２の他端は、ＧＮＤに接続し、抵抗Ｒ３２の他端は、電源ＶＣＣに接続する。
パッドＰ１３は、抵抗Ｒ３３の一端と、バッファＩＣ３３の入力端子と接続し、抵抗Ｒ３３の他端は、ＧＮＤに接続する。
パッドＰ１４は、抵抗Ｒ３４の一端と、バッファＩＣ３４の入力端子と接続し、抵抗Ｒ３４の他端は、ＧＮＤに接続する。
インバータＩＣ３０の出力端子は、セレクタ素子ＩＣ３９の入力端子ａ４に接続し、インバータＩＣ３１の出力端子は、セレクタ素子ＩＣ４０の入力端子ａ４に接続し、インバータＩＣ３２の出力端子は、セレクタ素子ＩＣ４１の入力端子ａ４に接続する。
バッファＩＣ３３の出力端子は、フリップフロップＩＣ３５〜ＩＣ３７のクロック端子Ｃ、インバータＩＣ３８の入力端子、セレクタ素子ＩＣ３９〜ＩＣ４１の入力端子ａ２に接続する。
バッファＩＣ３４の出力端子は、フリップフロップＩＣ３７のデータ入力端子Ｄに接続する。インバータＩＣ３８の出力端子は、セレクタ素子ＩＣ３９〜ＩＣ４１の入力端子ａ３に接続する。
フリップフロップＩＣ３５の反転出力端子Ｑｎは、セレクタ素子ＩＣ３９の入力端子ａ１に接続し、フリップフロップＩＣ３５のデータ入力端子Ｄは、フリップフロップＩＣ３６の反転出力端子Ｑｎと、セレクタ素子ＩＣ４０の入力端子ａ１と接続する。
フリップフロップＩＣ３６のデータ入力端子Ｄは、フリップフロップＩＣ３７の出力端子Ｑに接続する。フリップフロップＩＣ３７の反転出力端子Ｑｎは、セレクタ素子ＩＣ４１の入力端子ａ１に接続する。セレクタ素子ＩＣ３９〜ＩＣ４１の出力端子は、トリミング対象回路３０ａの端子ｔｒｉｍ０〜ｔｒｉｍ２それぞれに接続する。
このような構成のトリミング回路３０は、パッドＰ１３の電圧をＬレベルからＨレベルに変化させることでシフトレジスタ３０ｂにデータを送り込み、かつセレクタ３０ｃでシフトレジスタ３０ｂの出力を選択し、トリミング対象回路３０ａに出力する。これにより、ヒューズを切断することなく、ヒューズ切断後のトリミング対象回路３０ａの状態を確認可能としている。
ここで、図２に示したトリミング回路２０は、ヒューズ切断前にヒューズ切断後の状態が確認できない。このため、ヒューズ切断後に電気特性値が必ずしも規格内に入らないという可能性もあるので、製造歩留りの低下を引き起こすおそれがある。
一方、図３に示したトリミング回路３０では、ヒューズ切断後の状態をあらかじめ確認可能としている。しかし、このような回路構成の場合、トリミング対象回路３０ａのビット幅が多くなるにつれて、セレクタ３０ｃ内のセレクタ素子も増加されて、これに伴いトランジスタ数も増加してしまう。トランジスタ数の増加は、チップ面積を増加させることになる。
本発明はこのような点に鑑みてなされたものであり、歩留まりの向上を図ることができ、さらにトリミング対象として設定すべきビット幅が多くなっても、チップ面積の縮小化を可能にしたトリミング装置を提供するものである。
（第２の実施の形態）
次に図１のトリミング装置１−１を具体化したトリミング装置について詳しく説明する。なお以降では、トリミング対象回路１０ａのビット幅の例を３ビットとして説明する。
図４は第２の実施の形態のトリミング装置の構成例を示す図である。第２の実施の形態のトリミング装置１−２は、ビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）のトリミング対象回路１０ａをトリミングする場合の構成例を示しており、カウンタ回路としてバイナリカウンタ１０ｂと、トリミングデータ発生回路１０ｃとを備えている。
バイナリカウンタ１０ｂは、フリップフロップＦＦ１０〜ＦＦ１２を含む。トリミングデータ発生回路１０ｃは、抵抗Ｒ１０〜Ｒ１５、ヒューズｆ０〜ｆ２、バッファＩＣ１０〜ＩＣ１２およびトランジスタＭ１０〜Ｍ１２を含む。
なお、抵抗Ｒ１０〜Ｒ１２の抵抗値と、ヒューズｆ０〜ｆ２の抵抗値との関係は、Ｒ１０＞＞ｆ０、Ｒ１１＞＞ｆ１、Ｒ１２＞＞ｆ２である。
パッドｐ１−０〜ｐ１−２は、ヒューズ切断用電圧印加パッド（電気信号入力パッド）である。また、パッドｐ２は、バイナリカウンタ１０ｂにクロック信号を入力するためのクロック入力パッドであり、パッドｐ３は、バイナリカウンタ１０ｂにリセット信号を入力するためのリセット入力パッドである。なお、これらのパッドに入力される各信号は、図示しない上位デバイス（プロセッサ等）から所定の値が設定される。
抵抗Ｒ１０〜Ｒ１２は、プルアップ抵抗であり、抵抗Ｒ１３〜Ｒ１５は、バッファＩＣ１０〜ＩＣ１２への過電圧印加を抑制するための保護抵抗である。また、バイナリカウンタ１０ｂのリセット信号の入力部と、クロック信号の入力部とにそれぞれ接続されている抵抗Ｒ１７、Ｒ１８は、プルダウン抵抗である。
フリップフロップＦＦ１０〜ＦＦ１２は、Ｄ型フリップフロップであり、フリップフロップＦＦ１０〜ＦＦ１２でバイナリカウンタ機能を構成している。トランジスタＭ１０〜Ｍ１２は、ＰＭＯＳ（P−Channel MOS（Metal Oxide Semiconductor））トランジスタが使用されている。以降では、トランジスタＭ１０〜Ｍ１２をＰＭＯＳトランジスタＭ１０〜Ｍ１２と呼ぶ。
構成素子の接続関係を示すと、電源ＶＣＣ（例えば、５Ｖ）は、抵抗Ｒ１０〜Ｒ１２の一端、ＰＭＯＳトランジスタＭ１０〜Ｍ１２のソースおよびＰＭＯＳトランジスタＭ１０〜Ｍ１２のバックゲートに接続する。
パッドｐ１−０は、抵抗Ｒ１０の他端、抵抗Ｒ１３の一端およびヒューズｆ０の一端に接続する。パッドｐ１−１は、抵抗Ｒ１１の他端、抵抗Ｒ１４の一端およびヒューズｆ１の一端に接続する。パッドｐ１−２は、抵抗Ｒ１２の他端、抵抗Ｒ１５の一端およびヒューズｆ２の一端に接続する。ヒューズｆ０〜ｆ２の他端は、ＧＮＤに接続する。
抵抗Ｒ１３の他端は、ＰＭＯＳトランジスタＭ１０のドレインと、バッファＩＣ１０の入力端子と接続する。また、抵抗Ｒ１４の他端は、ＰＭＯＳトランジスタＭ１１のドレインと、バッファＩＣ１１の入力端子と接続し、抵抗Ｒ１５の他端は、ＰＭＯＳトランジスタＭ１２のドレインと、バッファＩＣ１２の入力端子と接続する。
パッドｐ２は、抵抗Ｒ１８の一端と、フリップフロップＦＦ１０のクロック端子と接続し、抵抗Ｒ１８の他端は、ＧＮＤに接続する。パッドｐ３は、抵抗Ｒ１７の一端と、フリップフロップＦＦ１０〜ＦＦ１２のリセット端子Ｒｎと接続し、抵抗Ｒ１７の他端は、ＧＮＤに接続する。
フリップフロップＦＦ１０のデータ入力端子Ｄは、ＰＭＯＳトランジスタＭ１０のゲート、フリップフロップＦＦ１０の反転出力端子ＱｎおよびフリップフロップＦＦ１１のクロック端子に接続する。
フリップフロップＦＦ１１のデータ入力端子Ｄは、ＰＭＯＳトランジスタＭ１１のゲート、フリップフロップＦＦ１１の反転出力端子ＱｎおよびフリップフロップＦＦ１２のクロック端子に接続する。
フリップフロップＦＦ１２のデータ入力端子Ｄは、ＰＭＯＳトランジスタＭ１２のゲートと、フリップフロップＦＦ１２の反転出力端子Ｑｎと接続する。
次にトリミング装置１−２の動作について説明する。トリミング装置１−２は、３つの動作フェーズを有しており、トリミング確認フェーズ、ヒューズ切断フェーズおよび実動作フェーズのフェーズに分けられる。
トリミング確認フェーズは、ヒューズを実際に切断する前に、ヒューズ切断後の状態を確認するためのフェーズである。ヒューズ切断フェーズは、所定のヒューズを切断するためのフェーズである。実動作フェーズは、ヒューズ切断フェーズで所定のヒューズが切断されトリミングされた状態で運用動作するフェーズである。以下、各々について説明する。
〔トリミング確認フェーズ〕
トリミング装置１−２は、電源投入後、リセット信号はプルダウンされているため、アクティブ（リセット状態）になっている。よって、バイナリカウンタ１０ｂを構成するフリップフロップＦＦ１０〜ＦＦ１２はリセットされていて、Ｑｎ出力（反転出力端子Ｑｎの出力）は、すべて高電位レベル（以下、Ｈレベル）になっている（設定データは第２レベルになっている）。
この状態でパッドｐ３を介して、リセット信号をＨレベルにしてリセットを解除し、パッドｐ２を介して、フリップフロップＦＦ１０のクロック端子にクロック信号を入力する。すると、クロック信号の立ち上がりが入力されるたびに、バイナリカウンタ１０ｂは、２進数カウントアップを続け、Ｑｎ出力が０００からカウントアップし、クロック信号が７クロック入力した時点で１１１となる。
フリップフロップＦＦ１０〜ＦＦ１２のいずれかのＱｎ出力が低電位レベル（以下、Ｌレベル）になると（設定データが第１レベルになると）、そのフリップフロップに接続されたＰＭＯＳトランジスタがオンして、ヒューズを切断した場合と同じ状態を作る。
よって、バイナリカウンタ１０ｂの出力値が０００から１１１になることで、すべてのヒューズｆ０〜ｆ２の切断組合せの結果を知ることが可能になる。なお、ある特定の組合せのみ知る場合は、その組合せに達するまでクロック信号を入力し続ける。
ここで、トリミング確認フェーズにおける、バイナリカウンタ１０ｂのカウント機能に伴うトリミングデータの発生動作についてタイムチャートを用いて説明する。
図５はトリミングデータの発生動作を示すタイムチャートである。
〔Ｓ０〕リセットは解除されているが、クロック信号は入力されておらずＬレベルである。したがって、フリップフロップＦＦ１０〜ＦＦ１２のＱｎ出力は、Ｈレベルとなる。
このとき、ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオフする。よって、バッファＩＣ１０〜ＩＣ１２はＬレベルを出力する。
したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝となる。
以降のステップＳ１〜Ｓ７においては、フリップフロップＦＦ１０〜ＦＦ１２のリセット解除後に、パッドｐ２からフリップフロップＦＦ１０のクロック端子にクロック信号が入力される。
〔Ｓ１〕クロック信号の１クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＨレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオン、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１、ＩＣ１２はＬレベルを出力する。
したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝となる。
〔Ｓ２〕クロック信号の２クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＨレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオン、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＬレベルを出力する。したがって、トリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝となる。
〔Ｓ３〕クロック信号の３クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＨレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオン、ＰＭＯＳトランジスタＭ１１はオン、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＬレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，１｝となる。
〔Ｓ４〕クロック信号の４クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＬレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオンする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，０，０｝となる。
〔Ｓ５〕クロック信号の５クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＬレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオン、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオンする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，０，１｝となる。
〔Ｓ６〕クロック信号の６クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＨレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＬレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオン、ＰＭＯＳトランジスタＭ１２はオンする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，１，０｝となる。
〔Ｓ７〕クロック信号の７クロック目の期間において、フリップフロップＦＦ１０の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１１の反転出力端子ＱｎからＬレベルが出力し、フリップフロップＦＦ１２の反転出力端子ＱｎからＬレベルが出力する。
このとき、ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオンする。よって、バッファＩＣ１０〜ＩＣ１２はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，１，１｝となる。
このように、バイナリカウンタ１０ｂを構成するフリップフロップＦＦ１０〜ＦＦ１２の反転出力（Ｑｎ出力）がＬレベルのときに、トリミング確認用のＰＭＯＳトランジスタＭ１０〜Ｍ１２がオンする。
そして、ＰＭＯＳトランジスタＭ１０〜Ｍ１２がオンすると、バッファＩＣ１０〜ＩＣ１２の出力はＨレベルとなって（ＰＭＯＳトランジスタＭ１０〜Ｍ１２がオフの場合はバッファＩＣ１０〜ＩＣ１２の出力はＬレベル）、ヒューズｆ０〜ｆ２が切断された場合と同じ状態を生成することができる。
このため、トリミング対象回路１０ａのビット幅の各値（ｔｒｉｍ０〜ｔｒｉｍ２）に対して、ヒューズ切断前にヒューズ切断後の最適な組合せ状態をあらかじめ見つけることが可能になる。
また、カウンタ回路１ｂにバイナリカウンタ１０ｂを使用することで、装置内のトランジスタ数を低減でき、さらに、ヒューズ切断の組合せを探索するクロック数を少なくすることができる。例えば、３ビットの場合は、７クロックですべての組合せを探索できる（シフトレジスタを使用すると、２１（＝３クロック×７通り）クロック要する）。
〔ヒューズ切断フェーズ〕
トリミング確認フェーズで認識されたヒューズｆ０〜ｆ２の切断組合せで実際にヒューズｆ０〜ｆ２の内の該当ヒューズを切断する。例えば、クロック信号を２クロック入力したときに、トリミング対象回路１０ａの電気特性値が最適になったとする。
この場合は、トリミングデータのビット値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝となる。したがって、パッドｐ１−１に所定電圧を印加、または所定電流を注入して、ヒューズｆ１を切断することになる。なお、ヒューズ切断フェーズでは、バイナリカウンタ１０ｂはリセット状態になる。
〔実動作フェーズ〕
バイナリカウンタ１０ｂのリセット端子とクロック端子はそれぞれ、抵抗Ｒ１７と抵抗Ｒ１８でプルダウンされているため、フリップフロップＦＦ１０〜ＦＦ１２はリセット状態になって、このときすべてのＱｎ出力はＨレベルである。
したがって、ＰＭＯＳトランジスタＭ１０〜Ｍ１２がオンすることはないため、ヒューズ切断フェーズでヒューズを切断した切断状態がそのままトリミング対象回路１０ａに出力される。このため、トリミング対象回路１０ａは、電気特性値が最適の状態で動作することができる。
次にトリミング対象回路１０ａの具体的な回路の一例について説明する。図６はトリミング対象回路の一例を示す図である。トリミング対象回路１０ａとしては、例えば、電圧生成回路１０ａ−１が適用される。
電圧生成回路１０ａ−１は、オペアンプｏｐ１、基準電源Ｖｒｅｆ、抵抗Ｒ１０１〜Ｒ１０４およびＮＭＯＳ（N−Channel MOS）トランジスタＭ１０１〜Ｍ１０３を備える。
オペアンプｏｐ１の正側入力端子は、基準電源Ｖｒｅｆの正極端子に接続し、基準電源Ｖｒｅｆの負極端子は、ＧＮＤに接続する。オペアンプｏｐ１の出力端子は、抵抗Ｒ１０１の一端に接続する。
オペアンプｏｐ１の負側入力端子は、抵抗Ｒ１０１の他端、抵抗Ｒ１０２の一端およびＮＭＯＳトランジスタＭ１０１のドレインに接続する。抵抗Ｒ１０２の他端は、抵抗Ｒ１０３の一端と、ＮＭＯＳトランジスタＭ１０２のドレインと接続する。抵抗Ｒ１０３の他端は、抵抗Ｒ１０４の一端と、ＮＭＯＳトランジスタＭ１０３のドレインと接続し、抵抗Ｒ１０４の他端はＧＮＤに接続する。
ＮＭＯＳトランジスタＭ１０１のゲートには、トリミングデータｔｒｉｍ０が入力し、ＮＭＯＳトランジスタＭ１０２のゲートには、トリミングデータｔｒｉｍ１が入力し、ＮＭＯＳトランジスタＭ１０３のゲートには、トリミングデータｔｒｉｍ２が入力する。ＮＭＯＳトランジスタＭ１０１〜Ｍ１０３のソースは、ＧＮＤに接続する。
このような構成において、電圧生成回路１０ａ−１の出力電圧Ｖｏｕｔの値が、トリミングデータ｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝に設定される値に応じてトリミングされる。
例えば、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝のときは、ＮＭＯＳトランジスタＭ１０１〜Ｍ１０３はオフする。したがって、オペアンプｏｐ１の負側入力端子のレベルは、出力電圧Ｖｏｕｔを抵抗Ｒ１０１と、抵抗Ｒ１０２〜Ｒ１０４の直列合成抵抗とで抵抗分圧した値が入力されて、その入力値と基準電源Ｖｒｅｆの発生する電圧との差分がオペアンプｏｐ１から出力される。
また、例えば、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝とすると、ＮＭＯＳトランジスタＭ１０２のみがオンする。したがって、オペアンプｏｐ１の負側入力端子のレベルは、出力電圧Ｖｏｕｔを抵抗Ｒ１０１と抵抗Ｒ１０２とで抵抗分圧した値が入力されて、その入力値と基準電源Ｖｒｅｆの発生する電圧との差分が出力される。このように、トリミングデータ値を変えることで、オペアンプｏｐ１からの出力電圧Ｖｏｕｔを調整することができ、出力電圧Ｖｏｕｔが最適化されることになる。
次に本発明のトリミング装置１−２と従来技術とを対比させながら、本発明の効果について説明する。図７はヒューズ切断前の結果の確認およびトランジスタ数の対比結果を示す図である。テーブルＴ１は、トリミング対象回路のビット幅に対して“ヒューズ切断前の結果の確認”および“必要なトランジスタ数”の項目内容を示している。なお、トリミング対象回路のビット幅として４〜７ビットの例を示している。
“ヒューズ切断前の結果の確認”が不可とは、ヒューズ切断前に、ヒューズ切断後の状態が確認できないことを意味する。また、“ヒューズ切断前の結果の確認”が可とは、ヒューズ切断前に、ヒューズ切断後の状態が確認できることを意味する。
ここで、図２に示したトリミング回路２０では、“ヒューズ切断前の結果の確認”は不可である。また、図３に示したトリミング回路３０では、“ヒューズ切断前の結果の確認”は可であるが、トリミング対象のビット幅の増加に応じて、“必要なトランジスタ数”の値は増加している。
例えば、１つのＡＮＤ素子に６トランジスタ、１つのＮＯＲ素子に４トランジスタが含まれるとすると、図３に示したトリミング回路３０のセレクタ３０ｃ内の複合ゲート１個当たり１６トランジスタを要することになる。また、１つのインバータで２トランジスタを要するとする。
したがって、トリミング回路３０において、トリミング対象回路のビット幅＝４ビットの場合の“必要なトランジスタ数”は６６（＝１６×４＋２）個となる。また、トリミング対象回路のビット幅＝５ビットの場合の“必要なトランジスタ数”は８２（＝１６×５＋２）個となる。
同様にして、トリミング対象回路のビット幅＝６ビットの場合の“必要なトランジスタ数”は９８（＝１６×６＋２）個、トリミング対象回路のビット幅＝７ビットの場合の“必要なトランジスタ数”は１１４（＝１６×７＋２）個となる。
一方、図４に示した本発明のトリミング装置１−２では、“ヒューズ切断前の結果の確認”は可であり、トリミング対象のビット幅が増加しても、“必要なトランジスタ数”の値はトリミング回路３０と比べて非常に少ない。
すなわち、トリミング装置１−２において、トリミング対象回路のビット幅＝ｎビットの場合の“必要なトランジスタ数”はｎ個である（トリミング対象回路のビット幅と、トリミングデータ発生回路１０ｃ内のＰＭＯＳトランジスタの個数とは同じ）。このように、トランジスタ数が大幅に削減されることがわかる。
図８は効果の比較結果を示す図である。テーブルＴ２において、比較対象、効果およびその効果が生じる理由について示されている。トリミング装置１−２とトリミング回路２０との対比において、トリミング装置１−２の方が、製造歩留りが向上する。理由は、ヒューズ切断前にヒューズ切断後の状態が確認できるためである。
一方、トリミング装置１−２とトリミング回路３０との対比において、トリミング対象回路のビット幅にかかわらず、トリミング装置１−２の方が、チップ原価が安くなる。理由は、トリミング対象のビット幅にかかわらず、トリミング装置１−２の方が必要なトランジスタ数が少なくなり、チップ面積を小さくできるためである。
（第３の実施の形態）
次に第３の実施の形態について説明する。第３の実施の形態は、トリミング確認フェーズで与えられたトリミングデータによってトリミング対象回路１０ａの電気特性値をモニタする。そして、あらかじめ認識している電気特性値（目標値）に達した場合は、目標値になったときのトリミングデータのビット値にもとづくヒューズ切断信号を出力して、切断対象のヒューズを自動的に切断する構成である。
図９は第３の実施の形態のトリミング装置の構成例を示す図である。図４で示したトリミング装置１−２に対し、トリミング装置１−３は新たな回路として制御回路１０ｄが設けられている。その他の回路構成は同じである。
制御回路１０ｄの動作について説明する。制御回路１０ｄは、バイナリカウンタ１０ｂのカウント動作に伴うトリミングデータがトリミング対象回路１０ａに与えられている場合に、トリミング対象回路１０ａの電気特性値をモニタする。
そして、制御回路１０ｄは、トリミング対象回路１０ａの電気特性値があらかじめ設定された目標値になったことを認識すると、その電気特性値になったときのトリミングデータを検出し、検出したトリミングデータのビット値にもとづいて、ヒューズ切断信号（電気信号）ｃ０〜ｃ２を出力する。
例えば、トリミング対象回路１０ａの電気特性値が目標値に達したときのトリミングデータのビット値が、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝とモニタされたとする。
この場合、制御回路１０ｄは、モニタ結果であるトリミングデータのビット値にもとづき、ヒューズ切断信号ｃ１のみを高電圧信号にして、トリミングデータ発生回路１０ｃに流し、ヒューズｆ１を切断する。
このように、第３の実施の形態では、トリミングデータによってトリミング対象回路１０ａの電気特性値をモニタし、電気特性値が目標値に達した場合は、該当ヒューズを切断するためのヒューズ切断信号を出力する構成とした。これにより、所定のヒューズ切断を自動的に行うことが可能になる。
（第４の実施の形態）
次に第４の実施の形態について説明する。上述したトリミング装置の構成では、カウンタ回路としてバイナリカウンタを用いた。これに対し、第４の実施の形態は、カウンタ回路にシフトレジスタを用いるものである。
図１０は第４の実施の形態のトリミング装置の構成例を示す図である。第４の実施の形態のトリミング装置１−４は、ビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）のトリミング対象回路１０ａと、カウンタ回路としてシフトレジスタ１０ｅと、トリミングデータ発生回路１０ｃとを備える。
図４に示した構成と異なる箇所について説明すると、シフトレジスタ１０ｅは、フリップフロップＦＦ２０〜ＦＦ２２を含む。フリップフロップＦＦ２０〜ＦＦ２２は、Ｄ型フリップフロップであり、フリップフロップＦＦ２０〜ＦＦ２２でシフトレジスタ機能を構成している。
また、抵抗素子として抵抗Ｒ１９が追加され、さらにパッドｐ４が追加されている。パッドｐ４は、シフトレジスタ１０ｅにシフトレジスタデータを入力するためのデータ入力パッドである。
シフトレジスタ１０ｅ周辺の接続関係において、クロック入力パッドであるパッドｐ２は、抵抗Ｒ１８の一端と、フリップフロップＦＦ２０〜Ｆ２２のクロック端子と接続し、抵抗Ｒ１８の他端はＧＮＤに接続する。リセット入力パッドであるパッドｐ３は、抵抗Ｒ１７の一端と、フリップフロップＦＦ２０〜ＦＦ２２のリセット端子Ｒｎと接続し、抵抗Ｒ１７の他端はＧＮＤに接続する。
データ入力パッドであるパッドｐ４は、フリップフロップＦＦ２０のデータ入力端子Ｄと、抵抗Ｒ１９の一端と接続し、抵抗Ｒ１９の他端はＧＮＤに接続する。フリップフロップＦＦ２０の反転出力端子Ｑｎは、ＰＭＯＳトランジスタＭ１０のゲートに接続し、フリップフロップＦＦ２１の反転出力端子Ｑｎは、ＰＭＯＳトランジスタＭ１１のゲートに接続し、フリップフロップＦＦ２２の反転出力端子Ｑｎは、ＰＭＯＳトランジスタＭ１２のゲートに接続する。
図１１はトリミングデータの発生動作を示すタイムチャートである。シフトレジスタ１０ｅのカウント機能に伴うトリミングデータの発生動作について示している。
〔Ｓ１０〕リセットは解除されているが、クロック信号は入力されておらずＬレベルであり、フリップフロップＦＦ２０の入力（シフトレジスタデータ）もＬレベルである。よって、フリップフロップＦＦ２０〜ＦＦ２２のＱｎ出力はＨレベルとなる。
このとき、ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオフなので、バッファＩＣ１０〜ＩＣ１２はＬレベルを出力する。
したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝となる。
以降のステップＳ１１〜Ｓ１７においては、フリップフロップＦＦ２０〜ＦＦ２２のリセット解除後に、パッドｐ２からフリップフロップＦＦ２０〜ＦＦ２２のクロック端子にクロック信号が入力され、パッドｐ４からシフトレジスタデータが入力される。
〔Ｓ１１〕クロック信号の１クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＬレベルであり、フリップフロップＦＦ２０〜ＦＦ２１の反転出力端子ＱｎはＨレベルである。
このとき、ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオフする。よって、バッファＩＣ１０〜ＩＣ１２はＬレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝となる。
〔Ｓ１２〕クロック信号の２クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＬレベルであり、フリップフロップＦＦ２０〜ＦＦ２１の反転出力端子ＱｎはＨレベルである。よって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝のままである。
〔Ｓ１３〕クロック信号の３クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＨレベルである。よって、フリップフロップＦＦ２０の反転出力端子Ｑｎは、ＨレベルからＬレベルになる。
また、フリップフロップＦＦ２１の反転出力端子Ｑｎは、クロック信号が３クロック目に変化する以前のクロック信号２クロック目のフリップフロップＦＦ２０にラッチされる反転出力端子Ｑｎのレベルと同じになるので、Ｈレベルを出力する。
さらに、フリップフロップＦＦ２２の反転出力端子Ｑｎは、クロック信号が３クロック目に変化する以前のクロック信号２クロック目のフリップフロップＦＦ２１にラッチされる反転出力端子Ｑｎのレベルと同じになるので、Ｈレベルを出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオン、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１１はＨレベル、バッファＩＣ１２、ＩＣ１３はＬレベルを出力する。
したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝となる。
〔Ｓ１４〕クロック信号の４クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＬレベルなので、フリップフロップＦＦ２０の反転出力端子Ｑｎは、ＬレベルからＨレベルになる。
また、フリップフロップＦＦ２１の反転出力端子Ｑｎは、クロック信号が４クロック目に変化する以前のクロック信号３クロック目のフリップフロップＦＦ２０にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＨレベルからＬレベルになる。
さらに、フリップフロップＦＦ２２の反転出力端子Ｑｎは、クロック信号が４クロック目に変化する以前のクロック信号３クロック目のフリップフロップＦＦ２１にラッチされる反転出力端子Ｑｎのレベルと同じになるので、Ｈレベルを出力する。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオン、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベル、バッファＩＣ１３はＬレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝となる。
〔Ｓ１５〕クロック信号の５クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＨレベルなので、フリップフロップＦＦ２０の反転出力端子Ｑｎは、ＨレベルからＬレベルになる。
また、フリップフロップＦＦ２１の反転出力端子Ｑｎは、クロック信号が５クロック目に変化する以前のクロック信号４クロック目のフリップフロップＦＦ２０にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＬレベルからＨレベルになる。
さらに、フリップフロップＦＦ２２の反転出力端子Ｑｎは、クロック信号が５クロック目に変化する以前のクロック信号４クロック目のフリップフロップＦＦ２１にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＨレベルからＬレベルになる。
このとき、ＰＭＯＳトランジスタＭ１０はオン、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオンする。よって、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＬレベル、バッファＩＣ１３はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，０，１｝となる。
〔Ｓ１６〕クロック信号の６クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＬレベルなので、フリップフロップＦＦ２０の反転出力端子Ｑｎは、ＬレベルからＨレベルになる。
また、フリップフロップＦＦ２１の反転出力端子Ｑｎは、クロック信号が６クロック目に変化する以前のクロック信号５クロック目のフリップフロップＦＦ２０にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＨレベルからＬレベルになる。
さらに、フリップフロップＦＦ２２の反転出力端子Ｑｎは、クロック信号が６クロック目に変化する以前のクロック信号５クロック目のフリップフロップＦＦ２１にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＬレベルからＨレベルになる。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオン、ＰＭＯＳトランジスタＭ１２はオフする。よって、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベル、バッファＩＣ１３はＬレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝となる。
〔Ｓ１７〕クロック信号の７クロック目の期間において、クロック信号の立ち上がり時にフリップフロップＦＦ２０の入力はＬレベルなので、フリップフロップＦＦ２０の反転出力端子Ｑｎからは、Ｈレベルが出力する。
また、フリップフロップＦＦ２１の反転出力端子Ｑｎは、クロック信号が７クロック目に変化する以前のクロック信号６クロック目のフリップフロップＦＦ２０にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＬレベルからＨレベルになる。
さらに、フリップフロップＦＦ２２の反転出力端子Ｑｎは、クロック信号が７クロック目に変化する以前のクロック信号６クロック目のフリップフロップＦＦ２１にラッチされる反転出力端子Ｑｎのレベルと同じになるので、ＨレベルからＬレベルになる。
このとき、ＰＭＯＳトランジスタＭ１０はオフ、ＰＭＯＳトランジスタＭ１１はオフ、ＰＭＯＳトランジスタＭ１２はオンする。よって、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＬレベル、バッファＩＣ１３はＨレベルを出力する。したがって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，０，０｝となる。
このように、シフトレジスタ１０ｅを構成するフリップフロップＦＦ２０〜ＦＦ２２の反転出力（Ｑｎ出力）がＬレベルのときに、トリミング確認用のＰＭＯＳトランジスタＭ１０〜Ｍ１２がオンする。
そして、ＰＭＯＳトランジスタＭ１０〜Ｍ１２がオンすると、バッファＩＣ１０〜ＩＣ１２の出力はＨレベルとなって（ＰＭＯＳトランジスタＭ１０〜Ｍ１２がオフの場合はバッファＩＣ１０〜ＩＣ１２の出力はＬレベル）、ヒューズｆ０〜ｆ２が切断された場合と同じ状態を生成することができる。
上記のような構成のトリミング装置１−４においても、製造歩留りが向上し、また、トリミング対象のビット幅にかかわらず、装置内のトランジスタ数を低減して、チップ面積を小さくすることが可能になる。
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
１−１ トリミング装置
１ａ トリミング対象回路
１ｂ カウンタ回路
１ｃ トリミングデータ発生回路
ｐ１−０〜ｐ１−２ 電気信号入力パッド
Ｒ０〜Ｒ２ プルアップ抵抗
Ｒ３〜Ｒ５ 保護抵抗
ＩＣ０〜ＩＣ２ バッファ
ｆ０〜ｆ２ トリミング素子
ｓｗ０〜ｓｗ２ スイッチ
ｓ０、ｓ１、ｓ２ スイッチの端子
ｎ０〜ｎ２ ノード
ｄ１ 設定データ
ｄ２ トリミングデータ

Claims (9)

  1. トリミング対象回路の電気特性値の調整を行うトリミング装置において、
    前記トリミング対象回路のトリミングに要するトリミングデータがｎ（≧３）ビットの場合、ｎビットの設定データを発生するカウンタ回路と、
    電気信号が流れることにより導体部が切断可能なｎ個のトリミング素子と、前記トリミング素子の高電位側に接続されたｎ個のプルアップ抵抗と、前記トリミング素子の高電位側に接続されたｎ個のスイッチと、ｎ個のバッファとを含み、前記設定データのレベルに応じて前記スイッチをスイッチングし、前記プルアップ抵抗と前記トリミング素子とが接続するノードから前記バッファを介して、前記トリミング対象回路に入力する前記トリミングデータを発生するトリミングデータ発生回路と、
    を備え、
    前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記カウンタ回路は、前記設定データを出力し、前記スイッチは、前記設定データによりスイッチングすることで、高電位レベルと低電位レベルの前記トリミングデータを前記ノードから出力する、
    ことを特徴とするトリミング装置。
  2. トリミング対象回路の電気特性値の調整を行うトリミング装置において、
    前記トリミング対象回路のトリミングに要するトリミングデータがｎ（≧３）ビットの場合、ｎビットの設定データを発生するカウンタ回路と、
    電気信号が流れることにより導体部が切断可能なｎ個のトリミング素子と、前記トリミング素子の高電位側に接続されたｎ個のプルアップ抵抗と、前記トリミング素子の高電位側に接続されたｎ個のスイッチと、ｎ個のバッファとを含み、前記設定データのレベルに応じて前記スイッチをスイッチングし、前記プルアップ抵抗と前記トリミング素子とが接続するノードから前記バッファを介して、前記トリミング対象回路に入力する前記トリミングデータを発生するトリミングデータ発生回路と、
    を備え、
    前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記カウンタ回路は、前記設定データを出力し、前記スイッチは、前記設定データが第１レベルのときはオンすることで、高電位レベルの前記トリミングデータを前記ノードから出力し、前記設定データが第２レベルのときはオフすることで、低電位レベルの前記トリミングデータを前記ノードから出力するトリミング確認フェーズと、
    所定の前記トリミング素子を切断する場合、前記高電位レベルの前記トリミングデータを出力する前記ノードに接続する前記トリミング素子に前記電気信号を流して、切断対象の前記トリミング素子の切断を行うトリミング素子切断フェーズと、
    前記トリミング素子切断フェーズ後に実動作する場合、前記カウンタ回路は、リセット状態になってすべての前記設定データを前記第２レベルにする実動作フェーズと、
    の３つのフェーズに分けられた動作を行う、
    ことを特徴とするトリミング装置。
  3. 前記カウンタ回路は、ｎ個のフリップフロップを含むバイナリカウンタであることを特徴とする請求項２記載のトリミング装置。
  4. 前記ノードに接続して、前記電気信号が入力するｎ個の電気信号入力パッドと、
    前記フリップフロップのリセット端子に接続して、リセット信号が入力される単一のリセット入力パッドと、
    前記フリップフロップの内、初段に位置する前記フリップフロップのクロック端子に接続して、クロック信号が入力される単一のクロック入力パッドと、
    をさらに備えることを特徴とする請求項３記載のトリミング装置。
  5. 前記トリミングデータ発生回路は、前記スイッチをＰＭＯＳトランジスタとし、前記バッファを保護するｎ個の保護抵抗をさらに備え、
    前記プルアップ抵抗の一端と、前記ＰＭＯＳトランジスタのソースとは、電源に接続し、前記ノードは、前記プルアップ抵抗の他端、前記トリミング素子の一端、前記保護抵抗の一端および前記電気信号入力パッドに接続し、前記トリミング素子の他端は、グランドに接続し、前記保護抵抗の他端は、前記ＰＭＯＳトランジスタのドレインと、前記バッファの入力端子と接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記ＰＭＯＳトランジスタのゲートは、前記設定データが出力される前記フリップフロップの反転出力端子に接続することを特徴とする請求項４記載のトリミング装置。
  6. 前記カウンタ回路は、ｎ個のフリップフロップを含むシフトレジスタであることを特徴とする請求項２記載のトリミング装置。
  7. 前記ノードに接続して、前記電気信号が入力するｎ個の電気信号入力パッドと、
    前記フリップフロップのリセット端子に接続して、リセット信号が入力される単一のリセット入力パッドと、
    前記フリップフロップのクロック端子に接続して、クロック信号が入力される単一のクロック入力パッドと、
    前記フリップフロップの内、初段に位置する前記フリップフロップのデータ入力端子に接続して、シフトレジスタデータが入力するデータ入力パッドと、
    をさらに備えることを特徴とする請求項６記載のトリミング装置。
  8. 前記トリミングデータ発生回路は、前記スイッチをＰＭＯＳトランジスタとし、前記バッファを保護するｎ個の保護抵抗をさらに備え、
    前記プルアップ抵抗の一端と、前記ＰＭＯＳトランジスタのソースとは、電源に接続し、前記ノードは、前記プルアップ抵抗の他端、前記トリミング素子の一端、前記保護抵抗の一端および前記電気信号入力パッドに接続し、前記トリミング素子の他端は、グランドに接続し、前記保護抵抗の他端は、前記ＰＭＯＳトランジスタのドレインと、前記バッファの入力端子と接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記ＰＭＯＳトランジスタのゲートは、前記設定データが出力される前記フリップフロップの反転出力端子に接続することを特徴とする請求項７記載のトリミング装置。
  9. 前記トリミング確認フェーズで与えられた前記トリミングデータによって、前記トリミング対象回路の前記電気特性値をモニタし、あらかじめ認識している目標値に達した場合、前記目標値になったときの前記トリミングデータのビット値にもとづく前記電気信号を出力して、所定の前記トリミング素子を切断する制御回路をさらに備えることを特徴とする請求項２記載のトリミング装置。
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