JP6822027B2 - トリミング装置 - Google Patents
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Description
従来技術としては、ヒューズを切断する前に、ヒューズを切断したのと同じ状態をIC内部に作り、ヒューズ切断後の結果の確認を可能とした技術が提案されている。
(第1の実施の形態)
図1は第1の実施の形態のトリミング装置の構成例を示す図である。トリミング装置1−1は、トリミング対象回路1aの電気特性値の調整を行う装置であり、カウンタ回路1bとトリミングデータ発生回路1cを備える。
カウンタ回路1bは、トリミング対象回路1aのトリミングに要するトリミングデータd2がn(≧3)ビットの場合、nビットの設定データd1を発生する。この例では、n=3なので、3ビットの設定データd1を発生する。
プルアップ抵抗R0の他端は、パッドp1−0、抵抗R3の一端およびヒューズf0の一端に接続する。プルアップ抵抗R1の他端は、パッドp1−1、抵抗R4の一端およびヒューズf1の一端に接続する。プルアップ抵抗R2の他端は、パッドp1−2、抵抗R5の一端およびヒューズf2の一端に接続する。ヒューズf0〜f2の他端は、グランド(以下、GND)に接続する。なお、パッドp1−0〜p1−2は、ヒューズf0〜f2を実際に切断する際の電気信号が印加されるパッドである。
そして、プルアップ抵抗R0〜R2、抵抗R3〜R5、トリミング素子f0〜f2およびパッドp1−0〜p1−2が接続するノードn0〜n2から、バッファIC0〜IC2を介して、トリミング対象回路1aに入力するトリミングデータd2を発生する。トリミングデータd2は、ノードn0〜n2の電圧がバッファIC0〜IC2でバッファリングされることで生成されて、トリミング対象回路1aに送信される。
次に本発明の技術の詳細を説明する前に、解決すべき課題について図2、図3を用いて説明する。図2はトリミング回路の構成例を示す図である。ヒューズ切断前にヒューズ切断後の状態が確認できない、従来のトリミング回路の構成を示している。
構成素子の接続関係を示すと、電源VCCは、抵抗R20〜R22の一端に接続する。パッドP0は、抵抗R20の他端、バッファIC20の入力端子およびヒューズf20の一端に接続し、ヒューズf20の他端は、GNDに接続する。バッファIC20の出力端子は、トリミング対象回路20aの端子trim0に接続する。
ここで、トリミング対象回路20aの電気特性値が規格から外れ、その補正において、設計上は{trim2,trim1,trim0}={0,0,1}が必要だとする。
パッドP14は、抵抗R34の一端と、バッファIC34の入力端子と接続し、抵抗R34の他端は、GNDに接続する。
次に図1のトリミング装置1−1を具体化したトリミング装置について詳しく説明する。なお以降では、トリミング対象回路10aのビット幅の例を3ビットとして説明する。
パッドp1−0〜p1−2は、ヒューズ切断用電圧印加パッド(電気信号入力パッド)である。また、パッドp2は、バイナリカウンタ10bにクロック信号を入力するためのクロック入力パッドであり、パッドp3は、バイナリカウンタ10bにリセット信号を入力するためのリセット入力パッドである。なお、これらのパッドに入力される各信号は、図示しない上位デバイス(プロセッサ等)から所定の値が設定される。
次にトリミング装置1−2の動作について説明する。トリミング装置1−2は、3つの動作フェーズを有しており、トリミング確認フェーズ、ヒューズ切断フェーズおよび実動作フェーズのフェーズに分けられる。
トリミング装置1−2は、電源投入後、リセット信号はプルダウンされているため、アクティブ(リセット状態)になっている。よって、バイナリカウンタ10bを構成するフリップフロップFF10〜FF12はリセットされていて、Qn出力(反転出力端子Qnの出力)は、すべて高電位レベル(以下、Hレベル)になっている(設定データは第2レベルになっている)。
図5はトリミングデータの発生動作を示すタイムチャートである。
このとき、PMOSトランジスタM10〜M12はオフする。よって、バッファIC10〜IC12はLレベルを出力する。
以降のステップS1〜S7においては、フリップフロップFF10〜FF12のリセット解除後に、パッドp2からフリップフロップFF10のクロック端子にクロック信号が入力される。
〔S2〕クロック信号の2クロック目の期間において、フリップフロップFF10の反転出力端子QnからHレベルが出力し、フリップフロップFF11の反転出力端子QnからLレベルが出力し、フリップフロップFF12の反転出力端子QnからHレベルが出力する。
トリミング確認フェーズで認識されたヒューズf0〜f2の切断組合せで実際にヒューズf0〜f2の内の該当ヒューズを切断する。例えば、クロック信号を2クロック入力したときに、トリミング対象回路10aの電気特性値が最適になったとする。
バイナリカウンタ10bのリセット端子とクロック端子はそれぞれ、抵抗R17と抵抗R18でプルダウンされているため、フリップフロップFF10〜FF12はリセット状態になって、このときすべてのQn出力はHレベルである。
オペアンプop1の正側入力端子は、基準電源Vrefの正極端子に接続し、基準電源Vrefの負極端子は、GNDに接続する。オペアンプop1の出力端子は、抵抗R101の一端に接続する。
次に第3の実施の形態について説明する。第3の実施の形態は、トリミング確認フェーズで与えられたトリミングデータによってトリミング対象回路10aの電気特性値をモニタする。そして、あらかじめ認識している電気特性値(目標値)に達した場合は、目標値になったときのトリミングデータのビット値にもとづくヒューズ切断信号を出力して、切断対象のヒューズを自動的に切断する構成である。
次に第4の実施の形態について説明する。上述したトリミング装置の構成では、カウンタ回路としてバイナリカウンタを用いた。これに対し、第4の実施の形態は、カウンタ回路にシフトレジスタを用いるものである。
〔S10〕リセットは解除されているが、クロック信号は入力されておらずLレベルであり、フリップフロップFF20の入力(シフトレジスタデータ)もLレベルである。よって、フリップフロップFF20〜FF22のQn出力はHレベルとなる。
したがって、トリミング対象回路10aに入力されるトリミングデータは、{trim2,trim1,trim0}={0,0,0}となる。
〔S14〕クロック信号の4クロック目の期間において、クロック信号の立ち上がり時にフリップフロップFF20の入力はLレベルなので、フリップフロップFF20の反転出力端子Qnは、LレベルからHレベルになる。
1a トリミング対象回路
1b カウンタ回路
1c トリミングデータ発生回路
p1−0〜p1−2 電気信号入力パッド
R0〜R2 プルアップ抵抗
R3〜R5 保護抵抗
IC0〜IC2 バッファ
f0〜f2 トリミング素子
sw0〜sw2 スイッチ
s0、s1、s2 スイッチの端子
n0〜n2 ノード
d1 設定データ
d2 トリミングデータ
Claims (9)
- トリミング対象回路の電気特性値の調整を行うトリミング装置において、
前記トリミング対象回路のトリミングに要するトリミングデータがn(≧3)ビットの場合、nビットの設定データを発生するカウンタ回路と、
電気信号が流れることにより導体部が切断可能なn個のトリミング素子と、前記トリミング素子の高電位側に接続されたn個のプルアップ抵抗と、前記トリミング素子の高電位側に接続されたn個のスイッチと、n個のバッファとを含み、前記設定データのレベルに応じて前記スイッチをスイッチングし、前記プルアップ抵抗と前記トリミング素子とが接続するノードから前記バッファを介して、前記トリミング対象回路に入力する前記トリミングデータを発生するトリミングデータ発生回路と、
を備え、
前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記カウンタ回路は、前記設定データを出力し、前記スイッチは、前記設定データによりスイッチングすることで、高電位レベルと低電位レベルの前記トリミングデータを前記ノードから出力する、
ことを特徴とするトリミング装置。 - トリミング対象回路の電気特性値の調整を行うトリミング装置において、
前記トリミング対象回路のトリミングに要するトリミングデータがn(≧3)ビットの場合、nビットの設定データを発生するカウンタ回路と、
電気信号が流れることにより導体部が切断可能なn個のトリミング素子と、前記トリミング素子の高電位側に接続されたn個のプルアップ抵抗と、前記トリミング素子の高電位側に接続されたn個のスイッチと、n個のバッファとを含み、前記設定データのレベルに応じて前記スイッチをスイッチングし、前記プルアップ抵抗と前記トリミング素子とが接続するノードから前記バッファを介して、前記トリミング対象回路に入力する前記トリミングデータを発生するトリミングデータ発生回路と、
を備え、
前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記カウンタ回路は、前記設定データを出力し、前記スイッチは、前記設定データが第1レベルのときはオンすることで、高電位レベルの前記トリミングデータを前記ノードから出力し、前記設定データが第2レベルのときはオフすることで、低電位レベルの前記トリミングデータを前記ノードから出力するトリミング確認フェーズと、
所定の前記トリミング素子を切断する場合、前記高電位レベルの前記トリミングデータを出力する前記ノードに接続する前記トリミング素子に前記電気信号を流して、切断対象の前記トリミング素子の切断を行うトリミング素子切断フェーズと、
前記トリミング素子切断フェーズ後に実動作する場合、前記カウンタ回路は、リセット状態になってすべての前記設定データを前記第2レベルにする実動作フェーズと、
の3つのフェーズに分けられた動作を行う、
ことを特徴とするトリミング装置。 - 前記カウンタ回路は、n個のフリップフロップを含むバイナリカウンタであることを特徴とする請求項2記載のトリミング装置。
- 前記ノードに接続して、前記電気信号が入力するn個の電気信号入力パッドと、
前記フリップフロップのリセット端子に接続して、リセット信号が入力される単一のリセット入力パッドと、
前記フリップフロップの内、初段に位置する前記フリップフロップのクロック端子に接続して、クロック信号が入力される単一のクロック入力パッドと、
をさらに備えることを特徴とする請求項3記載のトリミング装置。 - 前記トリミングデータ発生回路は、前記スイッチをPMOSトランジスタとし、前記バッファを保護するn個の保護抵抗をさらに備え、
前記プルアップ抵抗の一端と、前記PMOSトランジスタのソースとは、電源に接続し、前記ノードは、前記プルアップ抵抗の他端、前記トリミング素子の一端、前記保護抵抗の一端および前記電気信号入力パッドに接続し、前記トリミング素子の他端は、グランドに接続し、前記保護抵抗の他端は、前記PMOSトランジスタのドレインと、前記バッファの入力端子と接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記PMOSトランジスタのゲートは、前記設定データが出力される前記フリップフロップの反転出力端子に接続することを特徴とする請求項4記載のトリミング装置。 - 前記カウンタ回路は、n個のフリップフロップを含むシフトレジスタであることを特徴とする請求項2記載のトリミング装置。
- 前記ノードに接続して、前記電気信号が入力するn個の電気信号入力パッドと、
前記フリップフロップのリセット端子に接続して、リセット信号が入力される単一のリセット入力パッドと、
前記フリップフロップのクロック端子に接続して、クロック信号が入力される単一のクロック入力パッドと、
前記フリップフロップの内、初段に位置する前記フリップフロップのデータ入力端子に接続して、シフトレジスタデータが入力するデータ入力パッドと、
をさらに備えることを特徴とする請求項6記載のトリミング装置。 - 前記トリミングデータ発生回路は、前記スイッチをPMOSトランジスタとし、前記バッファを保護するn個の保護抵抗をさらに備え、
前記プルアップ抵抗の一端と、前記PMOSトランジスタのソースとは、電源に接続し、前記ノードは、前記プルアップ抵抗の他端、前記トリミング素子の一端、前記保護抵抗の一端および前記電気信号入力パッドに接続し、前記トリミング素子の他端は、グランドに接続し、前記保護抵抗の他端は、前記PMOSトランジスタのドレインと、前記バッファの入力端子と接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記PMOSトランジスタのゲートは、前記設定データが出力される前記フリップフロップの反転出力端子に接続することを特徴とする請求項7記載のトリミング装置。 - 前記トリミング確認フェーズで与えられた前記トリミングデータによって、前記トリミング対象回路の前記電気特性値をモニタし、あらかじめ認識している目標値に達した場合、前記目標値になったときの前記トリミングデータのビット値にもとづく前記電気信号を出力して、所定の前記トリミング素子を切断する制御回路をさらに備えることを特徴とする請求項2記載のトリミング装置。
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