JP2005027429A - インバータ装置 - Google Patents
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Abstract
【課題】電圧クランプ用ＭＯＳトランジスタのスイッチング動作の高速化と高耐圧特性を有するレベルシフト回路を備えたインバータ装置を提供する。
【解決手段】上アーム電力用スイッチング素子１０１と、下アーム電力用スイッチング素子１０２と、上アーム駆動手段１０３と、下アーム駆動手段１０４と、上アーム状態検出手段１０５と、下アーム状態検出手段１０６と、制御手段１２０と、中点電位電源１２６とを有するインバータ装置において、レベルシフトアップ装置１２５の電圧クランプ用ＭＯＳトランジスタ１０８のゲートとソース間、レベルシフトダウン装置１２７の電圧クランプ用ＭＯＳトランジスタ１１６のゲートとソース間に、夫々容量、ダイオード等からなる高速化手段１０９、１１５を設ける。
【選択図】 図１
【解決手段】上アーム電力用スイッチング素子１０１と、下アーム電力用スイッチング素子１０２と、上アーム駆動手段１０３と、下アーム駆動手段１０４と、上アーム状態検出手段１０５と、下アーム状態検出手段１０６と、制御手段１２０と、中点電位電源１２６とを有するインバータ装置において、レベルシフトアップ装置１２５の電圧クランプ用ＭＯＳトランジスタ１０８のゲートとソース間、レベルシフトダウン装置１２７の電圧クランプ用ＭＯＳトランジスタ１１６のゲートとソース間に、夫々容量、ダイオード等からなる高速化手段１０９、１１５を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、主電源端子間に接続された電力用スイッチング素子からなるインバータ装置に関し、特に低圧側回路から高圧側回路に制御信号を高速に伝達する高耐圧レベルシフトアップ回路及び高圧側回路から低圧側回路に状態検出信号を高速に伝達する高耐圧レベルシフトダウン回路を備えたインバータ装置に関する。本発明は、例えば自動車用または家電用もしくは産業用のインバータ装置などに使用される。
【従来の技術】
従来、主電源端子間に直列接続された第１の電力用スイッチング素子（上アームスイッチング素子）と第２の電力用スイッチング用素子（下アームスイッチング素子）からなるインバータ装置において、上アームスイッチング素子を制御する制御信号を伝達するレベルシフト回路にはＭＯＳトランジスタなどが用いられていた。このレベルシフト回路には、主電源電圧に加えてスイッチング時のサージ電圧が印加されるため高耐圧ＭＯＳトランジスタが用いられるが、高耐圧ＭＯＳトランジスタは高速な回路動作には向かない。このため耐圧の低いＭＯＳトランジスタを何個か直列にカスケード接続して、回路に印加される電圧を分担する方式がある（例えば、特許文献１の「レベルシフト回路」を参照）。
【０００２】
図１０にその一例を示す。正電圧側電源端子１２１と負電圧側電源端子１２３との間にＭＯＳトランジスタＭ２、Ｍ９及びＭ４が直列に接続され、ＭＯＳトランジスタＭ９のゲート端子には端子１１２から電源電圧Ｖｄｄの半分の電圧が印加されている。同様にＭＯＳトランジスタＭ１、Ｍ８及びＭ３も上記電源電圧端子間に直列に接続され、ＭＯＳトランジスタＭ８のゲート端子には端子１１２から電源電圧Ｖｄｄの半分の電圧が印加されている。また、ＭＯＳトランジスタＭ５は、このレベルシフト回路の出力用ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２がオンするとＭＯＳトランジスＭ９もオンし、ＭＯＳトランジスＭ３のゲート端子はＧＮＤレベルになる。この結果、ＭＯＳトランジスＭ３がオンしＭＯＳトランジスＭ５のゲート端子がＶｄｄレベルとなり、ＭＯＳトランジスＭ５はオフする。一方、ＭＯＳトランジスＭ２がオフするとＭＯＳトランジスＭ２、Ｍ９には電流が流れず、両素子のソース端子とドレイン端子にはＶｄｄ／２の電圧が均等に印加される。同時にＭＯＳトランジスＭ１、Ｍ８はオンしているためＭＯＳトランジスＭ５のゲート端子はＧＮＤレベルとなり、ＭＯＳトランジスＭ５はオンする。この回路の場合、ＭＯＳトランジスＭ９が電源電圧Ｖｄｄの半分の電圧にクランプするため、ＭＯＳトランジスＭ２の耐圧はＭＯＳトランジスＭ９が無い場合に比べＶｄｄの半分でよい。
【０００３】
【特許文献１】
特開平１１−２０５１２３号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術では、電力用スイッチング素子（この例ではＩＢＧＴ）がスイッチングすると、インバータの出力端子には０Ｖから主電源電圧ＶＢＢまで変化するようなパルス電圧が印加される。このため上アーム電源電圧をＶｃとすると、本レベルシフト回路の電源ＶｄｄはＶｃからＶＢＢ＋Ｖｃまで電圧変化する。ＭＯＳトランジスＭ２がオフしている場合、本電源Ｖｄｄの電位が立ち下がると、ＭＯＳトランジスＭ９のゲートとソース間電圧が負バイアスになりゲート破壊することが考えられる。なぜなら、ＭＯＳトランジスＭ２がオフのとき、ＭＯＳトランジスＭ９ソースのインピータンスが高くなり、ＭＯＳトランジスＭ９ゲートの立ち下がり時間よりＭＯＳトランジスＭ９のソースの立ち下がり時間が遅くなるためである。
【０００５】
本発明の目的は、前記問題点をなくすことであって、電圧クランプ用ＭＯＳトランジスタのスイッチング動作の高速化と高耐圧特性を有するレベルシフト回路を備えたインバータ装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、電圧クランプ用ＭＯＳトランジスタのゲートとソース間に高速化手段を設ける。この高速化手段の具体例としては容量又は容量と抵抗の直列回路が考えられる。また、別の高速化手段としてＭＯＳトランジスタのゲートにカソードを接続し、ソースにアノードを接続したダイオード又はツエナーダイオードが考えられる。
【０００７】
上記の手段によれば、ＭＯＳトランジスタのゲートとソース間インピーダンスが下がるため電圧クランプ用ＭＯＳトランジスタのゲートの電圧変動に対してソース電位が追随する。この結果、スイッチングが高速化するとともに、ゲートとソース間電圧の負バイアスがなくなりゲート破壊を防げるためインバータ装置の信頼性が向上する。また、このレベルシフト回路は電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができる。
【０００８】
また、上記の別の高速化手段によれば、ＭＯＳトランジスタのゲート電位がソース電位より下がっても、０．７Ｖ程度（ダイオードのＶＦ）でダイオードがオンし、ＭＯＳトランジスタのゲートとソースは低インピーダンスになる。この結果、スイッチングが高速化するとともに、ゲートとソース間電圧の負バイアスがなくなりゲート破壊を防げるげるためインバータ装置の信頼性が向上する。また、このレベルシフト回路は、電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができる。
【０００９】
【発明の実施の形態】
図１は本発明の第１の実施例にかかるインバータ装置の構成を示すブロック図である。図１において、インバータ装置は、上アーム電力用スイッチング素子１０１、下アーム電力用スイッチング素子１０２、上アーム駆動装置１０３、下アーム駆動装置１０４、上アーム状態検出装置１０５、下アーム状態検出装置１０６、第１の抵抗１０７および第１のｎ型ＭＯＳトランジスタ１０８および第１の高速化手段１０９ならびに第２のｎ型ＭＯＳトランジスタ１１０からなるレベルシフトアップ装置１２５、第２の抵抗１１１および中点電位端子１１２ならび第３の抵抗１１３からなる中点電位電源（Ｖｄｄ／２）１２６、第１のｐ型ＭＯＳトランジスタ１１４および第２のｐ型ＭＯＳトランジスタ１１６および第２の高速化手段１１５ならびに第４の抵抗１１７からなるレベルシフトダウン装置１２７、上アーム電源１１８、下アーム電源１１９、制御装置１２０、主電源の正電位端子１２１、インバータ出力端子１２２、ＧＮＤ端子１２３、Ｖｄｄ端子１２４を、図示のように接続して構成される。
【００１０】
上アーム駆動装置１０３は上アーム電力用スイッチング素子１０１を駆動する手段である。下アーム駆動装置１０４は下アーム電力用スイッチング素子１０２を駆動する手段である。上アーム状態検出装置１０５は上アーム電力用スイッチング素子１０１の動作状態などを監視する手段である。下アーム状態検出装置１０６は下アーム電力用スイッチング素子１０２の動作状態などを監視する手段である。第１の高速化手段１０９は第１のｎ型ＭＯＳトランジスタ１０８のゲートとソース間に接続され、ゲートの電位変動に追随するようにソース電位が変動するデバイスで構成される。第２の高速化手段１１５は第２のｐ型ＭＯＳトランジスタ１１６のゲートとソース間に接続され、ゲートの電位変動に追随するようにソース電位が変動するデバイスで構成される。ＧＮＤ端子１２３は主電源の負電位端子に接続される。Ｖｄｄ端子１２４は上アーム電源１１８の正電位端子に接続される。
【００１１】
図１では、上アーム電力用スイッチング素子１０１及び下アーム電力用スイッチング素子１０２をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は、主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。上アーム電源１１８の電位差をＶＵとし、インバータ出力端子１２２を基準とする。下アーム電源１１９の電位差をＶＬとし、主電源の負電位端子１２３を基準とする。第２の抵抗１１１と第３の抵抗１１３はＶｄｄ端子１２４とＧＮＤ端子１２３との間に直列に接続され、各抵抗値は同じとすると中点電位端子１１２の電位はＶｄｄ／２となる。
【００１２】
制御装置１２０は、上アーム電力用スイッチング素子１０１と下アーム電力用スイッチング素子１０２を同時にオンしないよう制御する。上アーム電力用スイッチング素子１０１がオンし、下アーム電力用スイッチング素子１０２がオフしているときはインバータ出力端子１２２の電位はＶＢとなるので、Ｖｄｄ端子１２４の電位はＶＢ＋ＶＵとなる。また、上アーム電力用スイッチング素子１０１がオフし、下アーム電力用スイッチング素子１０２がオンしているときはインバータ出力端子１２２の電位は０Ｖとなるので、Ｖｄｄ端子１２４の電位はＶＵとなる。よって、Ｖｄｄ端子１２４の電位はＶＵからＶＢ＋ＶＵまで変化する。
【００１３】
まず、上アームの各装置に関する動作を説明する。本発明のレベルシフトアップ装置１２５は、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０、第１の抵抗１０７及び第１の高速化手段１０９で構成される。このインバータ装置では、制御装置１２０から上アーム電力用スイッチング素子１０１のオン、オフを制御する制御信号を上アームへ電圧変換する。この変換後の制御信号は、上アーム駆動装置１０３に入り、インバータ出力端子１２２を基準とする電位差ＶＵのパルス信号に電圧増幅して上アーム電力用スイッチング素子１０１のゲート端子に印加される。
【００１４】
また、本発明のレベルシフトダウン装置１２７は、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６、第４の抵抗１１７及び第２の高速化手段１１５で構成される。このインバータ本装置では、上アーム状態検出装置１０５からの検出信号を下アーム側へ電圧変換し、制御装置１２０へ伝達する。尚、上アーム状態検出装置１０５は、上アーム電力用スイッチング素子１０１の過電流及び過温度、あるいは上アーム電源の過電圧及び不足電圧などの上アーム各装置状態を検出する。また、この検出出力は上アーム駆動装置１０３にも入り、過電流、過温度などの異常時には上アーム電力用スイッチング素子１０１を停止させる。
【００１５】
次に、下アームの各装置に関する動作を説明する。制御装置１２０から下アーム電力用スイッチング素子１０２のオン、オフを制御する信号が下アーム駆動装置１０４に入り、ＧＮＤ端子１２３を基準とする電位差ＶＬのパルス信号に電圧増幅して下アーム電力用スイッチング素子１０２のゲート端子に印加される。下アーム状態検出装置１０６は、下アーム電力用スイッチング素子１０２の過電流及び過温度、あるいは下アーム電源の過電圧及び不足電圧などの下アーム各装置状態を検出し、制御装置１２０へ伝達する。また、この検出出力は、下アーム駆動装置１０４にも入り、過電流、過温度などの異常時には下アーム電力用スイッチング素子１０２を停止させる。
【００１６】
次に、レベルシフトアップ装置１２５の詳細な回路動作を説明する。説明の都合上、図１のレベルシフトアップ装置１２５を抜き出した図２を用いて説明する。
【００１７】
図２は、本発明の第１の実施例にかかるレベルシフトアップ装置１２５の構成を説明する図である。この実施例では、図１の第１の高速化手段１０９を容量２０１と抵抗２０２の直列回路に置き換えている。図２において、端子２０４は信号入力端子、端子２０５は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０が動作する電圧以上である。また、このパルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗２０６を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗２０７を接続する。
【００１８】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作を説明する。信号入力端子２０４に第２のｎ型ＭＯＳトランジスタ１１０の閾値電圧を入力すると第２のｎ型ＭＯＳトランジスタ１１０がオンし、第１のｎ型ＭＯＳトランジスタ１０８のソース電位がグランドレベル付近まで下がる。すると、第１のｎ型ＭＯＳトランジスタ１０８がオンし、第１の抵抗１０７に電流が流れ、信号出力端子２０５とＶｄｄ端子１２４に電位差が発生する。一方、信号入力端子２０４に第２のｎ型ＭＯＳトランジスタ１１０の閾値電圧より小さい電圧を入力すると第２のｎ型ＭＯＳトランジスタ１１０がオフする。第１のｎ型ＭＯＳトランジスタ１０８と第２のｎ型ＭＯＳトランジスタ１１０が同一の電気特性だとすると、各ＭＯＳトランジスタのソース・ドレイン間にはパルス電源電圧Ｖｄｄが均等に配分されるため、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は約Ｖｄｄ／２（ＶＵ／２又はＶＵ／２＋ＶＢ／２）となる。よって、第１のｎ型ＭＯＳトランジスタ１０８がオフし、第１の抵抗１０７には電流が流れず、信号出力端子２０５とＶｄｄ端子１２４に電位差が発生しない。これにより、信号入力端子２０４に入力された電圧パルス信号がレベルシフトされ信号出力端子２０５から電圧パルス信号が出力される。
【００１９】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第２のｎ型ＭＯＳトランジスタ１１０がオンしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はほぼグランドレベル付近である。よって、第１のｎ型ＭＯＳトランジスタ１０８はオンし、第１の抵抗１０７の両端に電位差が発生する。一方、第２のｎ型ＭＯＳトランジスタ１１０がオフしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソースのインピーダンスは第２のｎ型ＭＯＳトランジスタ１１０のソース・ドレイン間の寄生容量程度しかなく、かなり高い。
【００２０】
本発明の第１の高速化手段（本図では容量２０１と抵抗２０２）がない場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００２１】
また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より低くなる領域が発生し（ゲート負バイアス）、第１のｎ型ＭＯＳトランジスタ１０８がゲート破壊する。
【００２２】
これに対し、第１の高速化手段（容量２０１と抵抗２０２）がある場合、第１のｎ型ＭＯＳトランジスタ１０８のゲートとソース間インピーダンスが低くなる。（ゲートとソースはほぼ同電位）よって、本パルス電圧が立ち上がるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位はほぼ同時に立ち上がる。また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位はほぼ同時に立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はゲート電位とほぼ同じＶｄｄ／２となり、前述のゲート破壊は起こらない。
【００２３】
尚、この高速化手段は、容量２０１の容量値が大きいほど効果はあり、抵抗２０２の抵抗値が小さいほど効果はある。また、抵抗値がゼロオームの場合、つまり容量２０１のみの場合も同様の動作であり、同じ効果が得られる。
【００２４】
以上の高速化手段によって、本発明のレベルシフトアップ装置１２５は、第１のｎ型ＭＯＳトランジスタ１０８のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第１のｎ型ＭＯＳトランジスタ１０８の耐圧の２倍の電源電圧で動作させることができる。
【００２５】
次に、レベルシフトダウン装置の詳細な回路動作を説明する。説明の都合上、図１のレベルシフトダウン装置１２７を抜き出した図３を用いて説明する。
【００２６】
図３は、本発明の第１の実施例にかかるレベルシフトダウン装置１２７の構成を説明するブロック図である。本実施例では、図１の第２の高速化手段１１５を容量３０１と抵抗３０２の直列回路に置き換えている。図３において、端子３０４は信号入力端子、端子３０５は信号出力端子である。その他の構成要素は、図１のレベルシフトダウン装置１２７と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗３０６を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗３０７を接続する。
【００２７】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作を説明する。信号入力端子３０４に第１のｐ型ＭＯＳトランジスタ１１４の閾値電圧を入力すると、第１のｐ型ＭＯＳトランジスタ１１４がオンし、第２のｐ型ＭＯＳトランジスタ１１６のソース電位がＶｄｄ付近まで上がる。すると、第２のｐ型ＭＯＳトランジスタ１１６がオンし、第４の抵抗１１７に電流が流れ、信号出力端子３０５とＧＮＤ端子１２３に電位差が発生する。
【００２８】
一方、信号入力端子３０４に第１のｐ型ＭＯＳトランジスタ１１４の閾値電圧より小さい電圧を入力すると、第１のｐ型ＭＯＳトランジスタ１１４がオフする。第１のｐ型ＭＯＳトランジスタ１１４と第２のｐ型ＭＯＳトランジスタ１１６が同一の電気特性だとすると、各ＭＯＳトランジスタのソース・ドレイン間にはパルス電源電圧Ｖｄｄが均等に配分されるため、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は約Ｖｄｄ／２（ＶＵ／２又はＶＵ／２＋ＶＢ／２）となる。
【００２９】
よって、第２のｐ型ＭＯＳトランジスタ１１６がオフし、第４の抵抗１１７には電流が流れず、信号出力端子３０５とＧＮＤ端子１２３に電位差が発生しない。これにより、信号入力端子３０４に入力された電圧パルス信号がレベルシフトされ信号出力端子３０５から電圧パルス信号が出力される。
【００３０】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１のｐ型ＭＯＳトランジスタ１１４がオンしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はほぼＶｄｄ付近である。よって、第２のｐ型ＭＯＳトランジスタ１１６はオンし、第４の抵抗１１７の両端に電位差が発生する。一方、第１のｐ型ＭＯＳトランジスタ１１４がオフしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソースのインピーダンスは、第１のｐ型ＭＯＳトランジスタ１１４のソース・ドレイン間の寄生容量程度しかなく、かなり高い。本発明の第２の高速化手段（本図では容量３０１と抵抗３０２）がない場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より高くなる領域が発生し（ゲート正バイアス）、第２のｐ型ＭＯＳトランジスタ１１６がゲート破壊する。
【００３１】
また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は遅れて立ち下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソースとゲート電位差は広がる傾向にある。これに対し、第２の高速化手段（容量３０１と抵抗３０２）がある場合、第２のｐ型ＭＯＳトランジスタ１１６のゲートとソース間インピーダンスが低くなる。（ゲートとソースはほぼ同電位）よって、本パルス電圧が立ち上がるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位はほぼ同時に立ち上がる。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位はほぼ同時に立ち下がる。
【００３２】
この結果、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は、ゲート電位とほぼ同じＶｄｄ／２となり、前述のゲート破壊は起こらない。尚、この高速化手段は容量３０１の容量値が大きいほど効果はあり、抵抗３０２の抵抗値が小さいほど効果はある。また、抵抗値がゼロオームの場合、つまり容量３０１のみの場合も同様の動作であり、同じ効果が得られる。
【００３３】
以上の高速化手段によって、本発明のレベルシフトダウン装置１２７は、第２のｐ型ＭＯＳトランジスタ１１６のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第２のｐ型ＭＯＳトランジスタ１１６の耐圧の２倍の電源電圧で動作させることができる。
【００３４】
このように、図１に示すインバータ装置を適用すれば、レベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり、回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊は起こらない。また、電圧クランプ用ＭＯＳトランジスタの耐圧は（ＶＢ＋ＶＵ）／２で良い。
【００３５】
図４は、本発明の第２の実施例にかかるレベルシフトアップ装置１２５のブロック図である。この実施例では、図１の第１の高速化手段１０９をツエナーダイオード４０１に置き換えている。本図において、端子４０２は信号入力端子、端子４０３は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗４０４を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗４０５を接続する。
【００３６】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作は、図１と同じである。
【００３７】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第２のｎ型ＭＯＳトランジスタ１１０がオンしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はほぼグランドレベル付近である。よって、第１のｎ型ＭＯＳトランジスタ１０８はオンし、第１の抵抗１０７の両端に電位差が発生する。一方、第２のｎ型ＭＯＳトランジスタ１１０がオフしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソースのインピーダンスは第２のｎ型ＭＯＳトランジスタ１１０のソース・ドレイン間の寄生容量程度しかなく、かなり高い。本発明の第１の高速化手段（本図ではツエナーダイオード４０１）がない場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００３８】
また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より低くなる領域が発生し（ゲート負バイアス）、第１のｎ型ＭＯＳトランジスタ１０８がゲート破壊する。これに対し、第１の高速化手段（ツエナーダイオード４０１）がある場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がり、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は一瞬遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にあるが、ツエナー電圧ＶＺでクランプされる。
【００３９】
また、このパルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がり、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は一瞬遅れて立ち下がる。しかし、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より０．７Ｖ程度（ツエナーダイオードのＶＦ程度）下がると、本ツエナーダイオード４０１がオンして、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位間のインピーダンスが下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は、ゲート電位とほぼ同じＶｄｄ／２（若干０．７Ｖ程度の差分はある）となり、前述のゲート破壊は起こらない。尚、本手段の場合、ダイオードでも同じゲート破壊防止の効果が得られる。
【００４０】
以上の高速化手段によって、本発明のレベルシフトアップ装置は第１のｎ型ＭＯＳトランジスタ１０８のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第１のｎ型ＭＯＳトランジスタ１０８の耐圧の２倍の電源電圧で動作させることができる。また、本実施例を集積回路化（ＩＣ化）した場合、高速化手段がツエナーダイオードであるため、図２のような容量の場合に比べてＩＣ面積を低減できる。
【００４１】
図５は、本発明の第２の実施例にかかるレベルシフトダウン装置のブロック図である。この実施例では、図１の第２の高速化手段１１５をツエナーダイオード５０１に置き換えている。図５において、端子５０２は信号入力端子、端子５０３は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置１２７と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧の２倍の電圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗５０４を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗５０５を接続する。
【００４２】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作は図１と同じである。
【００４３】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１のｐ型ＭＯＳトランジスタ１１４がオンしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はほぼＶｄｄ付近である。よって、第２のｐ型ＭＯＳトランジスタ１１６はオンし、第４の抵抗１１７の両端に電位差が発生する。一方、第１のｐ型ＭＯＳトランジスタ１１４がオフしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソースのインピーダンスは第１のｐ型ＭＯＳトランジスタ１１４のソース・ドレイン間の寄生容量程度しかなく、かなり高い。
【００４４】
本発明の第２の高速化手段（本図ではツエナーダイオード５０１）がない場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より高くなる領域が発生し（ゲート正バイアス）、第２のｐ型ＭＯＳトランジスタ１１６がゲート破壊する。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００４５】
これに対し、第２の高速化手段（ツエナーダイオード５０１）がある場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がり、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は一瞬遅れて立ち上がる。しかし、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より０．７Ｖ程度（ツエナーダイオードのＶＦ程度）上がると、本ツエナーダイオード５０１がオンして、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位間のインピーダンスが下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はゲート電位とほぼ同じＶｄｄ／２（若干０．７Ｖ程度の差分はある）となり、前述のゲート破壊は起こらない。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がり、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は一瞬遅れて立ち下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソースとゲート電位差は広がる傾向にあるが、ツエナー電圧ＶＺでクランプされる。尚、この高速化手段の場合、ダイオードでも同じゲート破壊防止の効果が得られる。
【００４６】
以上の高速化手段によって、本発明のレベルシフトアップ装置は第２のｐ型ＭＯＳトランジスタ１１６のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第２のｐ型ＭＯＳトランジスタ１１６の耐圧の２倍の電源電圧で動作させることができる。また、本実施例を集積回路化（ＩＣ化）した場合、高速化手段がツエナーダイオードであるため、図３のような容量の場合に比べてＩＣ面積を低減できる。
【００４７】
図６は本発明の第２の実施例にかかる手段を用いたインバータ装置のブロック図である。図６のインバータ装置の基本構成は図１とほぼ同じであるが、図１との違いは中点電位を発生させる中点電位電源１２６の構成である。図６では、第２の抵抗１１１の両端子に第１の容量６０１と第５の抵抗６０２の直列回路を接続し、第３の抵抗１１３の両端子に第２の容量６０３と第６の抵抗６０４の直列回路を接続した。この実施例は、低消費電力化のために第２の抵抗１１１と第３の抵抗１１３の抵抗値を大きくした場合に中点電位端子１１２の電位変化応答性を高速にすることが目的である。このインバータ装置を電源電圧ＶＢが高い製品分野に適用する場合、低消費電力化のために第２の抵抗１１１と第３の抵抗１１３の抵抗値を大きくせざるを得ない。しかし、Ｖｄｄ端子１２４がスイッチングすると、第２の抵抗１１１と第３の抵抗１１３のインピーダンスが高いため、中点電位端子１１２の電位変化が遅くなる。この結果、レベルシフトアップ装置１２５の第１のｎ型ＭＯＳトランジスタのゲート電位変化とレベルシフトダウン装置１２７の第２のｐ型ＭＯＳトランジスタのゲート電位変化が遅くなり、図２、図３、図４、図５で説明したようなゲート破壊が起こる。
【００４８】
このため高速化手段として、第１の容量６０１、第５の抵抗６０２、第２の容量６０３と第６の抵抗６０４を追加した。尚、これら容量の容量値及び抵抗の抵抗値は第２の抵抗１１１及び第３の抵抗１１３のインピーダンスより低くなるよう決める。
【００４９】
図６では、上アーム電力用スイッチング素子１０１及び下アーム電力用スイッチング素子１０２をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。上アーム電源１１８の電位差をＶＵとし、インバータ出力端子１２２を基準とする。下アーム電源１１９の電位差をＶＬとし、主電源の負電位端子１２３を基準とする。制御装置１２０は上アーム電力用スイッチング素子１０１と下アーム電力用スイッチング素子１０２を同時にオンしないよう制御する。
【００５０】
上アーム電力用スイッチング素子１０１がオンし、下アーム電力用スイッチング素子１０２がオフしているときはインバータ出力端子１２２の電位はＶＢとなるので、Ｖｄｄ端子１２４の電位はＶＢ＋ＶＵとなる。また、上アーム電力用スイッチング素子１０１がオフし、下アーム電力用スイッチング素子１０２がオンしているときはインバータ出力端子１２２の電位は０Ｖとなるので、Ｖｄｄ端子１２４の電位はＶＵとなる。よって、Ｖｄｄ端子１２４の電位はＶＵからＶＢ＋ＶＵまで変化する。
【００５１】
図６において、レベルシフトアップ装置１２５、レベルシフトダウン装置１２７、上アーム駆動装置１０３、下アーム駆動装置１０４、上アーム状態検出装置１０５及び下アーム状態検出装置１０６の動作は図１と同じであるが、中点電位電源１２６の動作が異なるので本電源の動作を説明する。
【００５２】
まず、Ｖｄｄ端子１２４が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のとき、第２の抵抗１１１と第３の抵抗１１３の各抵抗値が同じとすると中点電位端子１１２の電位はＶｄｄ／２となる。（Ｖｄｄ端子の電位がＶＵのときは中点電位端子の電位はＶＵ／２、Ｖｄｄ端子の電位がＶＢ＋ＶＵのときは中点電位端子の電位はＶＢ／２＋ＶＵ／２となる。）尚、このときの動作は図１と同じである。
【００５３】
次に、Ｖｄｄ端子１２４の電位が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１の容量６０１と第５の抵抗６０２の直列回路のインピーダンスが第２の抵抗１１１のインピーダンスより低く、且つ第２の容量６０３と第６の抵抗６０４のインピーダンスが第３の抵抗１１３のインピーダンスより低いため、Ｖｄｄ端子１２４の電位が立ち上がると同時に中点電位端子１１２電位も立ち上がり、Ｖｄｄ端子１２４の電位が立ち下がると同時に中点電位端子１１２の電位も立ち下がる。よって、本容量及び抵抗がない場合に比べて中点電位端子１１２の電位変化の応答性が高速になる。
【００５４】
このように、図６に示すインバータ装置を適用すれば、低消費電力化のため第２の抵抗１１１及び第３の抵抗１１３の抵抗値を大きくした場合でも、中点電位電源の高速化とレベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊は起こらない。また、電圧クランプ用ＭＯＳトランジスタの耐圧は（ＶＢ＋ＶＵ）／２で良い。
【００５５】
図７は、本発明の第３の実施例にかかるインバータ装置のブロック図である。図７は、図１の単相インバータ装置を用いた三相インバータ装置の例である。
【００５６】
三相インバータ装置は、第１の上アーム電力用スイッチング素子７０４、第１の上アーム還流用ダイオード７０５、第２の上アーム電力用スイッチング素子７０６、第２の上アーム還流用ダイオード７０７、第３の上アーム電力用スイッチング素子７０８、第３の上アーム還流用ダイオード７０９、第１の下アーム電力用スイッチング素子７１０、第１の下アーム還流用ダイオード７１１、第２の下アーム電力用スイッチング素子７１２、第２の下アーム還流用ダイオード７１３、第３の下アーム電力用スイッチング素子７１４、第３の下アーム還流用ダイオード７１５、第１の上アーム駆動装置７１６、第２の上アーム駆動装置７１７、第３の上アーム駆動装置７１８、第１の下アーム駆動装置７１９、第２の下アーム駆動装置７２０、第３の下アーム駆動装置７２１、第１の上アーム状態検出装置７２２、第２の上アーム状態検出装置７２３、第３の上アーム状態検出装置７２４、第１の下アーム状態検出装置７２５、第２の下アーム状態検出装置７２６、第３の下アーム状態検出装置７２７、第１の上アーム電源７２８、第２の上アーム電源７２９、第３の上アーム電源７３０、下アーム電源７３１、第１のレベルシフトアップ装置７３２、第２のレベルシフトアップ装置７３３、第３のレベルシフトアップ装置７３４、第１の抵抗７３５、第２の抵抗７３６、第３の抵抗７３７、第４の抵抗７３８、第５の抵抗７３９、第６の抵抗７４０、第１のレベルシフトダウン装置７４１、第２のレベルシフトダウン装置７４２、第３のレベルシフトダウン装置７４３、制御装置１２０を備えて構成される。
【００５７】
端子７０１は第１のインバータ出力端子、端子７０２は第２のインバータ出力端子、端子７０３は第３のインバータ出力端子、端子１２１は主電源の正電位端子、端子１２３は主電源の負電位端子に接続されたＧＮＤ端子、端子７４４は第１のＶｄｄ端子、端子７４５は第２のＶｄｄ端子、端子７４６は第３のＶｄｄ端子である。
【００５８】
図７において、第１の上アーム電力用スイッチング素子７０４、第２の上アーム電力用スイッチング素子７０６、第３の上アーム電力用スイッチング素子７０８、第１の下アーム電力用スイッチング素子７１０、第２の下アーム電力用スイッチング素子７１２、第３の下アーム電力用スイッチング素子７１４をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は、主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。
【００５９】
第１の抵抗７３５と第２の抵抗７３６は、第１のＶｄｄ端子７４４とＧＮＤ端子１２３との間に直列に接続され、第１のレベルシフトアップ装置７３２と第１のレベルシフトダウン装置７４１に必要な電位Ｖｄｄ１／２を発生させる。尚、第１のＶｄｄ端子７４４の電位をＶｄｄ１とする。
【００６０】
第３の抵抗７３７と第４の抵抗７３８は、第２のＶｄｄ端子７４５とＧＮＤ端子１２３との間に直列に接続され、第２のレベルシフトアップ装置７３３と第２のレベルシフトダウン装置７４２に必要な電位Ｖｄｄ２／２を発生させる。尚、第２のＶｄｄ端子７４５の電位をＶｄｄ２とする。
【００６１】
第５の抵抗７３９と第６の抵抗７４０は、第３のＶｄｄ端子７４６とＧＮＤ端子１２３との間に直列に接続され、第３のレベルシフトアップ装置７３４と第３のレベルシフトダウン装置７４３に必要な電位Ｖｄｄ３／２を発生させる。尚、第３のＶｄｄ端子７４６の電位をＶｄｄ３とする。
【００６２】
本実施例は、図１の単相インバータを３個並列に接続した構成であり、各単相インバータ装置の動作は図１と同じである。制御装置１２０は、各単相インバータに制御信号を送り、各相の上アーム電力用スイッチング素子及び下アーム電力用スイッチング素子のオン、オフを制御する。また、制御装置１２０は各単相インバータ装置から上アーム状態検出装置及び下アーム状態検出装置の検出値を受け取り、各単相インバータ装置の制御パターンを設定する。
【００６３】
図８は、本発明を用いたインバータ装置の第４の実施例である。図８は、図７の三相インバータ装置において、各相の駆動装置、状態検出装置、レベルシフトアップ装置、レベルシフトダウン装置、中点電位電源を集積回路化（モノリシックＩＣ化）した例である。
【００６４】
この実施例では、第１の上アーム駆動回路８０２、第１の上アーム状態検出回路８０３、第２の上アーム駆動回路８０４、第２の上アーム状態検出回路８０５、第３の上アーム駆動回路８０６、第３の上アーム状態検出回路８０７、第１の下アーム駆動回路８０８、第１の下アーム状態検出回路８０９、第２の下アーム駆動回路８１０、第２の下アーム状態検出回路８１１、第３の下アーム駆動回路８１２、第３の下アーム状態検出回路８１３、第１のレベルシフトアップ回路８１４、第１のレベルシフトダウン回路８１５、第２のレベルシフトアップ回路８１６、第２のレベルシフトダウン回路８１７、第３のレベルシフトアップ回路８１８、第３のレベルシフトダウン回路８１９、第１の中点電位電源８２０、第２の中点電位電源８２１、第３の中点電位電源８２２をモノリシックＩＣ８０１に搭載している。
【００６５】
モノリシックＩＣ８０１には、第１の上アーム電源８２３、第２の上アーム電源８２４、第３の上アーム電源８２５、下アーム電源８２６が接続される。
【００６６】
図８の動作は図７と同じである。本実施例の場合、ＩＣ化により部品点数が大幅に低減し低コスト化できる。
【００６７】
図９のブロック図を用いて、本発明にかかるインバータ装置をモータへの適用した例を説明する。
【００６８】
この実施例のインバータ装置９０１は、図７または図８のインバータ装置がこれに相当する。制御装置１２０によって制御されるインバータ装置９０１の第１のインバータ出力端子７０１、第２のインバータ出力端子７０２、第３のインバータ出力端子７０３に、三相モータ９０２が接続される。第１の電流検出装置９０３、第２の電流検出装置９０４、第３の電流検出装置９０５検出信号が制御装置１２０へ入力される。さらに、インバータ装置９０１の主電源の正電位端子１２１、主電源の負電位端子に接続されたＧＮＤ端子１２３に、主電源９０６が接続される。
【００６９】
インバータ装置９０１の第１のインバータ出力端子７０１を流れる出力電流は第１の電流検出装置９０３で検出され、制御装置１２０へ送られる。制御装置１２０はその検出値に応じた制御信号を本発明のインバータ装置９０１へ送る。その他の電流検出装置の動作も同様である。また、制御装置１２０は本発明のインバータ装置９０１から上アーム状態検出装置及び下アーム状態検出装置の検出値を受け取り、各単相インバータ装置の制御パターンを設定する。
【００７０】
本適用例の場合、モータシステム全体の信頼性が向上するとともに、図８のようなＩＣ化により部品点数が大幅に低減し低コスト化できる。
【００７１】
【発明の効果】
本発明によれば、インバータ装置のレベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり、回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、レベルシフトアップ回路及びレベルシフトダウン回路は電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができるためインバータ装置の高耐圧化が可能である。
【図面の簡単な説明】
【図１】本発明を用いたインバータ装置の第１の実施例。
【図２】本発明のレベルシフトアップ装置の第１の実施例。
【図３】本発明のレベルシフトダウン装置の第１の実施例。
【図４】本発明のレベルシフトアップ装置の第２の実施例。
【図５】本発明のレベルシフトダウン装置の第２の実施例。
【図６】本発明を用いたインバータ装置の第２の実施例。
【図７】本発明を用いたインバータ装置の第３の実施例。
【図８】本発明を用いたインバータ装置の第４の実施例。
【図９】本発明インバータ装置のモータへの適用例。
【図１０】従来のインバータ装置に用いられているレベルシフト回路の一例。
【符号の説明】
１０１ 上アーム電力用スイッチング素子
１０２ 下アーム電力用スイッチング素子
１０３ 上アーム駆動装置
１０４ 下アーム駆動装置
１０５ 上アーム状態検出装置
１０６ 下アーム状態検出装置
１０７ 第１の抵抗
１０８ 第１のｎ型ＭＯＳトランジスタ
１０９ 第１の高速化手段（ゲートの電位変動に追随するようにソース電位が変動するデバイス）
１１０ 第２のｎ型ＭＯＳトランジスタ
１１１ 第２の抵抗
１１２ 中点電位端子
１１３ 第３の抵抗
１１４ 第１のｐ型ＭＯＳトランジスタ
１１６ 第２のｐ型ＭＯＳトランジスタ
１１５ 第２の高速化手段（ゲートの電位変動ｄＶ／ｄｔに追随するようにソース電位が変動するデバイス）
１１７ 第４の抵抗
１１８ 上アーム電源
１１９ 下アーム電源
１２０ 制御装置
１２１ 主電源の正電位端子
１２２ インバータ出力端子
１２３ ＧＮＤ端子
１２４ Ｖｄｄ端
１２５ レベルシフトアップ装置
１２６ 中点電位電源（Ｖｄｄ／２）
１２７ レベルシフトダウン装置
２０１ 容量
２０２ 抵抗
２０３ パルス電圧源
２０４ 信号入力端子
２０５ 信号出力端子
２０６ 抵抗
２０７ 抵抗
３０１ 容量
３０２ 抵抗
３０４ 信号入力端子
３０５ 信号出力端子
３０６ 抵抗
３０７ 抵抗
４０１ ツエナーダイオード
４０２ 信号入力端子
４０３ 信号出力端子
４０４ 抵抗
４０５ 抵抗
５０１ ツエナーダイオード
５０２ 信号入力端子
５０３ 信号出力端子
５０４ 抵抗
５０５ 抵抗
６０１ 第１の容量
６０２ 第５の抵抗
６０３ 第２の容量
６０４ 第６の抵抗
７０１ 第１のインバータ出力端子
７０２ 第２のインバータ出力端子
７０３ 第３のインバータ出力端子
７０４ 第１の上アーム電力用スイッチング素子
７０５ 第１の上アーム還流用ダイオード
７０６ 第２の上アーム電力用スイッチング素子
７０７ 第２の上アーム還流用ダイオード
７０８ 第３の上アーム電力用スイッチング素子
７０９ 第３の上アーム還流用ダイオード
７１０ 第１の下アーム電力用スイッチング素子
７１１ 第１の下アーム還流用ダイオード
７１２ 第２の下アーム電力用スイッチング素子
７１３ 第２の下アーム還流用ダイオード
７１４ 第３の下アーム電力用スイッチング素子
７１５ 第３の下アーム還流用ダイオード
７１６ 第１の上アーム駆動装置
７１７ 第２の上アーム駆動装置
７１８ 第３の上アーム駆動装置
７１９ 第１の下アーム駆動装置
７２０ 第２の下アーム駆動装置
７２１ 第３の下アーム駆動装置
７２２ 第１の上アーム状態検出装置
７２３ 第２の上アーム状態検出装置
７２４ 第３の上アーム状態検出装置
７２５ 第１の下アーム状態検出装置
７２６ 第２の下アーム状態検出装置
７２７ 第３の下アーム状態検出装置
７２８ 第１の上アーム電源
７２９ 第２の上アーム電源
７３０ 第３の上アーム電源
７３１ 下アーム電源
７３２ 第１のレベルシフトアップ装置
７３３ 第２のレベルシフトアップ装置
７３４ 第３のレベルシフトアップ装置
７３５ 第１の抵抗
７３６ 第２の抵抗
７３７ 第３の抵抗
７３８ 第４の抵抗
７３９ 第５の抵抗
７４０ 第６の抵抗
７４１ 第１のレベルシフトダウン装置
７４２ 第２のレベルシフトダウン装置
７４３ 第３のレベルシフトダウン装置
７４４ 第１のＶｄｄ端子
７４５ 第２のＶｄｄ端子
７４６ 第３のＶｄｄ端子
８０１ モノリシックＩＣ
８０２ 第１の上アーム駆動回路
８０３ 第１の上アーム状態検出回路
８０４ 第２の上アーム駆動回路
８０５ 第２の上アーム状態検出回路
８０６ 第３の上アーム駆動回路
８０７ 第３の上アーム状態検出回路
８０８ 第１の下アーム駆動回路
８０９ 第１の下アーム状態検出回路
８１０ 第２の下アーム駆動回路
８１１ 第２の下アーム状態検出回路
８１２ 第３の下アーム駆動回路
８１３ 第３の下アーム状態検出回路
８１４ 第１のレベルシフトアップ回
８１５ 第１のレベルシフトダウン回路
８１６ 第２のレベルシフトアップ回路
８１７ 第２のレベルシフトダウン回路
８１８ 第３のレベルシフトアップ回路
８１９ 第３のレベルシフトダウン回路
８２０ 第１の中点電位電源
８２１ 第２の中点電位電源
８２２ 第３の中点電位電源
８２３ 第１の上アーム電源
８２４ 第２の上アーム電源
８２５ 第３の上アーム電源
８２６ 下アーム電源
９０１ 本発明のインバータ装置で図７または図８がこれに相当する
９０２ 三相モータ
９０３ 第１の電流検出装置
９０４ 第２の電流検出装置
９０５ 第３の電流検出装置
９０６ 主電源
【発明の属する技術分野】
本発明は、主電源端子間に接続された電力用スイッチング素子からなるインバータ装置に関し、特に低圧側回路から高圧側回路に制御信号を高速に伝達する高耐圧レベルシフトアップ回路及び高圧側回路から低圧側回路に状態検出信号を高速に伝達する高耐圧レベルシフトダウン回路を備えたインバータ装置に関する。本発明は、例えば自動車用または家電用もしくは産業用のインバータ装置などに使用される。
【従来の技術】
従来、主電源端子間に直列接続された第１の電力用スイッチング素子（上アームスイッチング素子）と第２の電力用スイッチング用素子（下アームスイッチング素子）からなるインバータ装置において、上アームスイッチング素子を制御する制御信号を伝達するレベルシフト回路にはＭＯＳトランジスタなどが用いられていた。このレベルシフト回路には、主電源電圧に加えてスイッチング時のサージ電圧が印加されるため高耐圧ＭＯＳトランジスタが用いられるが、高耐圧ＭＯＳトランジスタは高速な回路動作には向かない。このため耐圧の低いＭＯＳトランジスタを何個か直列にカスケード接続して、回路に印加される電圧を分担する方式がある（例えば、特許文献１の「レベルシフト回路」を参照）。
【０００２】
図１０にその一例を示す。正電圧側電源端子１２１と負電圧側電源端子１２３との間にＭＯＳトランジスタＭ２、Ｍ９及びＭ４が直列に接続され、ＭＯＳトランジスタＭ９のゲート端子には端子１１２から電源電圧Ｖｄｄの半分の電圧が印加されている。同様にＭＯＳトランジスタＭ１、Ｍ８及びＭ３も上記電源電圧端子間に直列に接続され、ＭＯＳトランジスタＭ８のゲート端子には端子１１２から電源電圧Ｖｄｄの半分の電圧が印加されている。また、ＭＯＳトランジスタＭ５は、このレベルシフト回路の出力用ＭＯＳトランジスタである。ＭＯＳトランジスタＭ２がオンするとＭＯＳトランジスＭ９もオンし、ＭＯＳトランジスＭ３のゲート端子はＧＮＤレベルになる。この結果、ＭＯＳトランジスＭ３がオンしＭＯＳトランジスＭ５のゲート端子がＶｄｄレベルとなり、ＭＯＳトランジスＭ５はオフする。一方、ＭＯＳトランジスＭ２がオフするとＭＯＳトランジスＭ２、Ｍ９には電流が流れず、両素子のソース端子とドレイン端子にはＶｄｄ／２の電圧が均等に印加される。同時にＭＯＳトランジスＭ１、Ｍ８はオンしているためＭＯＳトランジスＭ５のゲート端子はＧＮＤレベルとなり、ＭＯＳトランジスＭ５はオンする。この回路の場合、ＭＯＳトランジスＭ９が電源電圧Ｖｄｄの半分の電圧にクランプするため、ＭＯＳトランジスＭ２の耐圧はＭＯＳトランジスＭ９が無い場合に比べＶｄｄの半分でよい。
【０００３】
【特許文献１】
特開平１１−２０５１２３号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術では、電力用スイッチング素子（この例ではＩＢＧＴ）がスイッチングすると、インバータの出力端子には０Ｖから主電源電圧ＶＢＢまで変化するようなパルス電圧が印加される。このため上アーム電源電圧をＶｃとすると、本レベルシフト回路の電源ＶｄｄはＶｃからＶＢＢ＋Ｖｃまで電圧変化する。ＭＯＳトランジスＭ２がオフしている場合、本電源Ｖｄｄの電位が立ち下がると、ＭＯＳトランジスＭ９のゲートとソース間電圧が負バイアスになりゲート破壊することが考えられる。なぜなら、ＭＯＳトランジスＭ２がオフのとき、ＭＯＳトランジスＭ９ソースのインピータンスが高くなり、ＭＯＳトランジスＭ９ゲートの立ち下がり時間よりＭＯＳトランジスＭ９のソースの立ち下がり時間が遅くなるためである。
【０００５】
本発明の目的は、前記問題点をなくすことであって、電圧クランプ用ＭＯＳトランジスタのスイッチング動作の高速化と高耐圧特性を有するレベルシフト回路を備えたインバータ装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、電圧クランプ用ＭＯＳトランジスタのゲートとソース間に高速化手段を設ける。この高速化手段の具体例としては容量又は容量と抵抗の直列回路が考えられる。また、別の高速化手段としてＭＯＳトランジスタのゲートにカソードを接続し、ソースにアノードを接続したダイオード又はツエナーダイオードが考えられる。
【０００７】
上記の手段によれば、ＭＯＳトランジスタのゲートとソース間インピーダンスが下がるため電圧クランプ用ＭＯＳトランジスタのゲートの電圧変動に対してソース電位が追随する。この結果、スイッチングが高速化するとともに、ゲートとソース間電圧の負バイアスがなくなりゲート破壊を防げるためインバータ装置の信頼性が向上する。また、このレベルシフト回路は電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができる。
【０００８】
また、上記の別の高速化手段によれば、ＭＯＳトランジスタのゲート電位がソース電位より下がっても、０．７Ｖ程度（ダイオードのＶＦ）でダイオードがオンし、ＭＯＳトランジスタのゲートとソースは低インピーダンスになる。この結果、スイッチングが高速化するとともに、ゲートとソース間電圧の負バイアスがなくなりゲート破壊を防げるげるためインバータ装置の信頼性が向上する。また、このレベルシフト回路は、電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができる。
【０００９】
【発明の実施の形態】
図１は本発明の第１の実施例にかかるインバータ装置の構成を示すブロック図である。図１において、インバータ装置は、上アーム電力用スイッチング素子１０１、下アーム電力用スイッチング素子１０２、上アーム駆動装置１０３、下アーム駆動装置１０４、上アーム状態検出装置１０５、下アーム状態検出装置１０６、第１の抵抗１０７および第１のｎ型ＭＯＳトランジスタ１０８および第１の高速化手段１０９ならびに第２のｎ型ＭＯＳトランジスタ１１０からなるレベルシフトアップ装置１２５、第２の抵抗１１１および中点電位端子１１２ならび第３の抵抗１１３からなる中点電位電源（Ｖｄｄ／２）１２６、第１のｐ型ＭＯＳトランジスタ１１４および第２のｐ型ＭＯＳトランジスタ１１６および第２の高速化手段１１５ならびに第４の抵抗１１７からなるレベルシフトダウン装置１２７、上アーム電源１１８、下アーム電源１１９、制御装置１２０、主電源の正電位端子１２１、インバータ出力端子１２２、ＧＮＤ端子１２３、Ｖｄｄ端子１２４を、図示のように接続して構成される。
【００１０】
上アーム駆動装置１０３は上アーム電力用スイッチング素子１０１を駆動する手段である。下アーム駆動装置１０４は下アーム電力用スイッチング素子１０２を駆動する手段である。上アーム状態検出装置１０５は上アーム電力用スイッチング素子１０１の動作状態などを監視する手段である。下アーム状態検出装置１０６は下アーム電力用スイッチング素子１０２の動作状態などを監視する手段である。第１の高速化手段１０９は第１のｎ型ＭＯＳトランジスタ１０８のゲートとソース間に接続され、ゲートの電位変動に追随するようにソース電位が変動するデバイスで構成される。第２の高速化手段１１５は第２のｐ型ＭＯＳトランジスタ１１６のゲートとソース間に接続され、ゲートの電位変動に追随するようにソース電位が変動するデバイスで構成される。ＧＮＤ端子１２３は主電源の負電位端子に接続される。Ｖｄｄ端子１２４は上アーム電源１１８の正電位端子に接続される。
【００１１】
図１では、上アーム電力用スイッチング素子１０１及び下アーム電力用スイッチング素子１０２をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は、主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。上アーム電源１１８の電位差をＶＵとし、インバータ出力端子１２２を基準とする。下アーム電源１１９の電位差をＶＬとし、主電源の負電位端子１２３を基準とする。第２の抵抗１１１と第３の抵抗１１３はＶｄｄ端子１２４とＧＮＤ端子１２３との間に直列に接続され、各抵抗値は同じとすると中点電位端子１１２の電位はＶｄｄ／２となる。
【００１２】
制御装置１２０は、上アーム電力用スイッチング素子１０１と下アーム電力用スイッチング素子１０２を同時にオンしないよう制御する。上アーム電力用スイッチング素子１０１がオンし、下アーム電力用スイッチング素子１０２がオフしているときはインバータ出力端子１２２の電位はＶＢとなるので、Ｖｄｄ端子１２４の電位はＶＢ＋ＶＵとなる。また、上アーム電力用スイッチング素子１０１がオフし、下アーム電力用スイッチング素子１０２がオンしているときはインバータ出力端子１２２の電位は０Ｖとなるので、Ｖｄｄ端子１２４の電位はＶＵとなる。よって、Ｖｄｄ端子１２４の電位はＶＵからＶＢ＋ＶＵまで変化する。
【００１３】
まず、上アームの各装置に関する動作を説明する。本発明のレベルシフトアップ装置１２５は、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０、第１の抵抗１０７及び第１の高速化手段１０９で構成される。このインバータ装置では、制御装置１２０から上アーム電力用スイッチング素子１０１のオン、オフを制御する制御信号を上アームへ電圧変換する。この変換後の制御信号は、上アーム駆動装置１０３に入り、インバータ出力端子１２２を基準とする電位差ＶＵのパルス信号に電圧増幅して上アーム電力用スイッチング素子１０１のゲート端子に印加される。
【００１４】
また、本発明のレベルシフトダウン装置１２７は、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６、第４の抵抗１１７及び第２の高速化手段１１５で構成される。このインバータ本装置では、上アーム状態検出装置１０５からの検出信号を下アーム側へ電圧変換し、制御装置１２０へ伝達する。尚、上アーム状態検出装置１０５は、上アーム電力用スイッチング素子１０１の過電流及び過温度、あるいは上アーム電源の過電圧及び不足電圧などの上アーム各装置状態を検出する。また、この検出出力は上アーム駆動装置１０３にも入り、過電流、過温度などの異常時には上アーム電力用スイッチング素子１０１を停止させる。
【００１５】
次に、下アームの各装置に関する動作を説明する。制御装置１２０から下アーム電力用スイッチング素子１０２のオン、オフを制御する信号が下アーム駆動装置１０４に入り、ＧＮＤ端子１２３を基準とする電位差ＶＬのパルス信号に電圧増幅して下アーム電力用スイッチング素子１０２のゲート端子に印加される。下アーム状態検出装置１０６は、下アーム電力用スイッチング素子１０２の過電流及び過温度、あるいは下アーム電源の過電圧及び不足電圧などの下アーム各装置状態を検出し、制御装置１２０へ伝達する。また、この検出出力は、下アーム駆動装置１０４にも入り、過電流、過温度などの異常時には下アーム電力用スイッチング素子１０２を停止させる。
【００１６】
次に、レベルシフトアップ装置１２５の詳細な回路動作を説明する。説明の都合上、図１のレベルシフトアップ装置１２５を抜き出した図２を用いて説明する。
【００１７】
図２は、本発明の第１の実施例にかかるレベルシフトアップ装置１２５の構成を説明する図である。この実施例では、図１の第１の高速化手段１０９を容量２０１と抵抗２０２の直列回路に置き換えている。図２において、端子２０４は信号入力端子、端子２０５は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０が動作する電圧以上である。また、このパルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗２０６を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗２０７を接続する。
【００１８】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作を説明する。信号入力端子２０４に第２のｎ型ＭＯＳトランジスタ１１０の閾値電圧を入力すると第２のｎ型ＭＯＳトランジスタ１１０がオンし、第１のｎ型ＭＯＳトランジスタ１０８のソース電位がグランドレベル付近まで下がる。すると、第１のｎ型ＭＯＳトランジスタ１０８がオンし、第１の抵抗１０７に電流が流れ、信号出力端子２０５とＶｄｄ端子１２４に電位差が発生する。一方、信号入力端子２０４に第２のｎ型ＭＯＳトランジスタ１１０の閾値電圧より小さい電圧を入力すると第２のｎ型ＭＯＳトランジスタ１１０がオフする。第１のｎ型ＭＯＳトランジスタ１０８と第２のｎ型ＭＯＳトランジスタ１１０が同一の電気特性だとすると、各ＭＯＳトランジスタのソース・ドレイン間にはパルス電源電圧Ｖｄｄが均等に配分されるため、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は約Ｖｄｄ／２（ＶＵ／２又はＶＵ／２＋ＶＢ／２）となる。よって、第１のｎ型ＭＯＳトランジスタ１０８がオフし、第１の抵抗１０７には電流が流れず、信号出力端子２０５とＶｄｄ端子１２４に電位差が発生しない。これにより、信号入力端子２０４に入力された電圧パルス信号がレベルシフトされ信号出力端子２０５から電圧パルス信号が出力される。
【００１９】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第２のｎ型ＭＯＳトランジスタ１１０がオンしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はほぼグランドレベル付近である。よって、第１のｎ型ＭＯＳトランジスタ１０８はオンし、第１の抵抗１０７の両端に電位差が発生する。一方、第２のｎ型ＭＯＳトランジスタ１１０がオフしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソースのインピーダンスは第２のｎ型ＭＯＳトランジスタ１１０のソース・ドレイン間の寄生容量程度しかなく、かなり高い。
【００２０】
本発明の第１の高速化手段（本図では容量２０１と抵抗２０２）がない場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００２１】
また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より低くなる領域が発生し（ゲート負バイアス）、第１のｎ型ＭＯＳトランジスタ１０８がゲート破壊する。
【００２２】
これに対し、第１の高速化手段（容量２０１と抵抗２０２）がある場合、第１のｎ型ＭＯＳトランジスタ１０８のゲートとソース間インピーダンスが低くなる。（ゲートとソースはほぼ同電位）よって、本パルス電圧が立ち上がるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位はほぼ同時に立ち上がる。また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位はほぼ同時に立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はゲート電位とほぼ同じＶｄｄ／２となり、前述のゲート破壊は起こらない。
【００２３】
尚、この高速化手段は、容量２０１の容量値が大きいほど効果はあり、抵抗２０２の抵抗値が小さいほど効果はある。また、抵抗値がゼロオームの場合、つまり容量２０１のみの場合も同様の動作であり、同じ効果が得られる。
【００２４】
以上の高速化手段によって、本発明のレベルシフトアップ装置１２５は、第１のｎ型ＭＯＳトランジスタ１０８のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第１のｎ型ＭＯＳトランジスタ１０８の耐圧の２倍の電源電圧で動作させることができる。
【００２５】
次に、レベルシフトダウン装置の詳細な回路動作を説明する。説明の都合上、図１のレベルシフトダウン装置１２７を抜き出した図３を用いて説明する。
【００２６】
図３は、本発明の第１の実施例にかかるレベルシフトダウン装置１２７の構成を説明するブロック図である。本実施例では、図１の第２の高速化手段１１５を容量３０１と抵抗３０２の直列回路に置き換えている。図３において、端子３０４は信号入力端子、端子３０５は信号出力端子である。その他の構成要素は、図１のレベルシフトダウン装置１２７と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗３０６を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗３０７を接続する。
【００２７】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作を説明する。信号入力端子３０４に第１のｐ型ＭＯＳトランジスタ１１４の閾値電圧を入力すると、第１のｐ型ＭＯＳトランジスタ１１４がオンし、第２のｐ型ＭＯＳトランジスタ１１６のソース電位がＶｄｄ付近まで上がる。すると、第２のｐ型ＭＯＳトランジスタ１１６がオンし、第４の抵抗１１７に電流が流れ、信号出力端子３０５とＧＮＤ端子１２３に電位差が発生する。
【００２８】
一方、信号入力端子３０４に第１のｐ型ＭＯＳトランジスタ１１４の閾値電圧より小さい電圧を入力すると、第１のｐ型ＭＯＳトランジスタ１１４がオフする。第１のｐ型ＭＯＳトランジスタ１１４と第２のｐ型ＭＯＳトランジスタ１１６が同一の電気特性だとすると、各ＭＯＳトランジスタのソース・ドレイン間にはパルス電源電圧Ｖｄｄが均等に配分されるため、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は約Ｖｄｄ／２（ＶＵ／２又はＶＵ／２＋ＶＢ／２）となる。
【００２９】
よって、第２のｐ型ＭＯＳトランジスタ１１６がオフし、第４の抵抗１１７には電流が流れず、信号出力端子３０５とＧＮＤ端子１２３に電位差が発生しない。これにより、信号入力端子３０４に入力された電圧パルス信号がレベルシフトされ信号出力端子３０５から電圧パルス信号が出力される。
【００３０】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１のｐ型ＭＯＳトランジスタ１１４がオンしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はほぼＶｄｄ付近である。よって、第２のｐ型ＭＯＳトランジスタ１１６はオンし、第４の抵抗１１７の両端に電位差が発生する。一方、第１のｐ型ＭＯＳトランジスタ１１４がオフしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソースのインピーダンスは、第１のｐ型ＭＯＳトランジスタ１１４のソース・ドレイン間の寄生容量程度しかなく、かなり高い。本発明の第２の高速化手段（本図では容量３０１と抵抗３０２）がない場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より高くなる領域が発生し（ゲート正バイアス）、第２のｐ型ＭＯＳトランジスタ１１６がゲート破壊する。
【００３１】
また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は遅れて立ち下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソースとゲート電位差は広がる傾向にある。これに対し、第２の高速化手段（容量３０１と抵抗３０２）がある場合、第２のｐ型ＭＯＳトランジスタ１１６のゲートとソース間インピーダンスが低くなる。（ゲートとソースはほぼ同電位）よって、本パルス電圧が立ち上がるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位はほぼ同時に立ち上がる。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位はほぼ同時に立ち下がる。
【００３２】
この結果、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は、ゲート電位とほぼ同じＶｄｄ／２となり、前述のゲート破壊は起こらない。尚、この高速化手段は容量３０１の容量値が大きいほど効果はあり、抵抗３０２の抵抗値が小さいほど効果はある。また、抵抗値がゼロオームの場合、つまり容量３０１のみの場合も同様の動作であり、同じ効果が得られる。
【００３３】
以上の高速化手段によって、本発明のレベルシフトダウン装置１２７は、第２のｐ型ＭＯＳトランジスタ１１６のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第２のｐ型ＭＯＳトランジスタ１１６の耐圧の２倍の電源電圧で動作させることができる。
【００３４】
このように、図１に示すインバータ装置を適用すれば、レベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり、回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊は起こらない。また、電圧クランプ用ＭＯＳトランジスタの耐圧は（ＶＢ＋ＶＵ）／２で良い。
【００３５】
図４は、本発明の第２の実施例にかかるレベルシフトアップ装置１２５のブロック図である。この実施例では、図１の第１の高速化手段１０９をツエナーダイオード４０１に置き換えている。本図において、端子４０２は信号入力端子、端子４０３は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｎ型ＭＯＳトランジスタ１０８、第２のｎ型ＭＯＳトランジスタ１１０が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗４０４を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗４０５を接続する。
【００３６】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作は、図１と同じである。
【００３７】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第２のｎ型ＭＯＳトランジスタ１１０がオンしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソース電位はほぼグランドレベル付近である。よって、第１のｎ型ＭＯＳトランジスタ１０８はオンし、第１の抵抗１０７の両端に電位差が発生する。一方、第２のｎ型ＭＯＳトランジスタ１１０がオフしている場合、第１のｎ型ＭＯＳトランジスタ１０８のソースのインピーダンスは第２のｎ型ＭＯＳトランジスタ１１０のソース・ドレイン間の寄生容量程度しかなく、かなり高い。本発明の第１の高速化手段（本図ではツエナーダイオード４０１）がない場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００３８】
また、本パルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より低くなる領域が発生し（ゲート負バイアス）、第１のｎ型ＭＯＳトランジスタ１０８がゲート破壊する。これに対し、第１の高速化手段（ツエナーダイオード４０１）がある場合、本パルス電圧が立ち上がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち上がり、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は一瞬遅れて立ち上がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にあるが、ツエナー電圧ＶＺでクランプされる。
【００３９】
また、このパルス電圧が立ち下がりるとき第１のｎ型ＭＯＳトランジスタ１０８のゲート電位はほぼ同時に立ち下がり、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は一瞬遅れて立ち下がる。しかし、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位がソース電位より０．７Ｖ程度（ツエナーダイオードのＶＦ程度）下がると、本ツエナーダイオード４０１がオンして、第１のｎ型ＭＯＳトランジスタ１０８のゲート電位とソース電位間のインピーダンスが下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は、ゲート電位とほぼ同じＶｄｄ／２（若干０．７Ｖ程度の差分はある）となり、前述のゲート破壊は起こらない。尚、本手段の場合、ダイオードでも同じゲート破壊防止の効果が得られる。
【００４０】
以上の高速化手段によって、本発明のレベルシフトアップ装置は第１のｎ型ＭＯＳトランジスタ１０８のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第１のｎ型ＭＯＳトランジスタ１０８の耐圧の２倍の電源電圧で動作させることができる。また、本実施例を集積回路化（ＩＣ化）した場合、高速化手段がツエナーダイオードであるため、図２のような容量の場合に比べてＩＣ面積を低減できる。
【００４１】
図５は、本発明の第２の実施例にかかるレベルシフトダウン装置のブロック図である。この実施例では、図１の第２の高速化手段１１５をツエナーダイオード５０１に置き換えている。図５において、端子５０２は信号入力端子、端子５０３は信号出力端子である。その他の構成要素は、図１のレベルシフトアップ装置１２７と同じである。動作の説明上、パルス電圧源２０３をＶｄｄ端子１２４とＧＮＤ端子１２３の間に接続する。尚、本パルス電圧のローレベルはＶＵとし、第１のｐ型ＭＯＳトランジスタ１１４、第２のｐ型ＭＯＳトランジスタ１１６が動作する電圧以上である。また、本パルス電圧のハイレベルはＶＵ＋ＶＢとし、各ＭＯＳトランジスタの耐圧の２倍の電圧を超えない電圧とする。また、中点電位端子１１２の電位Ｖｄｄ／２を発生させるため、Ｖｄｄ端子１２４と中点電位端子１１２との間に抵抗５０４を接続し、更に中点電位端子１２４とＧＮＤ端子１２３との間に抵抗５０５を接続する。
【００４２】
まず、パルス電圧源２０３が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のときの動作は図１と同じである。
【００４３】
次に、パルス電圧源２０３の電圧が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１のｐ型ＭＯＳトランジスタ１１４がオンしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はほぼＶｄｄ付近である。よって、第２のｐ型ＭＯＳトランジスタ１１６はオンし、第４の抵抗１１７の両端に電位差が発生する。一方、第１のｐ型ＭＯＳトランジスタ１１４がオフしている場合、第２のｐ型ＭＯＳトランジスタ１１６のソースのインピーダンスは第１のｐ型ＭＯＳトランジスタ１１４のソース・ドレイン間の寄生容量程度しかなく、かなり高い。
【００４４】
本発明の第２の高速化手段（本図ではツエナーダイオード５０１）がない場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がるが、第１のｎ型ＭＯＳトランジスタ１０８のソース電位は高インピーダンスのため遅れて立ち上がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より高くなる領域が発生し（ゲート正バイアス）、第２のｐ型ＭＯＳトランジスタ１１６がゲート破壊する。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がるが、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は遅れて立ち下がる。この結果、第１のｎ型ＭＯＳトランジスタ１０８のソースとゲート電位差は広がる傾向にある。
【００４５】
これに対し、第２の高速化手段（ツエナーダイオード５０１）がある場合、本パルス電圧が立ち上がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち上がり、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は一瞬遅れて立ち上がる。しかし、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位がソース電位より０．７Ｖ程度（ツエナーダイオードのＶＦ程度）上がると、本ツエナーダイオード５０１がオンして、第２のｐ型ＭＯＳトランジスタ１１６のゲート電位とソース電位間のインピーダンスが下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソース電位はゲート電位とほぼ同じＶｄｄ／２（若干０．７Ｖ程度の差分はある）となり、前述のゲート破壊は起こらない。また、本パルス電圧が立ち下がりるとき第２のｐ型ＭＯＳトランジスタ１１６のゲート電位はほぼ同時に立ち下がり、第２のｐ型ＭＯＳトランジスタ１１６のソース電位は一瞬遅れて立ち下がる。この結果、第２のｐ型ＭＯＳトランジスタ１１６のソースとゲート電位差は広がる傾向にあるが、ツエナー電圧ＶＺでクランプされる。尚、この高速化手段の場合、ダイオードでも同じゲート破壊防止の効果が得られる。
【００４６】
以上の高速化手段によって、本発明のレベルシフトアップ装置は第２のｐ型ＭＯＳトランジスタ１１６のスイッチングが高速化するとともに、ゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、第２のｐ型ＭＯＳトランジスタ１１６の耐圧の２倍の電源電圧で動作させることができる。また、本実施例を集積回路化（ＩＣ化）した場合、高速化手段がツエナーダイオードであるため、図３のような容量の場合に比べてＩＣ面積を低減できる。
【００４７】
図６は本発明の第２の実施例にかかる手段を用いたインバータ装置のブロック図である。図６のインバータ装置の基本構成は図１とほぼ同じであるが、図１との違いは中点電位を発生させる中点電位電源１２６の構成である。図６では、第２の抵抗１１１の両端子に第１の容量６０１と第５の抵抗６０２の直列回路を接続し、第３の抵抗１１３の両端子に第２の容量６０３と第６の抵抗６０４の直列回路を接続した。この実施例は、低消費電力化のために第２の抵抗１１１と第３の抵抗１１３の抵抗値を大きくした場合に中点電位端子１１２の電位変化応答性を高速にすることが目的である。このインバータ装置を電源電圧ＶＢが高い製品分野に適用する場合、低消費電力化のために第２の抵抗１１１と第３の抵抗１１３の抵抗値を大きくせざるを得ない。しかし、Ｖｄｄ端子１２４がスイッチングすると、第２の抵抗１１１と第３の抵抗１１３のインピーダンスが高いため、中点電位端子１１２の電位変化が遅くなる。この結果、レベルシフトアップ装置１２５の第１のｎ型ＭＯＳトランジスタのゲート電位変化とレベルシフトダウン装置１２７の第２のｐ型ＭＯＳトランジスタのゲート電位変化が遅くなり、図２、図３、図４、図５で説明したようなゲート破壊が起こる。
【００４８】
このため高速化手段として、第１の容量６０１、第５の抵抗６０２、第２の容量６０３と第６の抵抗６０４を追加した。尚、これら容量の容量値及び抵抗の抵抗値は第２の抵抗１１１及び第３の抵抗１１３のインピーダンスより低くなるよう決める。
【００４９】
図６では、上アーム電力用スイッチング素子１０１及び下アーム電力用スイッチング素子１０２をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。上アーム電源１１８の電位差をＶＵとし、インバータ出力端子１２２を基準とする。下アーム電源１１９の電位差をＶＬとし、主電源の負電位端子１２３を基準とする。制御装置１２０は上アーム電力用スイッチング素子１０１と下アーム電力用スイッチング素子１０２を同時にオンしないよう制御する。
【００５０】
上アーム電力用スイッチング素子１０１がオンし、下アーム電力用スイッチング素子１０２がオフしているときはインバータ出力端子１２２の電位はＶＢとなるので、Ｖｄｄ端子１２４の電位はＶＢ＋ＶＵとなる。また、上アーム電力用スイッチング素子１０１がオフし、下アーム電力用スイッチング素子１０２がオンしているときはインバータ出力端子１２２の電位は０Ｖとなるので、Ｖｄｄ端子１２４の電位はＶＵとなる。よって、Ｖｄｄ端子１２４の電位はＶＵからＶＢ＋ＶＵまで変化する。
【００５１】
図６において、レベルシフトアップ装置１２５、レベルシフトダウン装置１２７、上アーム駆動装置１０３、下アーム駆動装置１０４、上アーム状態検出装置１０５及び下アーム状態検出装置１０６の動作は図１と同じであるが、中点電位電源１２６の動作が異なるので本電源の動作を説明する。
【００５２】
まず、Ｖｄｄ端子１２４が一定電圧（ローレベル時ＶＵ又はハイレベル時ＶＵ＋ＶＢ）のとき、第２の抵抗１１１と第３の抵抗１１３の各抵抗値が同じとすると中点電位端子１１２の電位はＶｄｄ／２となる。（Ｖｄｄ端子の電位がＶＵのときは中点電位端子の電位はＶＵ／２、Ｖｄｄ端子の電位がＶＢ＋ＶＵのときは中点電位端子の電位はＶＢ／２＋ＶＵ／２となる。）尚、このときの動作は図１と同じである。
【００５３】
次に、Ｖｄｄ端子１２４の電位が立ち上がり時（ローレベルからハイレベル）及び立ち下がり時（ハイレベルからローレベル）の場合の過渡的動作を説明する。第１の容量６０１と第５の抵抗６０２の直列回路のインピーダンスが第２の抵抗１１１のインピーダンスより低く、且つ第２の容量６０３と第６の抵抗６０４のインピーダンスが第３の抵抗１１３のインピーダンスより低いため、Ｖｄｄ端子１２４の電位が立ち上がると同時に中点電位端子１１２電位も立ち上がり、Ｖｄｄ端子１２４の電位が立ち下がると同時に中点電位端子１１２の電位も立ち下がる。よって、本容量及び抵抗がない場合に比べて中点電位端子１１２の電位変化の応答性が高速になる。
【００５４】
このように、図６に示すインバータ装置を適用すれば、低消費電力化のため第２の抵抗１１１及び第３の抵抗１１３の抵抗値を大きくした場合でも、中点電位電源の高速化とレベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊は起こらない。また、電圧クランプ用ＭＯＳトランジスタの耐圧は（ＶＢ＋ＶＵ）／２で良い。
【００５５】
図７は、本発明の第３の実施例にかかるインバータ装置のブロック図である。図７は、図１の単相インバータ装置を用いた三相インバータ装置の例である。
【００５６】
三相インバータ装置は、第１の上アーム電力用スイッチング素子７０４、第１の上アーム還流用ダイオード７０５、第２の上アーム電力用スイッチング素子７０６、第２の上アーム還流用ダイオード７０７、第３の上アーム電力用スイッチング素子７０８、第３の上アーム還流用ダイオード７０９、第１の下アーム電力用スイッチング素子７１０、第１の下アーム還流用ダイオード７１１、第２の下アーム電力用スイッチング素子７１２、第２の下アーム還流用ダイオード７１３、第３の下アーム電力用スイッチング素子７１４、第３の下アーム還流用ダイオード７１５、第１の上アーム駆動装置７１６、第２の上アーム駆動装置７１７、第３の上アーム駆動装置７１８、第１の下アーム駆動装置７１９、第２の下アーム駆動装置７２０、第３の下アーム駆動装置７２１、第１の上アーム状態検出装置７２２、第２の上アーム状態検出装置７２３、第３の上アーム状態検出装置７２４、第１の下アーム状態検出装置７２５、第２の下アーム状態検出装置７２６、第３の下アーム状態検出装置７２７、第１の上アーム電源７２８、第２の上アーム電源７２９、第３の上アーム電源７３０、下アーム電源７３１、第１のレベルシフトアップ装置７３２、第２のレベルシフトアップ装置７３３、第３のレベルシフトアップ装置７３４、第１の抵抗７３５、第２の抵抗７３６、第３の抵抗７３７、第４の抵抗７３８、第５の抵抗７３９、第６の抵抗７４０、第１のレベルシフトダウン装置７４１、第２のレベルシフトダウン装置７４２、第３のレベルシフトダウン装置７４３、制御装置１２０を備えて構成される。
【００５７】
端子７０１は第１のインバータ出力端子、端子７０２は第２のインバータ出力端子、端子７０３は第３のインバータ出力端子、端子１２１は主電源の正電位端子、端子１２３は主電源の負電位端子に接続されたＧＮＤ端子、端子７４４は第１のＶｄｄ端子、端子７４５は第２のＶｄｄ端子、端子７４６は第３のＶｄｄ端子である。
【００５８】
図７において、第１の上アーム電力用スイッチング素子７０４、第２の上アーム電力用スイッチング素子７０６、第３の上アーム電力用スイッチング素子７０８、第１の下アーム電力用スイッチング素子７１０、第２の下アーム電力用スイッチング素子７１２、第３の下アーム電力用スイッチング素子７１４をｎ型ＭＯＳトランジスタとしたが、その他の素子、例えば絶縁ゲート型バイポーラトランジスタでもよい。主電源の正電位端子１２１は、主電源の正電位ＶＢに接続され、主電源の負電位端子１２３は主電源の負電位ＧＮＤに接続されている。尚、説明の都合上、ＧＮＤ端子１２３を接地（０Ｖ）とする。
【００５９】
第１の抵抗７３５と第２の抵抗７３６は、第１のＶｄｄ端子７４４とＧＮＤ端子１２３との間に直列に接続され、第１のレベルシフトアップ装置７３２と第１のレベルシフトダウン装置７４１に必要な電位Ｖｄｄ１／２を発生させる。尚、第１のＶｄｄ端子７４４の電位をＶｄｄ１とする。
【００６０】
第３の抵抗７３７と第４の抵抗７３８は、第２のＶｄｄ端子７４５とＧＮＤ端子１２３との間に直列に接続され、第２のレベルシフトアップ装置７３３と第２のレベルシフトダウン装置７４２に必要な電位Ｖｄｄ２／２を発生させる。尚、第２のＶｄｄ端子７４５の電位をＶｄｄ２とする。
【００６１】
第５の抵抗７３９と第６の抵抗７４０は、第３のＶｄｄ端子７４６とＧＮＤ端子１２３との間に直列に接続され、第３のレベルシフトアップ装置７３４と第３のレベルシフトダウン装置７４３に必要な電位Ｖｄｄ３／２を発生させる。尚、第３のＶｄｄ端子７４６の電位をＶｄｄ３とする。
【００６２】
本実施例は、図１の単相インバータを３個並列に接続した構成であり、各単相インバータ装置の動作は図１と同じである。制御装置１２０は、各単相インバータに制御信号を送り、各相の上アーム電力用スイッチング素子及び下アーム電力用スイッチング素子のオン、オフを制御する。また、制御装置１２０は各単相インバータ装置から上アーム状態検出装置及び下アーム状態検出装置の検出値を受け取り、各単相インバータ装置の制御パターンを設定する。
【００６３】
図８は、本発明を用いたインバータ装置の第４の実施例である。図８は、図７の三相インバータ装置において、各相の駆動装置、状態検出装置、レベルシフトアップ装置、レベルシフトダウン装置、中点電位電源を集積回路化（モノリシックＩＣ化）した例である。
【００６４】
この実施例では、第１の上アーム駆動回路８０２、第１の上アーム状態検出回路８０３、第２の上アーム駆動回路８０４、第２の上アーム状態検出回路８０５、第３の上アーム駆動回路８０６、第３の上アーム状態検出回路８０７、第１の下アーム駆動回路８０８、第１の下アーム状態検出回路８０９、第２の下アーム駆動回路８１０、第２の下アーム状態検出回路８１１、第３の下アーム駆動回路８１２、第３の下アーム状態検出回路８１３、第１のレベルシフトアップ回路８１４、第１のレベルシフトダウン回路８１５、第２のレベルシフトアップ回路８１６、第２のレベルシフトダウン回路８１７、第３のレベルシフトアップ回路８１８、第３のレベルシフトダウン回路８１９、第１の中点電位電源８２０、第２の中点電位電源８２１、第３の中点電位電源８２２をモノリシックＩＣ８０１に搭載している。
【００６５】
モノリシックＩＣ８０１には、第１の上アーム電源８２３、第２の上アーム電源８２４、第３の上アーム電源８２５、下アーム電源８２６が接続される。
【００６６】
図８の動作は図７と同じである。本実施例の場合、ＩＣ化により部品点数が大幅に低減し低コスト化できる。
【００６７】
図９のブロック図を用いて、本発明にかかるインバータ装置をモータへの適用した例を説明する。
【００６８】
この実施例のインバータ装置９０１は、図７または図８のインバータ装置がこれに相当する。制御装置１２０によって制御されるインバータ装置９０１の第１のインバータ出力端子７０１、第２のインバータ出力端子７０２、第３のインバータ出力端子７０３に、三相モータ９０２が接続される。第１の電流検出装置９０３、第２の電流検出装置９０４、第３の電流検出装置９０５検出信号が制御装置１２０へ入力される。さらに、インバータ装置９０１の主電源の正電位端子１２１、主電源の負電位端子に接続されたＧＮＤ端子１２３に、主電源９０６が接続される。
【００６９】
インバータ装置９０１の第１のインバータ出力端子７０１を流れる出力電流は第１の電流検出装置９０３で検出され、制御装置１２０へ送られる。制御装置１２０はその検出値に応じた制御信号を本発明のインバータ装置９０１へ送る。その他の電流検出装置の動作も同様である。また、制御装置１２０は本発明のインバータ装置９０１から上アーム状態検出装置及び下アーム状態検出装置の検出値を受け取り、各単相インバータ装置の制御パターンを設定する。
【００７０】
本適用例の場合、モータシステム全体の信頼性が向上するとともに、図８のようなＩＣ化により部品点数が大幅に低減し低コスト化できる。
【００７１】
【発明の効果】
本発明によれば、インバータ装置のレベルシフトアップ回路及びレベルシフトダウン回路の高速化が可能となり、回路内の電圧クランプ用ＭＯＳトランジスタのゲート破壊を防止できるためインバータ装置の信頼性が向上する。また、レベルシフトアップ回路及びレベルシフトダウン回路は電圧クランプ用ＭＯＳトランジスタの耐圧の２倍の電源電圧まで動作させることができるためインバータ装置の高耐圧化が可能である。
【図面の簡単な説明】
【図１】本発明を用いたインバータ装置の第１の実施例。
【図２】本発明のレベルシフトアップ装置の第１の実施例。
【図３】本発明のレベルシフトダウン装置の第１の実施例。
【図４】本発明のレベルシフトアップ装置の第２の実施例。
【図５】本発明のレベルシフトダウン装置の第２の実施例。
【図６】本発明を用いたインバータ装置の第２の実施例。
【図７】本発明を用いたインバータ装置の第３の実施例。
【図８】本発明を用いたインバータ装置の第４の実施例。
【図９】本発明インバータ装置のモータへの適用例。
【図１０】従来のインバータ装置に用いられているレベルシフト回路の一例。
【符号の説明】
１０１ 上アーム電力用スイッチング素子
１０２ 下アーム電力用スイッチング素子
１０３ 上アーム駆動装置
１０４ 下アーム駆動装置
１０５ 上アーム状態検出装置
１０６ 下アーム状態検出装置
１０７ 第１の抵抗
１０８ 第１のｎ型ＭＯＳトランジスタ
１０９ 第１の高速化手段（ゲートの電位変動に追随するようにソース電位が変動するデバイス）
１１０ 第２のｎ型ＭＯＳトランジスタ
１１１ 第２の抵抗
１１２ 中点電位端子
１１３ 第３の抵抗
１１４ 第１のｐ型ＭＯＳトランジスタ
１１６ 第２のｐ型ＭＯＳトランジスタ
１１５ 第２の高速化手段（ゲートの電位変動ｄＶ／ｄｔに追随するようにソース電位が変動するデバイス）
１１７ 第４の抵抗
１１８ 上アーム電源
１１９ 下アーム電源
１２０ 制御装置
１２１ 主電源の正電位端子
１２２ インバータ出力端子
１２３ ＧＮＤ端子
１２４ Ｖｄｄ端
１２５ レベルシフトアップ装置
１２６ 中点電位電源（Ｖｄｄ／２）
１２７ レベルシフトダウン装置
２０１ 容量
２０２ 抵抗
２０３ パルス電圧源
２０４ 信号入力端子
２０５ 信号出力端子
２０６ 抵抗
２０７ 抵抗
３０１ 容量
３０２ 抵抗
３０４ 信号入力端子
３０５ 信号出力端子
３０６ 抵抗
３０７ 抵抗
４０１ ツエナーダイオード
４０２ 信号入力端子
４０３ 信号出力端子
４０４ 抵抗
４０５ 抵抗
５０１ ツエナーダイオード
５０２ 信号入力端子
５０３ 信号出力端子
５０４ 抵抗
５０５ 抵抗
６０１ 第１の容量
６０２ 第５の抵抗
６０３ 第２の容量
６０４ 第６の抵抗
７０１ 第１のインバータ出力端子
７０２ 第２のインバータ出力端子
７０３ 第３のインバータ出力端子
７０４ 第１の上アーム電力用スイッチング素子
７０５ 第１の上アーム還流用ダイオード
７０６ 第２の上アーム電力用スイッチング素子
７０７ 第２の上アーム還流用ダイオード
７０８ 第３の上アーム電力用スイッチング素子
７０９ 第３の上アーム還流用ダイオード
７１０ 第１の下アーム電力用スイッチング素子
７１１ 第１の下アーム還流用ダイオード
７１２ 第２の下アーム電力用スイッチング素子
７１３ 第２の下アーム還流用ダイオード
７１４ 第３の下アーム電力用スイッチング素子
７１５ 第３の下アーム還流用ダイオード
７１６ 第１の上アーム駆動装置
７１７ 第２の上アーム駆動装置
７１８ 第３の上アーム駆動装置
７１９ 第１の下アーム駆動装置
７２０ 第２の下アーム駆動装置
７２１ 第３の下アーム駆動装置
７２２ 第１の上アーム状態検出装置
７２３ 第２の上アーム状態検出装置
７２４ 第３の上アーム状態検出装置
７２５ 第１の下アーム状態検出装置
７２６ 第２の下アーム状態検出装置
７２７ 第３の下アーム状態検出装置
７２８ 第１の上アーム電源
７２９ 第２の上アーム電源
７３０ 第３の上アーム電源
７３１ 下アーム電源
７３２ 第１のレベルシフトアップ装置
７３３ 第２のレベルシフトアップ装置
７３４ 第３のレベルシフトアップ装置
７３５ 第１の抵抗
７３６ 第２の抵抗
７３７ 第３の抵抗
７３８ 第４の抵抗
７３９ 第５の抵抗
７４０ 第６の抵抗
７４１ 第１のレベルシフトダウン装置
７４２ 第２のレベルシフトダウン装置
７４３ 第３のレベルシフトダウン装置
７４４ 第１のＶｄｄ端子
７４５ 第２のＶｄｄ端子
７４６ 第３のＶｄｄ端子
８０１ モノリシックＩＣ
８０２ 第１の上アーム駆動回路
８０３ 第１の上アーム状態検出回路
８０４ 第２の上アーム駆動回路
８０５ 第２の上アーム状態検出回路
８０６ 第３の上アーム駆動回路
８０７ 第３の上アーム状態検出回路
８０８ 第１の下アーム駆動回路
８０９ 第１の下アーム状態検出回路
８１０ 第２の下アーム駆動回路
８１１ 第２の下アーム状態検出回路
８１２ 第３の下アーム駆動回路
８１３ 第３の下アーム状態検出回路
８１４ 第１のレベルシフトアップ回
８１５ 第１のレベルシフトダウン回路
８１６ 第２のレベルシフトアップ回路
８１７ 第２のレベルシフトダウン回路
８１８ 第３のレベルシフトアップ回路
８１９ 第３のレベルシフトダウン回路
８２０ 第１の中点電位電源
８２１ 第２の中点電位電源
８２２ 第３の中点電位電源
８２３ 第１の上アーム電源
８２４ 第２の上アーム電源
８２５ 第３の上アーム電源
８２６ 下アーム電源
９０１ 本発明のインバータ装置で図７または図８がこれに相当する
９０２ 三相モータ
９０３ 第１の電流検出装置
９０４ 第２の電流検出装置
９０５ 第３の電流検出装置
９０６ 主電源
Claims (10)
- 主電源用高電位端子と、主電源用低電位端子と、外部負荷が接続された出力端子と、ドレインが主電源用高電位端子に接続されソースが出力端子に接続された上アーム電力用スイッチング素子と、ドレインが出力端子に接続されソースが主電源用低電位端子に接続された下アーム電力用スイッチング素子と、上アーム電力用スイッチング素子の制御端子に接続された上アーム駆動手段と、下アーム電力用スイッチング素子の制御端子に接続された下アーム駆動手段と、上アーム動作状態を検出する上アーム状態検出手段と、下アーム動作状態を検出する下アーム状態検出手段と、装置全体の制御を行う制御手段と、上アームの各手段を動作させ低電位側が出力端子に接続された上アーム電源と、下アームの各手段を動作させ低電位側が主電源用低電位端子に接続された下アーム電源と、上アーム電源の高電位側と下アーム電源の低電位側の間に接続され制御手段の制御信号を上アーム駆動手段に伝達するレベルシフトアップ手段と、上アーム電源の高電位側と下アーム電源の低電位側の間に接続され上アーム状態検出手段の検出信号を制御手段に伝達するレベルシフトダウン手段と、上アーム電源の高電位と下アーム電源の低電位の中間電位を発生させる中点電位電源と、中点電位電源の出力端子である中点電位端子からなり、
前記レベルシフトアップ手段は、一方の端子が上アーム電源の高電位側に接続された第１の抵抗と、ドレインが第１の抵抗の他方の端子に接続されゲートが中点電位端子に接続された第１のｎＭＯＳトランジスタと、ドレインが第１のｎＭＯＳトランジスタのソースに接続されソースが主電源低電位端子に接続されゲートに制御手段の制御信号が入力された第２のｎＭＯＳトランジスタと、一方の端子が第１のｎＭＯＳトランジスタのゲートに接続され他方の端子が第１のｎＭＯＳトランジスタのソースに接続された第１の高速化手段からなり、前記レベルシフトダウン手段は、ソースが上アーム電源の高電位側に接続されゲートに上アーム状態検出手段の検出信号が入力された第１のｐＭＯＳトランジスタと、ソースが第１のｐＭＯＳトランジスタのドレインに接続されゲートが中点電位端子に接続された第２のｐＭＯＳトランジスタと、一方の端子が第２のｐＭＯＳトランジスタのドレインに接続され他方の端子が主電源用低電位端子に接続された第２の抵抗と、一方の端子が第２のｐＭＯＳトランジスタのゲートに接続され他方の端子が第２のｐＭＯＳトランジスタのソースに接続された第２の高速化手段からなることを特徴とするインバータ装置。 - 請求項１記載のインバータ装置において、前記第１の高速化手段及び第２の高速化手段が容量と抵抗からなる直列回路であることを特徴とするインバータ装置。
- 請求項１記載のインバータ装置において、前記第１の高速化手段及び第２の高速化手段が容量であることを特徴とするインバータ装置。
- 請求項１記載のインバータ装置において、前記第１の高速化手段及び第２の高速化手段がツエナーダイオードであることを特徴とするインバータ装置。
- 請求項１記載のインバータ装置において、前記第１の高速化手段及び第２の高速化手段がダイオードであることを特徴とするインバータ装置。
- 請求項１記載のインバータ装置において、前記中点電位電源が一方の端子が上アーム電源の高電位側に接続され他方の端子が中点電位端子に接続された第３の抵抗と、一方の端子が中点電位端子に接続され他方の端子が下アーム電源の低電位側に接続された第４の抵抗と、一方の端子が上アーム電源の高電位側に接続された第１の容量と、一方の端子が第１の容量の他方の端子に接続され他方の端子が中点電位端子に接続された第５の抵抗と、一方の端子が中点電位端子に接続された第２の容量と、一方の端子が第２の容量の他方の端子に接続され他方の端子が下アーム電源の低電位側に接続された第６の抵抗からなることを特徴とするインバータ装置。
- 複数のインバータ装置を主電源高電位端子と主電源低電位端子で並列に接続された多相インバータ装置において、前記複数のインバータ装置が請求項１に記載のインバータ装置であることを特徴とする多相インバータ装置。
- 複数のインバータ装置を主電源高電位端子と主電源低電位端子で並列に接続された多相インバータ装置において、前記複数のインバータ装置が請求項６に記載のインバータ装置であることを特徴とする多相インバータ装置。
- 請求項１に記載のインバータ装置において、前記上アーム駆動手段、下アーム駆動手段、上アーム状態検出手段、下アーム状態検出手段、レベルシフトアップ手段、レベルシフトダウン手段、中点電位電源を一つの半導体基板内に集積回路化されたことを特徴とするインバータ装置。
- 請求項７に記載の多相インバータ装置において、前記各相の上アーム駆動手段、下アーム駆動手段、上アーム状態検出手段、下アーム状態検出手段、レベルシフトアップ手段、レベルシフトダウン手段、中点電位電源を一つの半導体基板内に集積回路化されたことを特徴とする多相インバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003190298A JP4139893B2 (ja) | 2003-07-02 | 2003-07-02 | インバータ装置および多相インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003190298A JP4139893B2 (ja) | 2003-07-02 | 2003-07-02 | インバータ装置および多相インバータ装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005027429A true JP2005027429A (ja) | 2005-01-27 |
| JP2005027429A5 JP2005027429A5 (ja) | 2005-10-20 |
| JP4139893B2 JP4139893B2 (ja) | 2008-08-27 |
Family
ID=34188238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003190298A Expired - Fee Related JP4139893B2 (ja) | 2003-07-02 | 2003-07-02 | インバータ装置および多相インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4139893B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018150737A1 (ja) * | 2017-02-17 | 2018-08-23 | 富士電機株式会社 | 絶縁ゲート型半導体デバイス駆動回路 |
| JP2020195261A (ja) * | 2019-05-30 | 2020-12-03 | ローム株式会社 | ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ |
| CN115001303A (zh) * | 2022-08-03 | 2022-09-02 | 广东汇芯半导体有限公司 | 半导体电路 |
-
2003
- 2003-07-02 JP JP2003190298A patent/JP4139893B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2018150737A1 (ja) * | 2017-02-17 | 2018-08-23 | 富士電機株式会社 | 絶縁ゲート型半導体デバイス駆動回路 |
| JPWO2018150737A1 (ja) * | 2017-02-17 | 2019-06-27 | 富士電機株式会社 | 絶縁ゲート型半導体デバイス駆動回路 |
| US10622989B2 (en) | 2017-02-17 | 2020-04-14 | Fuji Electric Co., Ltd. | Insulated-gate semiconductor device driving circuit |
| JP2020195261A (ja) * | 2019-05-30 | 2020-12-03 | ローム株式会社 | ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ |
| JP7282599B2 (ja) | 2019-05-30 | 2023-05-29 | ローム株式会社 | ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ |
| CN115001303A (zh) * | 2022-08-03 | 2022-09-02 | 广东汇芯半导体有限公司 | 半导体电路 |
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| Publication number | Publication date |
|---|---|
| JP4139893B2 (ja) | 2008-08-27 |
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