JP3134582B2

JP3134582B2 - Ｐｗｍインバータ用出力回路

Info

Publication number: JP3134582B2
Application number: JP05064923A
Authority: JP
Inventors: 和幸高田; 亨岸
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1992-10-30
Filing date: 1993-03-24
Publication date: 2001-02-13
Anticipated expiration: 2016-02-13
Also published as: JPH06284740A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電動機のコイル電圧をＰ
ＷＭ制御するＰＷＭインバータのパワー回路に関するも
のである。ＰＷＭは、ＰｕｌｓｅＷｉｄｔｈＭｏｄ
ｕｌａｔｉｏｎの略で、モータ制御の分野において広く
利用されている技術である。

【０００２】

【従来の技術】近年、ＰＷＭインバータが急速に普及
し、広くモータ制御に利用されている。図３１は一般的
なＰＷＭインバータの構成を示す略線図で、三相ＰＷＭ
インバータを例にとって示している。一般的にＰＷＭイ
ンバータでは使用する電動機の相数に応じてＰＷＭイン
バータ用出力回路５３の数が異なるが、その基本動作は
同じである。

【０００３】図３１において一般的な三相ＰＷＭインバ
ータの構成を説明する。まず、周波数電圧設定手段５８
に電動機６０に供給する三相交流電圧波形の基本周波数
と実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。

【０００４】このスイッチング指令信号４２，６１およ
び６２は、電動機巻線端子５２，６３および６４をそれ
ぞれ直流主電源１４のプラス端子に接続するか、または
マイナス端子に接続するかを指令する２値信号である。
また、このスイッチング指令信号４２または６１または
６２の周波数はＰＷＭキャリア周波数と呼ばれ、通常電
動機６０に供給する三相交流電圧波形の基本周波数の１
０倍以上の値をとる。

【０００５】一般的に、電動機に供給する三相交流電圧
波形の基本周波数が０Hz〜２００Hz程度で、ＰＷＭキャ
リア周波数が２ｋHz〜２０ｋHz程度のものが多い。

【０００６】電動機解放信号１５６は、電動機をフリー
ラン状態とするか否かを指令する２値信号である。フリ
ーラン状態とは電動機巻線端子５２，６３および６４の
すべてを直流主電源１４のプラス端子にもマイナス端子
にも接続しない状態で、何らかのトラブルが発生した場
合等においてこの状態とし、電動機および制御装置を保
護するのが一般的である。

【０００７】ＰＷＭインバータ用出力回路５３は、スイ
ッチング指令信号４２または６１または６２にしたがっ
て電動機巻線端子５２または６３または６４を直流主電
源１４のプラス端子またはマイナス端子に接続制御する
半導体スイッチ回路である。

【０００８】また、電動機解放信号１５６がフリーラン
状態を指令している場合には、スイッチング指令信号４
２または６１または６２にかかわらず電動機巻線端子５
２または６３または６４を直流主電源１４のプラス端子
にもマイナス端子にも接続しないように構成されてい
る。一般的に直流主電源はＡＣ１００Ｖを整流平滑した
ＤＣ１４０Ｖ程度のものや、ＡＣ２００Ｖを整流平滑し
たＤＣ２８０Ｖ程度のものが多い。

【０００９】以下に、従来のＰＷＭインバータ用出力回
路について説明する。図３２は従来のＰＷＭインバータ
用出力回路の構成を示すものである。

【００１０】図３２において、６５は論理反転手段でス
イッチング指令信号４２の正負論理を反転し反転スイッ
チング信号８０を出力する。１５７と１５８は論理積手
段で、電動機解放信号１５６とスイッチング指令信号４
２の論理積をとった結果を上アームスイッチング信号１
５９として出力し、電動機解放信号１５６と反転スイッ
チング信号８０の論理積をとった結果を下アームスイッ
チング信号１６０として出力する。

【００１１】６６と６７はオンディレイ回路で、上アー
ムスイッチング信号１５９と下アームスイッチング信号
１６０の立ち上がりエッジをそれぞれオンディレイ時間
ＴＤだけ遅らせて上アーム制御信号８１または下アーム
制御信号８２を出力する。６８と６９はベースドライブ
回路で、６８は上アーム制御信号８１に対応してパワー
トランジスタ７０をＯＮまたはＯＦＦさせ、６９は下ア
ーム制御信号８２に対応してパワートランジスタ７１を
ＯＮまたはＯＦＦさせるように構成されている。

【００１２】すなわち、上アーム制御信号８１が‘Ｈ’
レベルになるとホトカプラ７２の出力トランジスタがＯ
Ｎし、これによりトランジスタ７４がＯＮし、これによ
りトランジスタ７６がＯＦＦすることによりパワートラ
ンジスタ７０がＯＮする。逆に上アーム制御信号８１が
‘Ｌ’レベルになるとホトカプラ７２の出力トランジス
タがＯＦＦし、これによりトランジスタ７４もＯＦＦ
し、これによりトランジスタ７６がＯＮすることにより
パワートランジスタ７０がＯＦＦする。

【００１３】このベースドライブ回路は、他に実開昭５
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているもの等があるが、基本的に図３２記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。

【００１４】以上のように構成されたＰＷＭインバータ
用出力回路について、以下その動作について説明する。

【００１５】まず、電動機解放信号１５６が‘Ｌ’レベ
ル、つまりフリーラン状態を指令している場合について
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
でも‘Ｈ’レベルでもパワートランジスタ７０およびパ
ワートランジスタ７１はＯＦＦ状態となることがわか
る。

【００１６】以下、電動機解放信号１５６が‘Ｈ’レベ
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。

【００１７】図３３は図３２のＰＷＭインバータ用出力
回路の内部の信号を示す図で、まずスイッチング指令信
号４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、
オンディレイ回路６６はオンディレイ時間ＴＤだけ遅れ
て上アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化させる。上アーム制御信号８１を‘Ｈ’レベル
にするとパワートランジスタ７０がＯＮするが、その間
にはベースドライブ回路６８とパワートランジスタ７０
の動作遅れ時間ＴＸ１が存在する。この動作遅れ時間Ｔ
Ｘ１はパワートランジスタ７０の温度やコレクタを流れ
る電流値の変化により変動し、またベースドライブ回路
を構成する部品やパワートランジスタのバラツキや経年
変化によっても変化する。

【００１８】また、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。

【００１９】次にスイッチング指令信号４２が‘Ｈ’レ
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。また、
スイッチング指令信号４２が‘Ｈ’レベルから‘Ｌ’レ
ベルに変化すると、反転スイッチング信号８０は‘Ｌ’
レベルから‘Ｈ’レベルに変化し、オンディレイ回路６
７はオンディレイ時間ＴＤだけ遅れて下アーム制御信号
８２を‘Ｌ’レベルから‘Ｈ’レベルに変化する。下ア
ーム制御信号８２を‘Ｈ’レベルにするとパワートラン
ジスタ７１がＯＮするが、その間にはベースドライブ回
路６９とパワートランジスタ７１の動作遅れ時間ＴＸ２
が存在する。

【００２０】ここで、動作遅れ時間ＴＸ１または動作遅
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。

【００２１】通常、オンディレイ時間ＴＤはバイポーラ
タイプのパワートランジスタを使用したもので１０〜５
０マイクロ秒程度に設定され、ＩＧＢＴを使用したもの
で５〜３０マイクロ秒程度に設定され、ＭＯＳタイプの
パワーＭＯＳ−ＦＥＴを使用したもので２〜１０マイク
ロ秒程度に設定される。これにより、スイッチング指令
信号４２が‘Ｈ’レベルから‘Ｌ’レベルに変化した時
や‘Ｌ’レベルから‘Ｈ’レベルに変化したときに、パ
ワートランジスタ７０とパワートランジスタ７１が同時
にＯＮ状態となり直流主電源１４のプラス端子とマイナ
ス端子が短絡状態となることを防止している。

【００２２】以上より、スイッチング指令信号４２と電
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。

【００２３】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は、電動機の発生トルクや回転速度の変動を
招き、また電動機の騒音振動も大きくするという問題点
を有していた。

【００２４】これをさらに詳しく説明する。図３２およ
び図３３において、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベル
から‘Ｌ’レベルに変化した時には、ＯＮしていたパワ
ートランジスタをまずＯＦＦさせた後ＯＦＦしていたパ
ワートランジスタをＯＮさせる。したがって、ある時間
パワートランジスタ７０とパワートランジスタ７１が両
方ＯＦＦした状態となる。この状態をフローティング状
態と呼び、この時間をフローティング時間ＴＺと呼んで
いる。一般的にフローティング時間ＴＺはオンディレイ
時間ＴＤの１／２〜２／３程度である場合が多い。

【００２５】一般的に電動機のＰＷＭ制御は本来、電動
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。

【００２６】しかしながら従来のＰＷＭインバータ用出
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図３３の電動機巻線端子電圧５１Ａに示す。

【００２７】逆に、フローティング状態においてＰＷＭ
インバータ用出力回路５３より電動機巻線端子５２に電
流が流出する方向に電流が流れると、ダイオード７９が
導通し電動機巻線端子５２は直流主電源１４のマイナス
端子に接続された状態となる。この状態を図３３の電動
機巻線端子電圧５１Ｂに示す。またフローティング状態
において、電動機巻線端子５２に電流が流れていない状
態では、電動機巻線端子５２の電圧は電動機６０の内部
で発生する誘起電圧等より定まる電圧となる。

【００２８】以上のように、フローティング状態がある
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し、電
動機６０の発生トルクや回転速度の変動が生じる。フロ
ーティング状態をなくし、フローティング時間を０にす
ることによりこの問題は解決できるが、従来のＰＷＭイ
ンバータ用出力回路においては直流主電源１４のプラス
端子とマイナス端子の短絡状態が生じ、実際には不可能
である。

【００２９】さらに、パワートランジスタがＯＮまたは
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続する等の方法でスイッ
チングスピードを遅くする場合がある。しかし、これに
より動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ２
のバラツキが非常に大きくなり、フローティング時間を
さらに大きくせざるをえない。したがって制御誤差が大
きくなり、結果としてスイッチングスピードをあまり遅
くできない。

【００３０】また、図３２のパワートランジスタ７０と
パワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥ
Ｔに置き換えたタイプの従来のＰＷＭインバータ用出力
回路や図３２のパワートランジスタ７０とパワートラン
ジスタ７１をそれぞれＩＧＢＴに置き換えたタイプの従
来のＰＷＭインバータ用出力回路もあるが、動作は全く
図３２に示すＰＷＭインバータ用出力回路と同じであり
フローティング状態を有する。

【００３１】本発明は上記の問題点を解決することを目
的とするもので、フローティング状態を本質的になくし
フローティング時間が０で、スイッチング指令信号と電
動機巻線端子の平均電圧が一義的に定まることにより制
御誤差を生じず、かつ消費電力の少ないＰＷＭインバー
タ用出力回路を安価に提供することを目的とする。

【００３２】

【課題を解決するための手段】この目的を達成するため
に本発明のＰＷＭインバータ用出力回路は、Ｎチャンネ
ルタイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネ
ルタイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第
２，第３および第４のダイオードと、電流出力端子を有
し前記電流出力端子より流出する電流を制御する電流制
御手段１と、電流入力端子を有し前記電流入力端子より
流入する電流を制御する電流制御手段２と、直流主電源
とを備えた構成とする。

【００３３】そして、その構成において、第１のパワー
ＭＯＳ−ＦＥＴのドレインと第３のダイオードのカソー
ドを接続し、第３のダイオードのアノードと第１のダイ
オードのカソードと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダ
イオードのアノードを接続し、第４のダイオードのカソ
ードと第２のダイオードのアノードと前記直流主電源の
マイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴの
ソースと第１のダイオードのアノードと第２のパワーＭ
ＯＳ−ＦＥＴのソースと第２のダイオードのカソードを
接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２の
パワーＭＯＳ−ＦＥＴのゲートと前記電流制御手段１の
電流出力端子と前記電流制御手段２の電流入力端子を接
続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲート
とソース間に抵抗と正および負の双方向の電圧に対して
ツェナー現象を有する電圧リミット手段を並列に接続し
た構成としている。

【００３４】

【作用】この構成によって、本質的に第１および第２の
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく、かつ消費電力の少ないＰ
ＷＭインバータ用出力回路が実現できる。

【００３５】

【実施例】（実施例１）以下本発明の一実施例につい
て、図面を参照しながら説明する。図１において、１は
ＮチャンネルタイプのパワーＭＯＳ−ＦＥＴ、２はＰチ
ャンネルタイプのパワーＭＯＳ−ＦＥＴ、５，６，７お
よび８はダイオード、１２５および１２６は電流制御手
段、１０９は信号処理手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７は電圧リミッ
ト手段でツェナーダイオード９５および９６で構成され
ている。

【００３６】以上のように構成されたＰＷＭインバータ
用出力回路について、その動作を説明する。

【００３７】６５は論理反転手段で、スイッチング指令
信号４２を論理反転した結果を反転スイッチング信号８
０として出力する。１０６と１０７は論理積否定手段
で、１０６は電動機解放信号１５６と反転スイッチング
信号８０の論理積否定をとった結果を出力し、１０７は
電動機解放信号１５６とスイッチング信号４２の論理積
否定をとった結果を出力する。

【００３８】ここで説明を簡単にするために、まず電動
機解放信号１５６が‘Ｈ’レベル、つまりフリーランで
ない状態を指令している場合についてすべて説明し、最
後に電動機解放信号１５６が‘Ｌ’レベル、つまりフリ
ーラン状態を指令している場合についての説明をつけ加
えることにする。

【００３９】まず、電流制御手段１２５および電流制御
手段１２６の動作を図２（ａ）を用いて詳しく説明す
る。

【００４０】ＰＮＰタイプのトランジスタ１１９のベー
ス信号１２３はスイッチング指令信号４２を論理積否定
手段１０７とホトカプラ１１５と論理反転手段１１１を
通して発生させる。このベース信号１２３は、スイッチ
ング指令信号４２が‘Ｌ’レベルの場合に例えば直流電
源１５のプラス端子と同電位、‘Ｈ’レベルの場合に例
えば直流電源１５のプラス端子より５Ｖ低い電位とす
る。

【００４１】次に、ＰチャンネルタイプのＭＯＳ−ＦＥ
Ｔ１２０のゲート信号１２４はスイッチング指令信号４
２を論理積否定手段１０７とホトカプラ１１５と論理反
転手段１１２および１１３と信号遅延手段１１４を通し
て発生させる。このゲート信号１２４は、スイッチング
指令信号４２を遅延時間ＴＡだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ１２０を十分にＯＮさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ１２０を十分にＯＦＦさせることのできる電圧とす
る。

【００４２】トランジスタ１１９はエミッタホロワ型の
回路構成をとり、ベース信号１２３の電位が直流電源１
５のプラス端子の電位に比べ約０．７Ｖ以上低くなると
エミッタに接続された抵抗の値とそれに印加される電圧
で定まる電流がほぼコレクタ電流４９として流れ、ベー
ス信号１２３の電位と直流電源１５のプラス端子の電位
との差が約０．７Ｖ以下の場合にはコレクタ電流４９は
０となる。

【００４３】ＭＯＳ−ＦＥＴ１２０はトランジスタ１１
９のエミッタに接続された抵抗の値を切り換える働きを
しており、トランジスタ１１９のベース信号の電位が直
流電源１５のプラス端子の電位に比べ約０．７Ｖ以上低
い状態でＭＯＳ−ＦＥＴ１２０がＯＮするとトランジス
タ１１９のコレクタ電流４９を大きくする作用がある。

【００４４】ここで、スイッチング指令信号４２とコレ
クタ電流４９の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４９は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
９は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４９は０となる。

【００４５】また、ＮＰＮタイプのトランジスタ２９の
ベース信号４５はスイッチング指令信号４２を論理反転
手段６５および２３と論理積否定手段１０６を通して発
生させる。このベース信号４５はスイッチング指令信号
４２を論理反転した信号とほぼ同じで、‘Ｌ’レベルが
例えば０Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるもの
とする。

【００４６】次に、ＮチャンネルタイプのＭＯＳ−ＦＥ
Ｔ３１のゲート信号４６はスイッチング指令信号４２を
論理反転手段６５，２４および２５と論理積否定手段１
０６と信号遅延手段２７を通して発生させる。

【００４７】このゲート信号４６は、スイッチング指令
信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’レ
ベルをＭＯＳ−ＦＥＴ３１を十分にＯＦＦさせることの
できる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３１を
十分にＯＮさせることのできる電圧とする。

【００４８】トランジスタ２９はエミッタホロワ型の回
路構成をとり、ベース信号４５が約０．７Ｖ以上になる
とベース信号４５の電圧とエミッタに接続された抵抗の
値で定まるコレクタ電流４８が流れ、ベース信号４５が
約０．７Ｖ以下の場合にはコレクタ電流４８は０とな
る。ＭＯＳ−ＦＥＴ３１はトランジスタ２９のエミッタ
に接続された抵抗の値を切り換える働きをしており、ト
ランジスタ２９のベース信号が約０．７Ｖ以上でＭＯＳ
−ＦＥＴ３１がＯＮするとトランジスタ２９のコレクタ
電流４８を大きくする作用がある。

【００４９】ここで、スイッチング指令信号４２とコレ
クタ電流４８の関係を考察すると、スイッチング指令信
号４２が‘Ｈ’レベルの時にはコレクタ電流４８は０
で、次にスイッチング指令信号４２が‘Ｌ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
８は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｈ’レベルに
なるとコレクタ電流４８は０となる。

【００５０】これらを整理すると、スイッチング指令信
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。

【００５１】ただし本実施例においては、第５の電流値
１６８，第６の電流値１６９，第７の電流値１７０，第
８の電流値１７１を０としている。以上が電流制御手段
１２５および１２６の動作についての説明である。

【００５２】次に、電圧リミット手段９７の働きについ
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流制御手段１２５のト
ランジスタ１１９が飽和しないようにトランジスタ１１
９のコレクタ電圧の上限を制限する働きをしていると同
時にパワーＭＯＳ−ＦＥＴ１および２のゲート電圧の上
限を制限する働きをしている。また、ツェナーダイオー
ド９５および９６で構成された電圧リミット手段９７
は、電流制御手段１２６のトランジスタ２９が飽和しな
いようにトランジスタ２９のコレクタ電圧の下限を制限
する働きをしていると同時にパワーＭＯＳ−ＦＥＴ１お
よび２のゲート電圧の下限を制限する働きをしている。

【００５３】ここで、パワーＭＯＳ−ＦＥＴ１および２
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。

【００５４】一般的にＮチャンネルタイプのパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。

【００５５】ここで、スイッチング指令信号４２と直流
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。

【００５６】まず、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、トランジスタ１
１９のコレクタ電流４９が流れ、ゲート信号電圧５０は
急上昇し、ツェナーダイオード９５および９６が導通し
た時点で電圧が固定される。このゲート信号電圧５０が
上昇するに必要な上昇時間ＴＲは、パワーＭＯＳ−ＦＥ
Ｔ１および２やツェナーダイオード９５および９６等に
含まれる静電容量とコレクタ電流４９との関係より定ま
る。

【００５７】またツェナーダイオード９５および９６が
導通している状態においては、ゲート信号電圧５０が大
きく変化しないため、コレクタ電流４９を非常に小さな
電流としてもその電圧を維持でき、実際には抵抗１０５
を流れる電流値以上に設定すれば十分である。

【００５８】したがって、信号遅延手段１１４の遅延時
間ＴＡを上昇時間ＴＲよりやや大きい程度に設定してお
けば、上昇時間ＴＲを小さくでき、かつトランジスタ１
１９や抵抗１２２等の電力損失も最小限にできる。

【００５９】次に、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、トランジスタ２
９のコレクタ電流４８が流れゲート信号電圧５０は急下
降し、ツェナーダイオード９５および９６が導通した時
点で電圧が固定される。このゲート信号電圧５０が下降
するのに必要な時間ＴＦは、パワーＭＯＳ−ＦＥＴ１お
よび２やツェナーダイオード９５および９６等に含まれ
る静電容量とコレクタ電流４８との関係より定まる。

【００６０】また、ツェナーダイオード９５および９６
が導通している状態においてはゲート信号電圧５０が大
きく変化しないため、コレクタ電流４８を非常に小さな
電流としてもその電圧を維持でき、実際には抵抗１０５
を流れる電流値以上に設定すれば十分である。

【００６１】したがって、信号遅延手段２７の遅延時間
ＴＢを下降時間ＴＦよりやや大きい程度に設定しておけ
ば、下降時間ＴＦを小さくでき、かつトランジスタ２９
や抵抗３５等の電力損失も最小限にできる。

【００６２】次に、パワーＭＯＳ−ＦＥＴ１および２の
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。

【００６３】したがって、ゲート信号電圧５０と電動機
巻線端子電圧５１の電位差は常に一定の範囲内に入り、
かつパワーＭＯＳ−ＦＥＴ１および２が同時に電流を流
して直流主電源１４のプラス端子とマイナス端子が短絡
状態となることが本質的にありえない。次に、ダイオー
ド５，６，７および８の働きについて述べる。

【００６４】一般的に電動機巻線の簡易等価回路は抵抗
とインダクタンスと誘起電圧に相当する電圧源が直列に
接続したものとして表される。したがって、純抵抗負荷
とは異なり電動機巻線端子５２に印加した電圧により一
義的に電動機巻線端子５２を流れる電流の方向が定まら
ず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワーＭＯＳ
−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２から電動
機に電流が流出しているＡの状態と、パワーＭＯＳ−Ｆ
ＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯＦＦで
かつ電動機巻線端子５２に電動機から電流が流入してい
るＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつ
パワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線端子５
２に電動機から電流が流入しているＣの状態と、パワー
ＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−ＦＥＴ
２がＯＮでかつ電動機巻線端子５２から電動機に電流が
流出しているＤの状態の４つの状態を有する。

【００６５】まずＡの状態においては、電動機巻線端子
５２を流れる電流はダイオード７およびパワーＭＯＳ−
ＦＥＴ１を流れることがわかる。またＣの状態において
は、電動機巻線端子５２を流れる電流はダイオード８お
よびパワーＭＯＳ−ＦＥＴ２を流れることがわかる。

【００６６】またＢの状態とＤの状態については、電動
機巻線端子５２を流れる電流はダイオード５およびダイ
オード６をそれぞれ流れることがわかる。ここでＢの状
態における電動機巻線端子電圧５１は、電動機巻線端子
５２を流れる電流により上昇し、ダイオード５が導通し
た時点で固定されることがわかる。

【００６７】一般的に、ＮチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴにはソースからドレインに電流を流す働き
をする寄生ダイオードが存在するが、この寄生ダイオー
ドの逆回復時間ｔｒｒが非常に長いという欠点を有す。
したがって、逆回復時間ｔｒｒが短いダイオード５を別
に付けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオード
に電流が流れないようにダイオード７を取り付けてい
る。このダイオード５の逆回復時間ｔｒｒが長いとスイ
ッチング損失が増大するため、なるべくダイオード５は
逆回復時間の短いものを選定することが好ましい。

【００６８】同様に、Ｄの状態における電動機巻線端子
電圧５１は電動機巻線端子５２を流れる電流により下降
し、ダイオード６が導通した時点で固定される。

【００６９】一般的に、ＰチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴにはドレインからソースに電流を流す働き
をする寄生ダイオードが存在するが、この寄生ダイオー
ドの逆回復時間ｔｒｒが非常に長いという欠点を有す。
したがって、逆回復時間ｔｒｒが短いダイオード６を別
に付けてかつパワーＭＯＳ−ＦＥＴ２の寄生ダイオード
に電流が流れないようにダイオード８を取り付けてい
る。このダイオード６の逆回復時間ｔｒｒが長いとスイ
ッチング損失が増大するため、なるべくダイオード６は
逆回復時間の短いものを選定することが好ましい。

【００７０】以上の説明によりスイッチング指令信号４
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。

【００７１】さらに、トランジスタ１１９のコレクタ電
流４９とトランジスタ２９のコレクタ電流４８の電流値
を変えることにより、ゲート信号電圧５０の上昇時間Ｔ
Ｒおよび下降時間ＴＦをある程度の範囲内で自由に設定
でき、これにともなって電動機巻線端子電圧５１の上昇
時間および下降時間もある程度の範囲内で自由に設定で
きるという長所を有する。

【００７２】通常、電動機巻線端子電圧５１の上昇時間
および下降時間は小さくするほどパワーＭＯＳ−ＦＥＴ
１およびパワーＭＯＳ−ＦＥＴ２等の電力損失が小さく
できるため好ましいが、電気雑音が大きくなるという欠
点がある。したがって、電気雑音を特に小さくしたい用
途ではあえて電動機巻線端子電圧５１の上昇時間および
下降時間を大きくすることが必要であり、これに容易に
対応できる構成である。

【００７３】また、図１および図４におけるパワーＭＯ
Ｓ−ＦＥＴ１および２のゲートとソース間にコンデンサ
を接続することにより、さらに電動機巻線端子電圧５１
の上昇時間および下降時間を大幅に長くできることはい
うまでもない。

【００７４】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、つまりフリーランでない状態を指令している場合
における電流制御手段１２５および１２６の動作につい
ての説明であるが、最後に電動機解放信号１５６が
‘Ｌ’レベル、つまりフリーラン状態を指令している場
合における電流制御手段１２５および１２６の動作につ
いての説明をつけ加える。

【００７５】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号４２にかかわらず論理積否定手段１０６お
よび１０７の出力信号はともに‘Ｈ’レベルとなり、し
たがってＰＮＰタイプのトランジスタ１１９のベース信
号１２３は‘Ｈ’レベル、トランジスタ２９のベース信
号４５は‘Ｌ’レベルとなる。

【００７６】この状態はいわゆる第５の状態で、第９の
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。

【００７７】第５の状態となると、パワーＭＯＳ−ＦＥ
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となり、フリーラン状態が実現できる。第５の状態
は、主に何らかのトラブルが発生した場合等において、
電動機の運転を中断して電動機および制御装置を保護す
るために用いられる。

【００７８】第５の状態への移行は、前記第１の状態，
第２の状態，第３の状態および第４の状態のいずれの状
態からも可能で、電動機解放信号１５６が‘Ｌ’レベル
に変化した瞬間に移行する。逆に第５の状態からは、電
動機解放信号１５６が‘Ｈ’レベルに変化した瞬間に第
１の状態または第３の状態へ移行するように構成してい
る。これは、第５の状態から第２の状態または第４の状
態に移行すると、ゲート信号電圧５０の上昇または下降
に要する時間が非常に長くなり、パワーＭＯＳ−ＦＥＴ
１および２に過大な発熱を生じるため、この防止策であ
る。

【００７９】しかしながら、第５の状態から他の状態へ
の移行は、中断していた電動機の運転を再開することを
目的とする場合が主であり、この場合においては頻度が
多くても数秒に１回程度と低いため、パワーＭＯＳ−Ｆ
ＥＴ１および２の耐量が十分あれば第５の状態から他の
すべての状態へ移行できるような構成とすることもでき
る。

【００８０】なお、本実施例の電流制御手段１２５およ
び１２６は、第５の電流値１６８，第６の電流値１６
９，第７の電流値１７０および第８の電流値１７１を０
としているが、第１の電流値１６４が第７の電流値１７
０よりも大きな電流値とし、第２の電流値１６５が第８
の電流値１７１よりも大きな電流値とし、第３の電流値
１６６が第５の電流値１６８よりも大きな電流値とし、
第４の電流値１６７が第６の電流値１６９よりも大きな
電流値とし、第１の電流値１６４と第７の電流値１７０
の差が第２の電流値１６５と第８の電流値１７１の差よ
り大きくし、第３の電流値１６６と第５の電流値１６８
の差が第４の電流値１６７と第６の電流値１６９の差よ
り大きくすれば、第５の電流値１６８，第６の電流値１
６９，第７の電流値１７０および第８の電流値１７１を
０以外の値とできることはいうまでもない。図２（ｂ）
にその一例を示す。

【００８１】また本実施例の電流制御手段１２５および
１２６は、第５の状態における第９の電流値も０として
いるが、第９の電流値も０以外の値とできることはいう
までもない。

【００８２】つまり、トランジスタ１１９のコレクタ電
流４９とトランジスタ２９のコレクタ電流４８を同一の
電流値とすれば０以外の値とすることができる。

【００８３】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。

【００８４】図４において、１２５および１２６は電流
制御手段、１０９は信号処理手段、１４は直流主電源、
１５および１６は直流電源、１０５は抵抗、９７はツェ
ナーダイオード９５および９６で構成された電圧リミッ
ト手段で、以上は図１の構成と同様なものである。図１
の構成と異なるのは、パワーＭＯＳ−ＦＥＴ１および２
とダイオード５，６，７および８を、逆回復時間ｔｒｒ
の短い寄生ダイオードを有するＮチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ１ａとＰチャンネルタイプのパワー
ＭＯＳ−ＦＥＴ２ａとした点である。

【００８５】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減をすることができる。

【００８６】（実施例３）以下本発明の第３の実施例に
ついて、図面を参照しながら説明する。

【００８７】図５において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
１２６は電流制御手段、１０９は信号処理手段、１４は
直流主電源、１５および１６は直流電源、１０５は抵
抗、９７はツェナーダイオード９５および９６で構成さ
れた電圧リミット手段で、以上は図１の構成と同様なも
のである。図１の構成と異なるのは、電流制御手段１２
５をカレントミラー手段９８と電流制御手段１２７で構
成した点である。

【００８８】以上のように構成されたＰＷＭインバータ
用出力回路について、図１の構成と異なるカレントミラ
ー手段９８と電流制御手段１２７の動作を説明する。

【００８９】ここでも説明を簡単にするために、まず電
動機解放信号１５６が‘Ｈ’レベル、つまりフリーラン
でない状態を指令している場合についてすべて説明し、
最後に電動機解放信号１５６が‘Ｌ’レベル、つまりフ
リーラン状態を指令している場合についての説明をつけ
加えることにする。

【００９０】まず、電流制御手段１２７の動作を図６を
用いて詳しく説明する。ＮＰＮタイプのトランジスタ２
８のベース信号４３はスイッチング指令信号４２を論理
積否定手段１０７と論理反転手段２０を通して発生させ
る。このベース信号４３はスイッチング指令信号４２と
ほぼ同じで、‘Ｌ’レベルが例えば０Ｖ、‘Ｈ’レベル
が例えば５Ｖの値をとるものとする。

【００９１】次に、ＮチャンネルタイプのＭＯＳ−ＦＥ
Ｔ３０のゲート信号４４はスイッチング指令信号４２を
論理反転手段２１および２２と論理積否定手段１０７と
信号遅延手段２６を通して発生させる。このゲート信号
４４は、スイッチング指令信号４２を論理反転した信号
を遅延時間ＴＡだけ遅らせたもので、‘Ｌ’レベルをＭ
ＯＳ−ＦＥＴ３０を十分にＯＦＦさせることのできる電
圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３０を十分にＯ
Ｎさせることのできる電圧とする。

【００９２】トランジスタ２８はエミッタホロワ型の回
路構成をとり、ベース信号４３が約０．７Ｖ以上になる
とベース信号４３の電圧とエミッタに接続された抵抗の
値で定まるコレクタ電流４７が流れ、ベース信号４３が
約０．７Ｖ以下の場合にはコレクタ電流４７は０とな
る。

【００９３】ＭＯＳ−ＦＥＴ３０はトランジスタ２８の
エミッタに接続された抵抗の値を切り換える働きをして
おり、トランジスタ２８のベース信号が約０．７Ｖ以上
でＭＯＳ−ＦＥＴ３０がＯＮするとトランジスタ２８の
コレクタ電流４７を大きくする作用がある。

【００９４】ここで、スイッチング指令信号４２とコレ
クタ電流４７の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４７は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
７は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４７は０となる。以上が電流制御手
段１２７の動作についての説明である。

【００９５】次に、カレントミラー手段９８の働きにつ
いて述べる。抵抗１１および１２とトランジスタ９およ
び１０は互いにカレントミラー構成をとり、トランジス
タ９が飽和しない範囲において、トランジスタ９のコレ
クタ電流４９をトランジスタ２８のコレクタ電流４７に
対応した電流とする働きをする。ここで、トランジスタ
９のコレクタ電圧が上昇し過ぎてトランジスタ９が飽和
してＯＮ状態となると、コレクタ電流４７とコレクタ電
流４９の比例関係がくずれ、さらにトランジスタ９の次
のＯＦＦ動作が遅くなってしまうため、トランジスタ９
を飽和させずに動作させることが必要である。そこで、
ツェナーダイオード９５および９６で構成された電圧リ
ミット手段９７により、トランジスタ９が飽和しないよ
うにトランジスタ９のコレクタ電圧の上限を制限してい
る。

【００９６】ここで、スイッチング指令信号４２とトラ
ンジスタ９のコレクタ電流４９の関係を考察すると、ス
イッチング指令信号４２が‘Ｌ’レベルの時にはコレク
タ電流４９は０で、次にスイッチング指令信号４２が
‘Ｈ’レベルに変化してから遅延時間ＴＡが経過するま
でコレクタ電流４９は比較的大きな電流値となり、次に
比較的小さな電流値となり、スイッチング指令信号４２
が‘Ｌ’レベルになるとコレクタ電流４９は０となる。

【００９７】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、つまりフリーランでない状態を指令している場合
における電流制御手段１２７とカレントミラー手段９８
の動作についての説明であるが、最後に電動機解放信号
１５６が‘Ｌ’レベル、つまりフリーラン状態を指令し
ている場合における電流制御手段１２７とカレントミラ
ー手段９８の動作についての説明をつけ加える。電動機
解放信号１５６が‘Ｌ’レベル、つまりフリーラン状態
を指令している場合には、スイッチング指令信号４２に
かかわらず論理積否定手段１０７の出力信号は‘Ｈ’レ
ベルとなり、したがってＮＰＮタイプのトランジスタ２
８のベース信号４３は‘Ｌ’レベルとなる。この状態
は、コレクタ電流４７は０であり、トランジスタ９のコ
レクタ電流４９も０となる。いわゆる第５の状態とな
る。

【００９８】以上のように、カレントミラー手段９８と
電流制御手段１２７は、電流制御手段１２５と同等の動
作を行うことがわかる。

【００９９】また、図５，図７，図８，図９，図１０お
よび図１１においてもパワーＭＯＳ−ＦＥＴ１および２
のゲートとソース間にコンデンサを接続することによ
り、さらに電動機巻線端子電圧５１の上昇時間および下
降時間を大幅に長くできることはいうまでもない。

【０１００】（実施例４）以下本発明の第４の実施例に
ついて、図面を参照しながら説明する。図７において、
１２６および１２７は電流制御手段、９８はカレントミ
ラー手段、１０９は信号処理手段、１４は直流主電源、
１５および１６は直流電源、１０５は抵抗、９７はツェ
ナーダイオード９５および９６で構成された電圧リミッ
ト手段で、以上は図５の構成と同様なものである。

【０１０１】図５の構成と異なるのは、パワーＭＯＳ−
ＦＥＴ１および２とダイオード５，６，７および８を、
逆回復時間ｔｒｒの短い寄生ダイオードを有するＮチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャンネ
ルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点である。

【０１０２】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図７の構成をとることがで
き、部品点数の削減をすることができる。

【０１０３】なお、図５および図７におけるＰＮＰタイ
プのトランジスタ１０をダイオードとして表現しても良
いことはいうまでもない。

【０１０４】（実施例５）以下本発明の第５の実施例に
ついて、図面を参照しながら説明する。

【０１０５】図８において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
１２６および１２７は電流制御手段、１０９は信号処理
手段、１４は直流主電源、１５および１６は直流電源、
１０５は抵抗、９７はツェナーダイオード９５および９
６で構成された電圧リミット手段で、以上は図５の構成
と同様なものである。

【０１０６】図５の構成と異なるのは、ＰＮＰタイプの
トランジスタ９および１０と抵抗１１および１２で構成
していたカレントミラー手段９８を、ＰＮＰタイプのト
ランジスタ９と抵抗１１および１２で簡易的にカレント
ミラー手段を構成した点である。

【０１０７】図８におけるカレントミラー手段は図５に
おけるカレントミラー手段に比べ精度や温度特性が劣る
ために直流電源１５の電圧を高くする必要があるが、そ
れが許容される場合では実用上問題はない。

【０１０８】（実施例６）以下本発明の第６の実施例に
ついて、図面を参照しながら説明する。

【０１０９】図９において、１２６および１２７は電流
制御手段、９８はカレントミラー手段、１０９は信号処
理手段、１４は直流主電源、１５および１６は直流電
源、１０５は抵抗、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図８の
構成と同様なものである。

【０１１０】図８の構成と異なるのは、パワーＭＯＳ−
ＦＥＴ１および２とダイオード５，６，７および８を、
逆回復時間ｔｒｒの短い寄生ダイオードを有するＮチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャンネ
ルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点である。
最近、パワーＭＯＳ−ＦＥＴの技術が進歩し、寄生ダイ
オードの逆回復時間ｔｒｒが非常に短いものもごく一部
で製造されている。この逆回復時間ｔｒｒの短い寄生ダ
イオードを有するパワーＭＯＳ−ＦＥＴが入手できる場
合においては図９の構成をとることができ、部品点数の
削減をすることができる。

【０１１１】（実施例７）以下本発明の第７の実施例に
ついて、図面を参照しながら説明する。

【０１１２】図１０において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１２６および１２７は電流制御手段、１０９は信号
処理手段、１４は直流主電源、１５および１６は直流電
源、１０５は抵抗、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図５の
構成と同様なものである。

【０１１３】図５の構成と異なるのは、ＰＮＰタイプの
トランジスタ９および１０と抵抗１１および１２で構成
していたカレントミラー手段９８を、ＰＮＰタイプのト
ランジスタ９とＮＰＮタイプのトランジスタ１２８とダ
イオード１２９と抵抗１１および１３０でカレントミラ
ー手段を構成した点である。

【０１１４】図５におけるカレントミラー手段では、Ｐ
ＮＰトランジスタ９のコレクタ電圧が下降する際、ＰＮ
Ｐトランジスタ９のベース電圧がコレクタ出力容量Ｃｏ
ｂを流れる電流によって低下しＰＮＰトランジスタ９を
ＯＮしてしまう。このため、ＰＮＰトランジスタ９のコ
レクタに電流を漏洩する結果となり、ゲート信号電圧５
０の下降時間が長くなりパワーＭＯＳ−ＦＥＴのスイッ
チング損失を増大してしまう。

【０１１５】したがってこれを防ぐためには、ＰＮＰタ
イプのトランジスタ９をコレクタ出力容量Ｃｏｂが非常
に小さいものを選択する必要がある。

【０１１６】これに対して図１０におけるカレントミラ
ー手段では、ＰＮＰトランジスタ９のコレクタ電圧が下
降する際に、コレクタ出力容量Ｃｏｂを流れる電流がＮ
ＰＮトランジスタ１２８のエミッタ電流によって補われ
るため、ＰＮＰトランジスタ９のベース電圧の低下を防
止でき、ＰＮＰタイプのトランジスタ９をコレクタ出力
容量Ｃｏｂが比較的大きなものを選択してもスイッチン
グ損失の少ない構成とすることができる。

【０１１７】（実施例８）以下本発明の第８の実施例に
ついて、図面を参照しながら説明する。

【０１１８】図１１において、１２６および１２７は電
流制御手段、９８はカレントミラー手段、１０９は信号
処理手段、１４は直流主電源、１５および１６は直流電
源、１０５は抵抗、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１０
の構成と同様なものである。

【０１１９】図１０の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１２０】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図１１の構成をとることがで
き、部品点数の削減をすることができる。

【０１２１】（実施例９）以下本発明の第９の実施例に
ついて、図面を参照しながら説明する。

【０１２２】図１２において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１０９は信号処理手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７はツェナーダ
イオード９５および９６で構成された電圧リミット手段
で、以上は図１の構成と同様なものである。

【０１２３】図１の構成と異なるのは、電流制御手段１
２６をカレントミラー手段１３２と電流制御手段１３１
で構成した点と電流制御手段１２５を電流制御手段１６
３とした点である。

【０１２４】以上のように構成されたＰＷＭインバータ
用出力回路について、図１の構成と異なるカレントミラ
ー手段１３２と電流制御手段１３１の動作を説明する。

【０１２５】ここでも説明を簡単にするために、まず電
動機解放信号１５６が‘Ｈ’レベル、つまりフリーラン
でない状態を指令している場合についてすべて説明し、
最後に電動機解放信号１５６が‘Ｌ’レベル、つまりフ
リーラン状態を指令している場合についての説明をつけ
加えることにする。

【０１２６】まず、電流制御手段１３１の動作を図１３
を用いて詳しく説明する。ＰＮＰタイプのトランジスタ
１３７のベース信号１４８はスイッチング指令信号４２
を論理積否定手段１０６と論理反転手段６５，１６１お
よび１３９を通して発生させる。このベース信号１４８
はスイッチング指令信号４２が‘Ｈ’レベルの場合に例
えば直流電源１５のプラス端子と同電位、‘Ｌ’レベル
の場合に例えば直流電源１５のプラス端子より５Ｖ低い
電位とする。

【０１２７】次に、ＰチャンネルタイプのＭＯＳ−ＦＥ
Ｔ１３８のゲート信号１４９はスイッチング指令信号４
２を論理反転手段６５，１６１，１４０および１４１と
論理積否定手段１０６と信号遅延手段１４２を通して発
生させる。このゲート信号１４９はスイッチング指令信
号４２を論理反転し遅延時間ＴＢだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ１３８を十分にＯＮさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ１３８を十分にＯＦＦさせることのできる電圧とす
る。

【０１２８】トランジスタ１３７はエミッタホロワ型の
回路構成をとり、ベース信号１４８の電位が直流電源１
５のプラス端子の電位に比べ約０．７Ｖ以上低くなると
エミッタに接続された抵抗の値とそれに印加される電圧
で定まる電流がほぼコレクタ電流１５０として流れ、ベ
ース信号１４８の電位と直流電源１５のプラス端子の電
位との差が約０．７Ｖ以下の場合にはコレクタ電流１５
０は０となる。

【０１２９】ＭＯＳ−ＦＥＴ１３８はトランジスタ１３
７のエミッタに接続された抵抗の値を切り換える働きを
しており、トランジスタ１３７のベース信号の電位が直
流電源１５のプラス端子の電位に比べ約０．７Ｖ以上低
い状態でＭＯＳ−ＦＥＴ１３８がＯＮするとトランジス
タ１３７のコレクタ電流１５０を大きくする作用があ
る。

【０１３０】ここで、スイッチング指令信号４２とコレ
クタ電流１５０の関係を考察すると、スイッチング指令
信号４２が‘Ｈ’レベルの時にはコレクタ電流１５０は
０で、次に、スイッチング指令信号４２が‘Ｌ’レベル
に変化してから遅延時間ＴＢが経過するまでコレクタ電
流１５０は比較的大きな電流値となり、次に比較的小さ
な電流値となり、スイッチング指令信号４２が‘Ｈ’レ
ベルになるとコレクタ電流１５０は０となる。以上が電
流制御手段１３１の動作についての説明である。

【０１３１】次に、カレントミラー手段１３２の働きに
ついて述べる。抵抗１３５および１３６とトランジスタ
１３３および１３４は互いにカレントミラー構成をと
り、トランジスタ１３３が飽和しない範囲において、ト
ランジスタ１３３のコレクタ電流４８をトランジスタ１
３７のコレクタ電流１５０に対応した電流とする働きを
する。ここで、トランジスタ１３３のコレクタ電圧が下
降し過ぎてトランジスタ１３３が飽和してＯＮ状態とな
ると、コレクタ電流１５０とコレクタ電流４８の比例関
係がくずれ、さらにトランジスタ１３３の次のＯＦＦ動
作が遅くなってしまうため、トランジスタ１３３を飽和
させずに動作させることが必要である。そこで、ツェナ
ーダイオード９５および９６で構成された電圧リミット
手段９７により、トランジスタ１３３が飽和しないよう
にトランジスタ１３３のコレクタ電圧の下限を制限して
いる。

【０１３２】ここで、スイッチング指令信号４２とトラ
ンジスタ１３３のコレクタ電流４８の関係を考察する
と、スイッチング指令信号４２が‘Ｈ’レベルの時には
コレクタ電流４８は０で、次にスイッチング指令信号４
２が‘Ｌ’レベルに変化してから遅延時間ＴＢが経過す
るまでコレクタ電流４８は比較的大きな電流値となり、
次に比較的小さな電流値となり、スイッチング指令信号
４２が‘Ｈ’レベルになるとコレクタ電流４８は０とな
る。

【０１３３】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、つまりフリーランでない状態を指令している場合
における電流制御手段１３１とカレントミラー手段１３
２の動作についての説明であるが、最後に電動機解放信
号１５６が‘Ｌ’レベル、つまりフリーラン状態を指令
している場合における電流制御手段１３１とカレントミ
ラー手段１３２の動作についての説明をつけ加える。

【０１３４】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号４２にかかわらず論理積否定手段１０６の
出力信号は‘Ｈ’レベルとなり、したがってＰＮＰタイ
プのトランジスタ１３７のベース信号１４８は‘Ｈ’レ
ベルとなる。この状態はコレクタ電流１５０は０であ
り、トランジスタ１３３のコレクタ電流４８も０とな
る。いわゆる第５の状態となる。

【０１３５】以上のように、カレントミラー手段１３２
と電流制御手段１３１は、電流制御手段１２６と同等の
動作を行うことがわかる。

【０１３６】また、図１の構成と異なる電流制御手段１
６３は、電流制御手段１２５のホトカプラ１１５を論理
反転手段１６２とした点である。これは、電流制御手段
１６３および１３１と信号処理手段１０９の論理素子を
共通電源により動作させることにより絶縁を考慮する必
要がなく、電流制御手段１６２の構成により電流制御手
段１２５と同等の動作をえることができる。

【０１３７】また、図１２，図１４，図１５，図１６，
図１７および図１８においてもパワーＭＯＳ−ＦＥＴ１
および２のゲートとソース間にコンデンサを接続するこ
とにより、さらに電動機巻線端子電圧５１の上昇時間お
よび下降時間を大幅に長くできることはいうまでもな
い。

【０１３８】（実施例１０）以下本発明の第１０の実施
例について、図面を参照しながら説明する。

【０１３９】図１４において、１３１および１６３は電
流制御手段、１３２はカレントミラー手段、１０９は信
号処理手段、１４は直流主電源、１５および１６は直流
電源、１０５は抵抗、９７はツェナーダイオード９５お
よび９６で構成された電圧リミット手段で、以上は図１
２の構成と同様なものである。

【０１４０】図１２の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１４１】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図１４の構成をとることがで
き、部品点数の削減をすることができる。

【０１４２】なお、図１２および図１４におけるＰＮＰ
タイプのトランジスタ１３４をダイオードとして表現し
ても良いことはいうまでもない。

【０１４３】（実施例１１）以下本発明の第１１の実施
例について、図面を参照しながら説明する。

【０１４４】図１５において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１３１および１６３は電流制御手段、１０９は信号
処理手段、１４は直流主電源、１５および１６は直流電
源、１０５は抵抗、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１２
の構成と同様なものである。

【０１４５】図１２の構成と異なるのは、ＮＰＮタイプ
のトランジスタ１３３および１３４と抵抗１３５および
１３６で構成していたカレントミラー手段１３２を、Ｎ
ＰＮタイプのトランジスタ１３３と抵抗１３５および１
３６で簡易的にカレントミラー手段を構成した点であ
る。図１５におけるカレントミラー手段は図１２におけ
るカレントミラー手段に比べ精度や温度特性が劣るため
に直流電源１５の電圧を高くする必要があるが、それが
許容される場合では実用上問題はない。

【０１４６】（実施例１２）以下本発明の第１２の実施
例について、図面を参照しながら説明する。

【０１４７】図１６において、１３１および１６３は電
流制御手段、１３２はカレントミラー手段、１０９は信
号処理手段、１４は直流主電源、１５および１６は直流
電源、１０５は抵抗、９７はツェナーダイオード９５お
よび９６で構成された電圧リミット手段で、以上は図１
５の構成と同様なものである。

【０１４８】図１５の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１４９】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図１６の構成をとることがで
き、部品点数の削減をすることができる。

【０１５０】（実施例１３）以下本発明の第１３の実施
例について、図面を参照しながら説明する。

【０１５１】図１７において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１３１および１６３は電流制御手段、１０９は信号
処理手段、１４は直流主電源、１５および１６は直流電
源、１０５は抵抗、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１２
の構成と同様なものである。

【０１５２】図１２の構成と異なるのは、ＮＰＮタイプ
のトランジスタ１３３および１３４と抵抗１３５および
１３６で構成していたカレントミラー手段１３２を、Ｎ
ＰＮタイプのトランジスタ１３３とＰＮＰタイプのトラ
ンジスタ１５２とダイオード１５３と抵抗１３５および
１５４でカレントミラー手段を構成した点である。

【０１５３】図１２におけるカレントミラー手段では、
ＮＰＮトランジスタ１３３のコレクタ電圧が上昇する
際、ＮＰＮトランジスタ１３３のベース電圧がコレクタ
出力容量Ｃｏｂを流れる電流によって上昇しＮＰＮトラ
ンジスタ１３３をＯＮしてしまう。このため、ＮＰＮト
ランジスタ１３３のコレクタに電流を漏洩する結果とな
り、ゲート信号電圧５０の上昇時間が長くなりパワーＭ
ＯＳ−ＦＥＴのスイッチング損失を増大してしまう。

【０１５４】したがってこれを防ぐためには、ＮＰＮタ
イプのトランジスタ１３３をコレクタ出力容量Ｃｏｂが
非常に小さいものを選択する必要がある。

【０１５５】これに対して図１７におけるカレントミラ
ー手段では、ＮＰＮトランジスタ１３３のコレクタ電圧
が上昇する際に、コレクタ出力容量Ｃｏｂを流れる電流
をＰＮＰトランジスタ１５２のエミッタ電流によって除
去することができ、ＮＰＮトランジスタ１３３のベース
電圧の上昇を防止でき、ＮＰＮタイプのトランジスタ１
３３をコレクタ出力容量Ｃｏｂが比較的大きなものを選
択してもスイッチング損失の少ない構成とすることがで
きる。

【０１５６】（実施例１４）以下本発明の第１４の実施
例について、図面を参照しながら説明する。

【０１５７】図１８において、１３１および１６３は電
流制御手段、１３２はカレントミラー手段、１０９は信
号処理手段、１４は直流主電源、１５および１６は直流
電源、１０５は抵抗、９７はツェナーダイオード９５お
よび９６で構成された電圧リミット手段で、以上は図１
７の構成と同様なものである。

【０１５８】図１７の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１５９】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図１８の構成をとることがで
き、部品点数の削減をすることができる。

【０１６０】なお、図３１に示すように三相ＰＷＭイン
バータを構成する場合においては、一般的に直流主電源
を共通接続して３個のＰＷＭインバータ用出力回路を配
置するが、本発明によるＰＷＭインバータ用出力回路に
おいてはさらに第１，第２，第３，第４，第５，第６，
第７，第８，第９，第１０，第１１，第１２，第１３お
よび第１４の実施例における直流電源１５および１６も
共通接続できることはいうまでもない。

【０１６１】（実施例１５）以下本発明の第１５の実施
例について、図面を参照しながら説明する。

【０１６２】図１９において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、９８はカレントミラー手段、１４は直流主電源、１
５および１６は直流電源、９７は電圧リミット手段でツ
ェナーダイオード９５および９６で構成されている。

【０１６３】図５の構成と異なるのは、抵抗１０５を省
き電流制御手段１２６および１２７と信号処理手段１０
９を電流制御手段１３で構成した点である。電動機をフ
リーラン状態にする必要がない場合においては図１９の
構成をとることができる。

【０１６４】また、図１９，図２０，図２１，図２２，
図２３および図２４においてもパワーＭＯＳ−ＦＥＴ１
および２のゲートとソース間にコンデンサを接続するこ
とにより、さらに電動機巻線端子電圧５１の上昇時間お
よび下降時間を大幅に長くできることはいうまでもな
い。

【０１６５】（実施例１６）以下本発明の第１６の実施
例について、図面を参照しながら説明する。

【０１６６】図２０において、９８はカレントミラー手
段、１３は電流制御手段、１４は直流主電源、１５およ
び１６は直流電源、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１９
の構成と同様なものである。

【０１６７】図１９の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１６８】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図２０の構成をとることがで
き、部品点数の削減をすることができる。

【０１６９】なお、図１９および図２０におけるＰＮＰ
タイプのトランジスタ１０をダイオードとして表現して
も良いことはいうまでもない。

【０１７０】（実施例１７）以下本発明の第１７の実施
例について、図面を参照しながら説明する。

【０１７１】図２１において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１３は電流制御手段、１４は直流主電源、１５およ
び１６は直流電源、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１９
の構成と同様なものである。

【０１７２】図１９の構成と異なるのは、ＰＮＰタイプ
のトランジスタ９および１０と抵抗１１および１２で構
成していたカレントミラー手段９８を、ＰＮＰタイプの
トランジスタ９と抵抗１１および１２で簡易的にカレン
トミラー手段を構成した点である。図２１におけるカレ
ントミラー手段は図１９におけるカレントミラー手段に
比べ精度や温度特性が劣るために直流電源１５の電圧を
高くする必要があるが、それが許容される場合では実用
上問題はない。

【０１７３】（実施例１８）以下本発明の第１８の実施
例について、図面を参照しながら説明する。

【０１７４】図２２において、９８はカレントミラー手
段、１３は電流制御手段、１４は直流主電源、１５およ
び１６は直流電源、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図２１
の構成と同様なものである。

【０１７５】図２１の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１７６】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図２２の構成をとることがで
き、部品点数の削減をすることができる。

【０１７７】（実施例１９）以下本発明の第１９の実施
例について、図面を参照しながら説明する。

【０１７８】図２３において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１３は電流制御手段、１４は直流主電源、１５およ
び１６は直流電源、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図１９
の構成と同様なものである。

【０１７９】図１９の構成と異なるのは、ＰＮＰタイプ
のトランジスタ９および１０と抵抗１１および１２で構
成していたカレントミラー手段９８を、ＰＮＰタイプの
トランジスタ９とＮＰＮタイプのトランジスタ１２８と
ダイオード１２９と抵抗１１および１３０でカレントミ
ラー手段を構成した点である。

【０１８０】図１９におけるカレントミラー手段では、
ＰＮＰトランジスタ９のコレクタ電圧が下降する際、Ｐ
ＮＰトランジスタ９のベース電圧がコレクタ出力容量Ｃ
ｏｂを流れる電流によって低下しＰＮＰトランジスタ９
をＯＮしてしまう。このため、ＰＮＰトランジスタ９の
コレクタに電流を漏洩する結果となり、ゲート信号電圧
５０の下降時間が長くなりパワーＭＯＳ−ＦＥＴのスイ
ッチング損失を増大してしまう。

【０１８１】したがってこれを防ぐためには、ＰＮＰタ
イプのトランジスタ９をコレクタ出力容量Ｃｏｂが非常
に小さいものを選択する必要がある。

【０１８２】これに対して図２３におけるカレントミラ
ー手段では、ＰＮＰトランジスタ９のコレクタ電圧が下
降する際に、コレクタ出力容量Ｃｏｂを流れる電流がＮ
ＰＮトランジスタ１２８のエミッタ電流によって補われ
るため、ＰＮＰトランジスタ９のベース電圧の低下を防
止でき、ＰＮＰタイプのトランジスタ９をコレクタ出力
容量Ｃｏｂが比較的大きなものを選択してもスイッチン
グ損失の少ない構成とすることができる。

【０１８３】（実施例２０）以下本発明の第２０の実施
例について、図面を参照しながら説明する。

【０１８４】図２４において、９８はカレントミラー手
段、１３は電流制御手段、１４は直流主電源、１５およ
び１６は直流電源、９７はツェナーダイオード９５およ
び９６で構成された電圧リミット手段で、以上は図２３
の構成と同様なものである。

【０１８５】図２３の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１８６】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図２４の構成をとることがで
き、部品点数の削減をすることができる。

【０１８７】（実施例２１）以下本発明の第２１の実施
例について、図面を参照しながら説明する。

【０１８８】図２５において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１３２はカレントミラー手段、１４は直流主電源、
１５および１６は直流電源、９７は電圧リミット手段で
ツェナーダイオード９５および９６で構成されている。

【０１８９】図１２の構成と異なるのは、抵抗１０５を
省き電流制御手段１３１および１６３と、信号処理手段
１０９を信号処理手段１５５で構成した点である。電動
機をフリーラン状態にする必要がない場合においては図
２５の構成をとることができる。

【０１９０】また、図２５，図２６，図２７，図２８，
図２９および図３０においてもパワーＭＯＳ−ＦＥＴ１
および２のゲートとソース間にコンデンサを接続するこ
とにより、さらに電動機巻線端子電圧５１の上昇時間お
よび下降時間を大幅に長くできることはいうまでもな
い。

【０１９１】（実施例２２）以下本発明の第２２の実施
例について、図面を参照しながら説明する。

【０１９２】図２６において、１３２はカレントミラー
手段、１５５は電流制御手段、１４は直流主電源、１５
および１６は直流電源、９７はツェナーダイオード９５
および９６で構成された電圧リミット手段で、以上は図
２５の構成と同様なものである。

【０１９３】図２５の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０１９４】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図２６の構成をとることがで
き、部品点数の削減をすることができる。

【０１９５】なお、図２５および図２６におけるＮＰＮ
タイプのトランジスタ１３４ダイオードとして表現して
も良いことはいうまでもない。

【０１９６】（実施例２３）以下本発明の第２３の実施
例について、図面を参照しながら説明する。

【０１９７】図２７において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１５５は電流制御手段、１４は直流主電源、１５お
よび１６は直流電源、９７はツェナーダイオード９５お
よび９６で構成された電圧リミット手段で、以上は図２
５の構成と同様なものである。

【０１９８】図２５の構成と異なるのは、ＮＰＮタイプ
のトランジスタ１３３および１３４と抵抗１３５および
１３６で構成していたカレントミラー手段１３２を、Ｎ
ＰＮタイプのトランジスタ１３３と抵抗１３５および１
３６で簡易的にカレントミラー手段を構成した点であ
る。図２７におけるカレントミラー手段は図２５におけ
るカレントミラー手段に比べ精度や温度特性が劣るため
に直流電源１５の電圧を高くする必要があるが、それが
許容される場合では実用上問題はない。

【０１９９】（実施例２４）以下本発明の第２４の実施
例について、図面を参照しながら説明する。

【０２００】図２８において、１３２はカレントミラー
手段、１５５は電流制御手段、１４は直流主電源、１５
および１６は直流電源、９７はツェナーダイオード９５
および９６で構成された電圧リミット手段で、以上は図
２７の構成と同様なものである。

【０２０１】図２７の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０２０２】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図２８の構成をとることがで
き、部品点数の削減をすることができる。

【０２０３】（実施例２５）以下本発明の第２５の実施
例について、図面を参照しながら説明する。

【０２０４】図２９において、１はＮチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパ
ワーＭＯＳ−ＦＥＴ、５，６，７および８はダイオー
ド、１５５は電流制御手段、１４は直流主電源、１５お
よび１６は直流電源、９７はツェナーダイオード９５お
よび９６で構成された電圧リミット手段で、以上は図２
５の構成と同様なものである。

【０２０５】図２５の構成と異なるのは、ＮＰＮタイプ
のトランジスタ１３３および１３４と抵抗１３５および
１３６で構成していたカレントミラー手段１３２を、Ｎ
ＰＮタイプのトランジスタ１３３とＰＮＰタイプのトラ
ンジスタ１５２とダイオード１５３と抵抗１３５および
１５４でカレントミラー手段を構成した点である。

【０２０６】図２５におけるカレントミラー手段では、
ＮＰＮトランジスタ１３３のコレクタ電圧が上昇する
際、ＮＰＮトランジスタ１３３のベース電圧がコレクタ
出力容量Ｃｏｂを流れる電流によって上昇しＮＰＮトラ
ンジスタ１３３をＯＮしてしまう。このため、ＮＰＮト
ランジスタ１３３のコレクタに電流を漏洩する結果とな
り、ゲート信号電圧５０の上昇時間が長くなりパワーＭ
ＯＳ−ＦＥＴのスイッチング損失を増大してしまう。

【０２０７】したがってこれを防ぐためには、ＮＰＮタ
イプのトランジスタ１３３をコレクタ出力容量Ｃｏｂが
非常に小さいものを選択する必要がある。

【０２０８】これに対して図２９におけるカレントミラ
ー手段では、ＮＰＮトランジスタ１３３のコレクタ電圧
が上昇する際に、コレクタ出力容量Ｃｏｂを流れる電流
をＰＮＰトランジスタ１５２のエミッタ電流によって除
去することができ、ＮＰＮトランジスタ１３３のベース
電圧の上昇を防止でき、ＮＰＮタイプのトランジスタ１
３３をコレクタ出力容量Ｃｏｂが比較的大きなものを選
択してもスイッチング損失の少ない構成とすることがで
きる。

【０２０９】（実施例２６）以下本発明の第２６の実施
例について、図面を参照しながら説明する。

【０２１０】図３０において、１３２はカレントミラー
手段、１５５は電流制御手段、１４は直流主電源、１５
および１６は直流電源、９７はツェナーダイオード９５
および９６で構成された電圧リミット手段で、以上は図
２９の構成と同様なものである。

【０２１１】図２９の構成と異なるのは、パワーＭＯＳ
−ＦＥＴ１および２とダイオード５，６，７および８
を、逆回復時間ｔｒｒの短い寄生ダイオードを有するＮ
チャンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点であ
る。

【０２１２】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図３０の構成をとることがで
き、部品点数の削減をすることができる。

【０２１３】なお、図３１に示すように三相ＰＷＭイン
バータを構成する場合においては、一般的に直流主電源
を共通接続して３個のＰＷＭインバータ用出力回路を配
置するが、本発明によるＰＷＭインバータ用出力回路に
おいてはさらに第１５，第１６，第１７，第１８，第１
９，第２０，第２１，第２２，第２３，第２４，第２５
および第２６の実施例における直流電源１５および１６
も共通接続できることはいうまでもない。

【０２１４】

【発明の効果】以上のように本発明は、Ｎチャンネルタ
イプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネルタ
イプの第２のパワーＭＯＳ−ＦＥＴと、第１，第２，第
３および第４のダイオードと、電流出力端子を有し前記
電流出力端子より流出する電流を制御する電流制御手段
１と、電流入力端子を有し前記電流入力端子より流入す
る電流を制御する電流制御手段２と、直流主電源とを備
えたものである。

【０２１５】そして、この構成において、第１のパワー
ＭＯＳ−ＦＥＴのドレインと第３のダイオードのカソー
ドを接続し、第３のダイオードのアノードと第１のダイ
オードのカソードと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダ
イオードのアノードを接続し、第４のダイオードのカソ
ードと第２のダイオードのアノードと前記直流主電源の
マイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴの
ソースと第１のダイオードのアノードと第２のパワーＭ
ＯＳ−ＦＥＴのソースと第２のダイオードのカソードを
接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２の
パワーＭＯＳ−ＦＥＴのゲートと前記電流制御手段１の
電流出力端子と前記電流制御手段２の電流入力端子を接
続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲート
とソース間に抵抗と正および負の双方向の電圧に対して
ツェナー現象を有する電圧リミット手段を並列に接続し
た構成としたものである。

【０２１６】そして、上記構成とすることにより、フロ
ーティング状態が本質的になくフローティング時間が０
でスイッチング指令信号と電動機巻線端子の平均電圧が
一義的に定まることにより制御誤差が非常に小さく、か
つ消費電力も少ない優れたＰＷＭインバータ用出力回路
を安価に提供することができるものである。さらに必要
に応じて、電気雑音の発生が非常に小さな優れたＰＷＭ
インバータ用出力回路を安価に提供することができるも
のである。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図２】（ａ）本発明の第１の実施例におけるＰＷＭイ
ンバータ用出力回路の電流制御手段の動作を示す図（ｂ）本発明の第１の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の他の動作を示す図

【図３】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図

【図４】本発明の第２の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図５】本発明の第３の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図６】本発明の第３の実施例におけるＰＷＭインバー
タ用出力回路の電流制御手段の動作を示す図

【図７】本発明の第４の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図８】本発明の第５の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図９】本発明の第６の実施例におけるＰＷＭインバー
タ用出力回路の構成図

【図１０】本発明の第７の実施例におけるＰＷＭインバ
ータ用出力回路の構成図

【図１１】本発明の第８の実施例におけるＰＷＭインバ
ータ用出力回路の構成図

【図１２】本発明の第９の実施例におけるＰＷＭインバ
ータ用出力回路の構成図

【図１３】本発明の第９の実施例におけるＰＷＭインバ
ータ用出力回路の電流制御手段の動作を示す図

【図１４】本発明の第１０の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図１５】本発明の第１１の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図１６】本発明の第１２の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図１７】本発明の第１３の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図１８】本発明の第１４の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図１９】本発明の第１５の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２０】本発明の第１６の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２１】本発明の第１７の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２２】本発明の第１８の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２３】本発明の第１９の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２４】本発明の第２０の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２５】本発明の第２１の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２６】本発明の第２２の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２７】本発明の第２３の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２８】本発明の第２４の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図２９】本発明の第２５の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図３０】本発明の第２６の実施例におけるＰＷＭイン
バータ用出力回路の構成図

【図３１】一般的なＰＷＭインバータの構成を示す略線
図

【図３２】従来のＰＷＭインバータ用出力回路の構成図

【図３３】従来のＰＷＭインバータ用出力回路の動作を
示す図

【符号の説明】

１，１ａＮチャンネルタイプのパワーＭＯＳ−ＦＥＴ２，２ａＰチャンネルタイプのパワーＭＯＳ−ＦＥＴ５，６，７，８，７８，７９，１２９，１５３ダイオ
ード９，１０，１１９，１３７，１５２ＰＮＰタイプのト
ランジスタ１１，１２，３２，３３，３４，３５，８３，８４，８
５，８６，８７，８８，８９，９０，９１，９２，１０
５，１１６，１１７，１２１，１２２，１３０，１３
５，１３６，１４６，１４７，１５４抵抗１３，１２５，１２６，１２７，１３１，１５５，１６
３電流制御手段１４直流主電源１５，１６，９３，９４，１１８直流電源２０，２１，２２，２３，２４，２５，６５，１１１，
１１２，１１３，１３９，１４０，１４１，１６１，１
６２論理反転手段２６，２７，１１４，１４２信号遅延手段２８，２９，７４，７５，７６，７７，１２８，１３
３，１３４ＮＰＮタイプのトランジスタ３０，３１ＮチャンネルタイプのＭＯＳ−ＦＥＴ４２，６１，６２スイッチング指令信号５２，６３，６４電動機巻線端子５３ＰＷＭインバータ用出力回路５４第１の状態５５第２の状態５６第３の状態５７第４の状態５８周波数電圧設定手段５９ＰＷＭ制御回路６０電動機６６，６７オンディレイ回路６８，６９ベースドライブ回路７０，７１パワートランジスタ７２，７３，１１５ホトカプラ９５，９６ツェナーダイオード９７電圧リミット手段９８，１３２カレントミラー手段１０６，１０７論理積否定手段１０９信号処理手段１２０，１３８ＰチャンネルタイプのＭＯＳ−ＦＥＴ１５７，１５８論理積手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48 H02M 7/537

Claims

(57)【特許請求の範囲】

【請求項１】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、第１，第２，第３および第４のダイオード
と、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、直流主電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流制御手段１の電流出力
端子と前記電流制御手段２の電流入力端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記電流制御手段１および前記電流制御手段２が、前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第７の電流値とする第１の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第８の電流値とする第２の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第３の電流値とする第３の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第４の電流値とする第４の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流も第９の電流値とする第５の状態を有
し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項２】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、直流主電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記電流制御手段１の電流出力端子と前記電流制御手
段２の電流入力端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記電流制御手段１および前記電流制御手段２が、前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第７の電流値とする第１の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第８の電流値とする第２の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第３の電流値とする第３の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流を第４の電流値とする第４の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流も第９の電流値とする第５の状態を有
し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項３】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、第１，第２，第３および第４のダイオード
と、電流流入端子と第１および第２の電流流出端子を持ち前
記第２の電流流出端子から流出する電流に対応した電流
を前記第１の電流流出端子から流出させる働きをするカ
レントミラー手段１と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段３と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第１の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記カレントミラー手段１の第
１の電流流出端子と前記電流制御手段２の電流入力端子
を接続し、前記カレントミラー手段１の第２の電流流出
端子と前記電流制御手段３の電流入力端子を接続し、第１の直流電源のプラス端子と前記カレントミラー手段
１の電流流入端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記カレントミラー手段１および前記電流制御手段２
が、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第１の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第７の電流値とする第１
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第２の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第８の電流値とする第２
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第５の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第３の電流値とする第３
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第６の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第４の電流値とする第４
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第９の電流値とし前記電流制御手段２の電
流入力端子より流入する電流も第９の電流値とする第５
の状態を有し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項４】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、電流流入端子と第１および第２の電流流出端子を持ち前
記第２の電流流出端子から流出する電流に対応した電流
を前記第１の電流流出端子から流出させる働きをするカ
レントミラー手段１と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段３と、電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第１の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記カレントミラー手段１の第１の電流流出端子と前
記電流制御手段２の電流入力端子を接続し、前記カレン
トミラー手段１の第２の電流流出端子と前記電流制御手
段３の電流入力端子を接続し、第１の直流電源のプラス端子と前記カレントミラー手段
１の電流流入端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記カレントミラー手段１および前記電流制御手段２
が、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第１の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第７の電流値とする第１
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第２の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第８の電流値とする第２
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第５の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第３の電流値とする第３
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第６の電流値とし前記電流制御手段２の電
流入力端子より流入する電流を第４の電流値とする第４
の状態と、前記カレントミラー手段１の第１の電流流出端子より流
出する電流を第９の電流値とし前記電流制御手段２の電
流入力端子より流入する電流も第９の電流値とする第５
の状態を有し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項５】前記カレントミラー手段１が、ＰＮＰタイプの第３および第４のトランジスタを有し、
前記第３のトランジスタのコレクタを第１の電流流出端
子とし、前記第４のトランジスタのベースとコレクタと
前記第３のトランジスタのベースを接続したものを第２
の電流流出端子とし、前記第３および第４のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものを電
流流入端子とした請求項３または４記載のＰＷＭインバ
ータ用出力回路。
【請求項６】前記カレントミラー手段１が、ＰＮＰタイプの第３のトランジスタを有し、前記第３の
トランジスタのコレクタを第１の電流流出端子とし、前
記第３のトランジスタのベースを第２の電流流出端子と
し、前記第３のトランジスタのベースとエミッタにそれ
ぞれ抵抗を介して接続したものを電流流入端子とした請
求項３または４記載のＰＷＭインバータ用出力回路。
【請求項７】前記カレントミラー手段１が、ＰＮＰタイプの第３のトランジスタとＮＰＮタイプの第
５のトランジスタと第５のダイオードを有し、前記第３のトランジスタのコレクタを第１の電流流出端
子とし、前記第５のトランジスタのベースと前記第５のダイオー
ドのカソードを接続したものを第２の電流流出端子と
し、前記第３のトランジスタのベースと前記第５のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、前記第５のトランジスタのベースと前記第５のダイオー
ドのカソードを接続したものと、前記第３のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第５のトランジスタのコレクタを接続したものを電
流流入端子とした請求項３または４記載のＰＷＭインバ
ータ用出力回路。
【請求項８】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、第１，第２，第３および第４のダイオード
と、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、電流流出端子と第１および第２の電流流入端子を持ち前
記第２の電流流入端子から流入する電流に対応した電流
を前記第１の電流流入端子から流入させる働きをするカ
レントミラー手段２と、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段４と、直流主電源と、前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流制御手段１の電流出力
端子と前記カレントミラー手段２の第１の電流流入端子
を接続し、前記電流制御手段４の電流出力端子と前記カ
レントミラー手段２の第２の電流流入端子を接続し、第２の直流電源のマイナス端子と前記カレントミラー手
段２の電流流出端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記電流制御手段１および前記カレントミラー手段２
が、前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第７の電流値とする第１
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第８の電流値とする第２
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第３の電流値とする第３
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記カレントミラー手段２の第１の電
流流入端子に流入する電流を第４の電流値とする第４の
状態と、前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流も第９の電流値とする第５
の状態を有し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項９】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、電流流出端子と第１および第２の電流流入端子を持ち前
記第２の電流流入端子から流入する電流に対応した電流
を前記第１の電流流入端子から流入させる働きをするカ
レントミラー手段２と、電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段４と、直流主電源と、前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記電流制御手段１の電流出力端子と前記カレントミ
ラー手段２の第１の電流流入端子を接続し、前記電流制
御手段４の電流出力端子と前記カレントミラー手段２の
第２の電流流入端子を接続し、第２の直流電源のマイナス端子と前記カレントミラー手
段２の電流流出端子を接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、前記電流制御手段１および前記カレントミラー手段２
が、前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第７の電流値とする第１
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第８の電流値とする第２
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流を第３の電流値とする第３
の状態と、前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記カレントミラー手段２の第１の電
流流入端子に流入する電流を第４の電流値とする第４の
状態と、前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記カレントミラー手段２の第１の電
流流入端子より流入する電流も第９の電流値とする第５
の状態を有し、前記第１の電流値は前記第７の電流値よりも大きな電流
値とし、前記第２の電流値は前記第８の電流値よりも大きな電流
値とし、前記第３の電流値は前記第５の電流値よりも大きな電流
値とし、前記第４の電流値は前記第６の電流値よりも大きな電流
値とし、前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。
【請求項１０】前記カレントミラー手段２が、ＮＰＮタイプの第６および第７のトランジスタを有し、
前記第６のトランジスタのコレクタを第１の電流流入端
子とし、前記第７のトランジスタのベースとコレクタと
前記第６のトランジスタのベースを接続したものを第２
の電流流入端子とし、前記第６および第７のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものを電
流流出端子とした請求項８または９記載のＰＷＭインバ
ータ用出力回路。
【請求項１１】前記カレントミラー手段２が、ＮＰＮタイプの第６のトランジスタを有し、前記第６の
トランジスタのコレクタを第１の電流流入端子とし、前
記第６のトランジスタのベースを第２の電流流入端子と
し、前記第６のトランジスタのベースとエミッタにそれ
ぞれ抵抗を介して接続したものを電流流出端子とした請
求項８または９記載のＰＷＭインバータ用出力回路。
【請求項１２】前記カレントミラー手段２が、ＮＰＮタイプの第６のトランジスタとＰＮＰタイプの第
８のトランジスタと第６のダイオードを有し、前記第６のトランジスタのコレクタを第１の電流流入端
子とし、前記第８のトランジスタのベースと前記第６のダイオー
ドのアノードを接続したものを第２の電流流入端子と
し、前記第６のトランジスタのベースと前記第８のトランジ
スタのエミッタと前記第６のダイオードのカソードを接
続し、前記第８のトランジスタのベースと前記第６のダイオー
ドのアノードを接続したものと、前記第６のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第８のトランジスタのコレクタを接続したものを電
流流出端子とした請求項８または９記載のＰＷＭインバ
ータ用出力回路。
【請求項１３】前記第５の電流値または前記第６の電流
値または前記第７の電流値または前記第８の電流値また
は前記第９の電流値を０とした請求項１から１２のいず
れかに記載のＰＷＭインバータ用出力回路。
【請求項１４】正および負の双方向の電圧に対してツェ
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続したツェナーダ
イオードとした請求項１から１３のいずれかに記載のＰ
ＷＭインバータ用出力回路。
【請求項１５】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、電流流入端子と第１および第２の電流流出端子を
持ち前記第２の電流流出端子から流出する電流に比例し
た電流を前記第１の電流流出端子から流出させる働きを
するカレントミラー手段１と、電流出力端子と第１およ
び第２の電流入力端子を持ち、前記第１および第２の電
流入力端子に流入する電流値を０を含む３段階にそれぞ
れ独立して可変できる電流制御手段５と、直流主電源
と、前記直流主電源のプラス端子にマイナス端子を接続
した第１の直流電源と、前記直流主電源のマイナス端子
にプラス端子を接続した第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノード
と第１のダイオードのカソードと前記直流主電源のプラ
ス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレイ
ンと第４のダイオードのアノードを接続し、第４のダイ
オードのカソードと第２のダイオードのアノードと前記
直流主電源のマイナス端子を接続し、第１のパワーＭＯ
Ｓ−ＦＥＴのソースと第１のダイオードのアノードと第
２のパワーＭＯＳ−ＦＥＴのソースと第２のダイオード
のカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲ
ートと第２のパワーＭＯＳ−ＦＥＴのゲートと前記カレ
ントミラー手段１の第１の電流流出端子と前記電流制御
手段５の第１の電流入力端子を接続し、第１の直流電源
のプラス端子と前記カレントミラー手段１の電流流入端
子を接続し、前記カレントミラー手段１の第２の電流流
出端子と前記電流制御手段５の第２の電流入力端子を接
続し、前記電流制御手段５の電流出力端子を第２の直流
電源のマイナス端子に接続し、第１または第２のパワー
ＭＯＳ−ＦＥＴのゲートとソース間に正および負の双方
向の電圧に対してツェナー現象を有する電圧リミット手
段を接続した構成を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項１６】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、電流流入端子と第１および第２の電流流
出端子を持ち前記第２の電流流出端子から流出する電流
に比例した電流を前記第１の電流流出端子から流出させ
る働きをするカレントミラー手段１と、電流出力端子と
第１および第２の電流入力端子を持ち前記第１および第
２の電流入力端子に流入する電流値を０を含む３段階に
それぞれ独立して可変できる電流制御手段５と、直流主
電源と、前記直流主電源のプラス端子にマイナス端子を
接続した第１の直流電源と、前記直流主電源のマイナス
端子にプラス端子を接続した第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記カレントミラー手段１の第１の電流流出端子と前
記電流制御手段５の第１の電流入力端子を接続し、第１
の直流電源のプラス端子と前記カレントミラー手段１の
電流流入端子を接続し、前記カレントミラー手段１の第
２の電流流出端子と前記電流制御手段５の第２の電流入
力端子を接続し、前記電流制御手段５の電流出力端子を
第２の直流電源のマイナス端子に接続し、第１または第
２のパワーＭＯＳ−ＦＥＴのゲートとソース間に正およ
び負の双方向の電圧に対してツェナー現象を有する電圧
リミット手段を接続した構成を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項１７】前記カレントミラー手段１が、ＰＮＰタ
イプの第３および第４のトランジスタを有し、前記第３
のトランジスタのコレクタを第１の電流流出端子とし、
前記第４のトランジスタのベースとコレクタと前記第３
のトランジスタのベースを接続したものを第２の電流流
出端子とし、前記第３および第４のトランジスタのエミ
ッタにそれぞれ抵抗を介して接続したものを電流流入端
子とした請求項１５または１６記載のＰＷＭインバータ
用出力回路。
【請求項１８】前記カレントミラー手段１が、ＰＮＰタ
イプの第３のトランジスタを有し、前記第３のトランジ
スタのコレクタを第１の電流流出端子とし、前記第３の
トランジスタのベースを第２の電流流出端子とし、前記
第３のトランジスタのベースとエミッタにそれぞれ抵抗
を介して接続したものを電流流入端子とした請求項１５
または１６記載のＰＷＭインバータ用出力回路。
【請求項１９】前記カレントミラー手段１が、ＰＮＰタイプの第３のトランジスタとＮＰＮタイプの第
５のトランジスタと第５のダイオードを有し、前記第３のトランジスタのコレクタを第１の電流流出端
子とし、前記第５のトランジスタのベースと前記第５のダイオー
ドのカソードを接続したものを第２の電流流出端子と
し、前記第３のトランジスタのベースと前記第５のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、前記第５のトランジスタのベースと前記第５のダイオー
ドのカソードを接続したものと、前記第３のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第５のトランジスタのコレクタを接続したものを電
流流入端子とした請求項１５または１６記載のＰＷＭイ
ンバータ用出力回路。
【請求項２０】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、電流流出端子と第１および第２の電流流入端子を
持ち前記第２の電流流入端子から流入する電流に比例し
た電流を前記第１の電流流入端子から流入させる働きを
するカレントミラー手段２と、電流入力端子と第１およ
び第２の電流出力端子を持ち前記第１および第２の電流
出力端子より流出する電流値を０を含む３段階にそれぞ
れ独立して可変できる電流制御手段６と、直流主電源
と、前記直流主電源のプラス端子にマイナス端子を接続
した第１の直流電源と、前記直流主電源のマイナス端子
にプラス端子を接続した第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパ
ワーＭＯＳ−ＦＥＴのドレインと第４のダイオードのア
ノードを接続し、第４のダイオードのカソードと第２の
ダイオードのアノードと前記直流主電源のマイナス端子
を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１
のダイオードのアノードと第２のパワーＭＯＳ−ＦＥＴ
のソースと第２のダイオードのカソードを接続し、第１
のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭＯＳ
−ＦＥＴのゲートと前記カレントミラー手段２の第１の
電流流入端子と前記電流制御手段６の第１の電流出力端
子を接続し、第１の直流電源のプラス端子と前記電流制
御手段６の電流入力端子を接続し、前記カレントミラー
手段２の第２の電流流入端子と前記電流制御手段６の第
２の電流出力端子を接続し、前記カレントミラー手段２
の電流流出端子を第２の直流電源のマイナス端子に接続
し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートと
ソース間に正および負の双方向の電圧に対してツェナー
現象を有する電圧リミット手段を接続した構成を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項２１】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、電流流出端子と第１および第２の電流流
入端子を持ち前記第２の電流流入端子から流入する電流
に比例した電流を前記第１の電流流入端子から流入させ
る働きをするカレントミラー手段２と、電流入力端子と
第１および第２の電流出力端子を持ち前記第１および第
２の電流出力端子より流出する電流値を０を含む３段階
にそれぞれ独立して可変できる電流制御手段６と、直流
主電源と、前記直流主電源のプラス端子にマイナス端子
を接続した第１の直流電源と、前記直流主電源のマイナ
ス端子にプラス端子を接続した第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記カレントミラー手段２の第１の電流流入端子と前
記電流制御手段６の第１の電流出力端子を接続し、第１
の直流電源のプラス端子と前記電流制御手段６の電流入
力端子を接続し、前記カレントミラー手段２の第２の電
流流入端子と前記電流制御手段６の第２の電流出力端子
を接続し、前記カレントミラー手段２の電流流出端子を
第２の直流電源のマイナス端子に接続し、第１または第
２のパワーＭＯＳ−ＦＥＴのゲートとソース間に正およ
び負の双方向の電圧に対してツェナー現象を有する電圧
リミット手段を接続した構成を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項２２】前記カレントミラー手段２が、ＮＰＮタ
イプの第６および第７のトランジスタを有し、前記第６
のトランジスタのコレクタを第１の電流流入端子とし、
前記第７のトランジスタのベースとコレクタと前記第６
のトランジスタのベースを接続したものを第２の電流流
入端子とし、前記第６および第７のトランジスタのエミ
ッタにそれぞれ抵抗を介して接続したものを電流流出端
子とした請求項２０または２１記載のＰＷＭインバータ
用出力回路。
【請求項２３】前記カレントミラー手段２が、ＮＰＮタ
イプの第６のトランジスタを有し、前記第６のトランジ
スタのコレクタを第１の電流流入端子とし、前記第６の
トランジスタのベースを第２の電流流入端子とし、前記
第６のトランジスタのベースとエミッタにそれぞれ抵抗
を介して接続したものを電流流出端子とした請求項２０
または２１記載のＰＷＭインバータ用出力回路。
【請求項２４】前記カレントミラー手段２が、ＮＰＮタイプの第６のトランジスタとＰＮＰタイプの第
８のトランジスタと第６のダイオードを有し、前記第６のトランジスタのコレクタを第１の電流流入端
子とし、前記第８のトランジスタのベースと前記第６のダイオー
ドのアノードを接続したものを第２の電流流入端子と
し、前記第６のトランジスタのベースと前記第８のトランジ
スタのエミッタと前記第６のダイオードのカソードを接
続し、前記第８のトランジスタのベースと前記第６のダイオー
ドのアノードを接続したものと、前記第６のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第８のトランジスタのコレクタを接続したものを電
流流出端子とした請求項２０または２１記載のＰＷＭイ
ンバータ用出力回路。
【請求項２５】正および負の双方向の電圧に対してツェ
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した２個のツェ
ナーダイオードとした請求項１５から２４のいずれかに
記載のＰＷＭインバータ用出力回路。
【請求項２６】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、ＰＮＰタイプの第３および第４のトランジスタ
と、電流出力端子と第１および第２の電流入力端子を持
ち前記第１および第２の電流入力端子に流入する電流値
を０を含む３段階にそれぞれ独立して可変できる電流制
御手段５と、直流主電源と、前記直流主電源のプラス端
子にマイナス端子を接続した第１の直流電源と、前記直
流主電源のマイナス端子にプラス端子を接続した第２の
直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと第３のトランジスタのコレクタ
と前記電流制御手段５の第１の電流入力端子を接続し、第１の直流電源のプラス端子と第３および第４のトラン
ジスタのエミッタをそれぞれ抵抗を介して接続し、第４のトランジスタのベースとコレクタと第３のトラン
ジスタのベースと前記電流制御手段５の第２の電流入力
端子を接続し、前記電流制御手段５の電流出力端子を第２の直流電源の
マイナス端子に接続し、第１または第２のパワーＭＯＳ
−ＦＥＴのゲートとソース間に正および負の双方向の電
圧に対してツェナー現象を有する電圧リミット手段を接
続した構成を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項２７】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、ＰＮＰタイプの第３および第４のトラン
ジスタと、電流出力端子と第１および第２の電流入力端
子を持ち前記第１および第２の電流入力端子に流入する
電流値を０を含む３段階にそれぞれ独立して可変できる
電流制御手段５と、直流主電源と、前記直流主電源のプ
ラス端子にマイナス端子を接続した第１の直流電源と、
前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と第３のトランジスタのコレクタと前記電流制御手段５
の第１の電流入力端子を接続し、第１の直流電源のプラ
ス端子と第３および第４のトランジスタのエミッタをそ
れぞれ抵抗を介して接続し、第４のトランジスタのベー
スとコレクタと第３のトランジスタのベースと前記電流
制御手段５の第２の電流入力端子を接続し、前記電流制
御手段５の電流出力端子を第２の直流電源のマイナス端
子に接続し、第１または第２のパワーＭＯＳ−ＦＥＴの
ゲートとソース間に正および負の双方向の電圧に対して
ツェナー現象を有する電圧リミット手段を接続した構成
を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項２８】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、ＰＮＰタイプの第３のトランジスタと、電流出力
端子と第１および第２の電流入力端子を持ち前記第１お
よび第２の電流入力端子に流入する電流値を０を含む３
段階にそれぞれ独立して可変できる電流制御手段５と、
直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第１の直流電源と、前記直流主電源のマ
イナス端子にプラス端子を接続した第２の直流電源を備
え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと第３のトランジスタのコレクタ
と前記電流制御手段５の第１の電流入力端子を接続し、第１の直流電源のプラス端子と第３のトランジスタのエ
ミッタおよびベースををそれぞれ抵抗を介して接続し、第３のトランジスタのベースと前記電流制御手段５の第
２の電流入力端子を接続し、前記電流制御手段５の電流出力端子を第２の直流電源の
マイナス端子に接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に正および負の双方向の電圧に対してツェナー現象
を有する電圧リミット手段を接続した構成を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項２９】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、ＰＮＰタイプの第３のトランジスタと、
電流出力端子と第１および第２の電流入力端子を持ち前
記第１および第２の電流入力端子に流入する電流値を０
を含む３段階にそれぞれ独立して可変できる電流制御手
段５と、直流主電源と、前記直流主電源のプラス端子に
マイナス端子を接続した第１の直流電源と、前記直流主
電源のマイナス端子にプラス端子を接続した第２の直流
電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と第３のトランジスタのコレクタと前記電流制御手段５
の第１の電流入力端子を接続し、第１の直流電源のプラ
ス端子と第３のトランジスタのエミッタおよびベースを
それぞれ抵抗を介して接続し、第３のトランジスタのベ
ースと前記電流制御手段５の第２の電流入力端子を接続
し、前記電流制御手段５の電流出力端子を第２の直流電
源のマイナス端子に接続し、第１または第２のパワーＭ
ＯＳ−ＦＥＴのゲートとソース間に正および負の双方向
の電圧に対してツェナー現象を有する電圧リミット手段
を接続した構成を有し、前記電流制御手段５が、第１の電流入力端子に流入する
電流を０とし第２の電流入力端子に流入する電流を第１
の電流値とする第１の状態と、第１の電流入力端子に流
入する電流を０とし第２の電流入力端子に流入する電流
を前記第１の電流値よりも小さな第２の電流値とする第
２の状態と、第２の電流入力端子に流入する電流を０と
し第１の電流入力端子に流入する電流を第３の電流値と
する第３の状態と、第２の電流入力端子に流入する電流
を０とし第１の電流入力端子に流入する電流を前記第３
の電流値よりも小さな第４の電流値とする第４の状態を
有し、第１の状態から順に第４の状態まで移行し第４の
状態の次に第１の状態に移行して第１の状態から第４の
状態を順に繰り返し移行していく構成としたＰＷＭイン
バータ用出力回路。
【請求項３０】正および負の双方向の電圧に対してツェ
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した２個のツェ
ナーダイオードとした請求項２６から２９のいずれかに
記載のＰＷＭインバータ用出力回路。
【請求項３１】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、ＮＰＮタイプの第６および第７のトランジスタ
と、電流入力端子と第１および第２の電流出力端子を持
ち前記第１および第２の電流出力端子より流出する電流
値を０を含む３段階にそれぞれ独立して可変できる電流
制御手段６と、直流主電源と、前記直流主電源のプラス
端子にマイナス端子を接続した第１の直流電源と、前記
直流主電源のマイナス端子にプラス端子を接続した第２
の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと第６のトランジスタのコレクタ
と前記電流制御手段６の第１の電流出力端子を接続し、第２の直流電源のマイナス端子と第６および第７のトラ
ンジスタのエミッタをそれぞれ抵抗を介して接続し、第７のトランジスタのベースとコレクタと第６のトラン
ジスタのベースと前記電流制御手段６の第２の電流出力
端子を接続し、前記電流制御手段６の電流入力端子を第１の直流電源の
プラス端子に接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に正および負の双方向の電圧に対してツェナー現象
を有する電圧リミット手段を接続した構成を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項３２】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、ＮＰＮタイプの第６および第７のトラン
ジスタと、電流入力端子と第１および第２の電流出力端
子を持ち前記第１および第２の電流出力端子より流出す
る電流値を０を含む３段階にそれぞれ独立して可変でき
る電流制御手段６と、直流主電源と、前記直流主電源の
プラス端子にマイナス端子を接続した第１の直流電源
と、前記直流主電源のマイナス端子にプラス端子を接続
した第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と第６のトランジスタのコレクタと前記電流制御手段６
の第１の電流出力端子を接続し、第２の直流電源のマイ
ナス端子と第６および第７のトランジスタのエミッタを
それぞれ抵抗を介して接続し、第７のトランジスタのベ
ースとコレクタと第６のトランジスタのベースと前記電
流制御手段６の第２の電流出力端子を接続し、前記電流
制御手段６の電流入力端子を第１の直流電源のプラス端
子に接続し、第１または第２のパワーＭＯＳ−ＦＥＴの
ゲートとソース間に正および負の双方向の電圧に対して
ツェナー現象を有する電圧リミット手段を接続した構成
を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項３３】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、ＮＰＮタイプの第６のトランジスタと、電流入力
端子と第１および第２の電流出力端子を持ち前記第１お
よび第２の電流出力端子より流出する電流値を０を含む
３段階にそれぞれ独立して可変できる電流制御手段６
と、直流主電源と、前記直流主電源のプラス端子にマイ
ナス端子を接続した第１の直流電源と、前記直流主電源
のマイナス端子にプラス端子を接続した第２の直流電源
を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと第６のトランジスタのコレクタ
と前記電流制御手段６の第１の電流出力端子を接続し、第２の直流電源のマイナス端子と第６のトランジスタの
エミッタおよびベースををそれぞれ抵抗を介して接続
し、第６のトランジスタのベースと前記電流制御手段６
の第２の電流出力端子を接続し、前記電流制御手段６の電流入力端子を第１の直流電源の
プラス端子に接続し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に正および負の双方向の電圧に対してツェナー現象
を有する電圧リミット手段を接続した構成を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項３４】Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、ＮＰＮタイプの第６のトランジスタと、
電流入力端子と第１および第２の電流出力端子を持ち前
記第１および第２の電流出力端子より流出する電流値を
０を含む３段階にそれぞれ独立して可変できる電流制御
手段６と、直流主電源と、前記直流主電源のプラス端子
にマイナス端子を接続した第１の直流電源と、前記直流
主電源のマイナス端子にプラス端子を接続した第２の直
流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴ
のドレインと前記直流主電源のマイナス端子を接続し、
第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と第６のトランジスタのコレクタと前記電流制御手段６
の第１の電流出力端子を接続し、第２の直流電源のマイ
ナス端子と第６のトランジスタのエミッタおよびベース
をそれぞれ抵抗を介して接続し、第６のトランジスタの
ベースと前記電流制御手段６の第２の電流出力端子を接
続し、前記電流制御手段６の電流入力端子を第１の直流
電源のプラス端子に接続し、第１または第２のパワーＭ
ＯＳ−ＦＥＴのゲートとソース間に正および負の双方向
の電圧に対してツェナー現象を有する電圧リミット手段
を接続した構成を有し、前記電流制御手段６が、第１の電流出力端子より流出す
る電流を０とし第２の電流出力端子より流出する電流を
第１の電流値とする第１の状態と、第１の電流出力端子
より流出する電流を０とし第２の電流出力端子より流出
する電流を前記第１の電流値よりも小さな第２の電流値
とする第２の状態と、第２の電流出力端子より流出する
電流を０とし第１の電流出力端子より流出する電流を第
３の電流値とする第３の状態と、第２の電流出力端子よ
り流出する電流を０とし第１の電流出力端子より流出す
る電流を前記第３の電流値よりも小さな第４の電流値と
する第４の状態を有し、第１の状態から順に第４の状態
まで移行し第４の状態の次に第１の状態に移行して第１
の状態から第４の状態を順に繰り返し移行していく構成
としたＰＷＭインバータ用出力回路。
【請求項３５】正および負の双方向の電圧に対してツェ
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した２個のツェ
ナーダイオードとした請求項３１から３４のいずれかに
記載のＰＷＭインバータ用出力回路。