JP3227989B2 - Ｐｗｍインバータ用出力回路 - Google Patents
Ｐｗｍインバータ用出力回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、電動機のコイル電圧を
ＰＷＭ制御するＰＷＭインバータのパワー回路に関する
ものである。
ＰＷＭ制御するＰＷＭインバータのパワー回路に関する
ものである。
【０００２】ＰＷＭは、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏ
ｄｕｌａｔｉｏｎの略で、モータ制御の分野において広
く利用されている技術である。
ｄｕｌａｔｉｏｎの略で、モータ制御の分野において広
く利用されている技術である。
【０００３】
【従来の技術】近年、ＰＷＭインバータが急速に普及
し、広くモータ制御に利用されている。
し、広くモータ制御に利用されている。
【０００４】図９は一般的なＰＷＭインバータの構成を
示す略線図で、三相ＰＷＭインバータを例にとって示し
ている。一般的にＰＷＭインバータでは使用する電動機
の相数に応じてＰＷＭインバータ用出力回路５３の数が
異なるが、その基本動作は同じである。
示す略線図で、三相ＰＷＭインバータを例にとって示し
ている。一般的にＰＷＭインバータでは使用する電動機
の相数に応じてＰＷＭインバータ用出力回路５３の数が
異なるが、その基本動作は同じである。
【０００５】図９において一般的な三相ＰＷＭインバー
タの構成を説明する。まず、周波数電圧設定手段５８に
電動機６０に供給する三相交流電圧波形の基本周波数と
実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。このスイッチン
グ指令信号４２，６１および６２は、電動機巻線端子５
２，６３および６４を、それぞれ直流主電源１４のプラ
ス端子に接続するかまたはマイナス端子に接続するかを
指令する２値信号である。また、このスイッチング指令
信号４２または６１または６２の周波数はＰＷＭキャリ
ア周波数と呼ばれ、通常電動機６０に供給する三相交流
電圧波形の基本周波数の１０倍以上の値をとる。一般的
に、電動機に供給する三相交流電圧波形の基本周波数が
０Hz〜２００Hz程度で、ＰＷＭキャリア周波数が２ｋHz
〜２０ｋHz程度のものが多い。電動機解放信号１５６
は、電動機をフリーラン状態とするか否かを指令する２
値信号である。フリーラン状態とは電動機巻線端子５
２，６３および６４のすべてを直流主電源１４のプラス
端子にもマイナス端子にも接続しない状態で、何らかの
トラブルが発生した場合等においてこの状態とし、電動
機および制御装置を保護するのが一般的である。ＰＷＭ
インバータ用出力回路５３は、スイッチング指令信号４
２または６１または６２にしたがって電動機巻線端子５
２または６３または６４を直流主電源１４のプラス端子
またはマイナス端子に接続制御する半導体スイッチ回路
である。また、電動機解放信号１５６がフリーラン状態
を指令している場合には、スイッチング指令信号４２ま
たは６１または６２にかかわらず電動機巻線端子５２ま
たは６３または６４を直流主電源１４のプラス端子にも
マイナス端子にも接続しないように構成されている。一
般的に直流主電源はＡＣ１００Ｖを整流平滑したＤＣ１
４０Ｖ程度のものや、ＡＣ２００Ｖを整流平滑したＤＣ
２８０Ｖ程度のものが多い。
タの構成を説明する。まず、周波数電圧設定手段５８に
電動機６０に供給する三相交流電圧波形の基本周波数と
実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。このスイッチン
グ指令信号４２，６１および６２は、電動機巻線端子５
２，６３および６４を、それぞれ直流主電源１４のプラ
ス端子に接続するかまたはマイナス端子に接続するかを
指令する２値信号である。また、このスイッチング指令
信号４２または６１または６２の周波数はＰＷＭキャリ
ア周波数と呼ばれ、通常電動機６０に供給する三相交流
電圧波形の基本周波数の１０倍以上の値をとる。一般的
に、電動機に供給する三相交流電圧波形の基本周波数が
０Hz〜２００Hz程度で、ＰＷＭキャリア周波数が２ｋHz
〜２０ｋHz程度のものが多い。電動機解放信号１５６
は、電動機をフリーラン状態とするか否かを指令する２
値信号である。フリーラン状態とは電動機巻線端子５
２，６３および６４のすべてを直流主電源１４のプラス
端子にもマイナス端子にも接続しない状態で、何らかの
トラブルが発生した場合等においてこの状態とし、電動
機および制御装置を保護するのが一般的である。ＰＷＭ
インバータ用出力回路５３は、スイッチング指令信号４
２または６１または６２にしたがって電動機巻線端子５
２または６３または６４を直流主電源１４のプラス端子
またはマイナス端子に接続制御する半導体スイッチ回路
である。また、電動機解放信号１５６がフリーラン状態
を指令している場合には、スイッチング指令信号４２ま
たは６１または６２にかかわらず電動機巻線端子５２ま
たは６３または６４を直流主電源１４のプラス端子にも
マイナス端子にも接続しないように構成されている。一
般的に直流主電源はＡＣ１００Ｖを整流平滑したＤＣ１
４０Ｖ程度のものや、ＡＣ２００Ｖを整流平滑したＤＣ
２８０Ｖ程度のものが多い。
【０００６】以下に従来のＰＷＭインバータ用出力回路
について説明する。図１０は従来のＰＷＭインバータ用
出力回路の構成を示すものである。
について説明する。図１０は従来のＰＷＭインバータ用
出力回路の構成を示すものである。
【０００７】図１０において、６５は論理反転手段でス
イッチング指令信号４２の正負論理を反転し反転スイッ
チング信号８０を出力する。１５７と１５８は論理積手
段で、電動機解放信号１５６とスイッチング指令信号４
２の論理積をとった結果を上アームスイッチング信号１
５９として出力し、電動機解放信号１５６と反転スイッ
チング信号８０の論理積をとった結果を下アームスイッ
チング信号１６０として出力する。６６と６７はオンデ
ィレイ回路で、上アームスイッチング信号１５９と下ア
ームスイッチング信号１６０の立ち上がりエッジをそれ
ぞれオンディレイ時間ＴＤだけ遅らせて上アーム制御信
号８１または下アーム制御信号８２を出力する。６８と
６９はベースドライブ回路で、６８は上アーム制御信号
８１に対応してパワートランジスタ７０をＯＮまたはＯ
ＦＦさせ、６９は下アーム制御信号８２に対応してパワ
ートランジスタ７１をＯＮまたはＯＦＦさせるように構
成されている。すなわち、上アーム制御信号８１が
‘Ｈ’レベルになるとホトカプラ７２の出力トランジス
タがＯＮし、これによりトランジスタ７４がＯＮし、こ
れによりトランジスタ７６がＯＦＦすることによりパワ
ートランジスタ７０がＯＮする。逆に上アーム制御信号
８１が‘Ｌ’レベルになるとホトカプラ７２の出力トラ
ンジスタがＯＦＦし、これによりトランジスタ７４もＯ
ＦＦし、これによりトランジスタ７６がＯＮすることに
よりパワートランジスタ７０がＯＦＦする。
イッチング指令信号４２の正負論理を反転し反転スイッ
チング信号８０を出力する。１５７と１５８は論理積手
段で、電動機解放信号１５６とスイッチング指令信号４
２の論理積をとった結果を上アームスイッチング信号１
５９として出力し、電動機解放信号１５６と反転スイッ
チング信号８０の論理積をとった結果を下アームスイッ
チング信号１６０として出力する。６６と６７はオンデ
ィレイ回路で、上アームスイッチング信号１５９と下ア
ームスイッチング信号１６０の立ち上がりエッジをそれ
ぞれオンディレイ時間ＴＤだけ遅らせて上アーム制御信
号８１または下アーム制御信号８２を出力する。６８と
６９はベースドライブ回路で、６８は上アーム制御信号
８１に対応してパワートランジスタ７０をＯＮまたはＯ
ＦＦさせ、６９は下アーム制御信号８２に対応してパワ
ートランジスタ７１をＯＮまたはＯＦＦさせるように構
成されている。すなわち、上アーム制御信号８１が
‘Ｈ’レベルになるとホトカプラ７２の出力トランジス
タがＯＮし、これによりトランジスタ７４がＯＮし、こ
れによりトランジスタ７６がＯＦＦすることによりパワ
ートランジスタ７０がＯＮする。逆に上アーム制御信号
８１が‘Ｌ’レベルになるとホトカプラ７２の出力トラ
ンジスタがＯＦＦし、これによりトランジスタ７４もＯ
ＦＦし、これによりトランジスタ７６がＯＮすることに
よりパワートランジスタ７０がＯＦＦする。
【０００８】このベースドライブ回路は、他に実開昭５
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているもの等があるが、基本的に図１０記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているもの等があるが、基本的に図１０記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。
【０００９】以上のように構成されたＰＷＭインバータ
用出力回路について、以下その動作について説明する。
用出力回路について、以下その動作について説明する。
【００１０】まず、電動機解放信号１５６が‘Ｌ’レベ
ル、つまりフリーラン状態を指令している場合について
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
でも‘Ｈ’レベルでもパワートランジスタ７０およびパ
ワートランジスタ７１はＯＦＦ状態となることがわか
る。
ル、つまりフリーラン状態を指令している場合について
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
でも‘Ｈ’レベルでもパワートランジスタ７０およびパ
ワートランジスタ７１はＯＦＦ状態となることがわか
る。
【００１１】以下、電動機解放信号１５６が‘Ｈ’レベ
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。
【００１２】図１１は、図１０のＰＷＭインバータ用出
力回路の内部の信号を示す図で、まずスイッチング指令
信号４２が‘Ｌ’レベルから‘Ｈ’レベルに変化する
と、オンディレイ回路６６はオンディレイ時間ＴＤだけ
遅れて上アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’
レベルに変化させる。上アーム制御信号８１を‘Ｈ’レ
ベルにするとパワートランジスタ７０がＯＮするが、そ
の間にはベースドライブ回路６８とパワートランジスタ
７０の動作遅れ時間ＴＸ１が存在する。この動作遅れ時
間ＴＸ１はパワートランジスタ７０の温度やコレクタを
流れる電流値の変化により変動し、またベースドライブ
回路を構成する部品やパワートランジスタのバラツキや
経年変化によっても変化する。
力回路の内部の信号を示す図で、まずスイッチング指令
信号４２が‘Ｌ’レベルから‘Ｈ’レベルに変化する
と、オンディレイ回路６６はオンディレイ時間ＴＤだけ
遅れて上アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’
レベルに変化させる。上アーム制御信号８１を‘Ｈ’レ
ベルにするとパワートランジスタ７０がＯＮするが、そ
の間にはベースドライブ回路６８とパワートランジスタ
７０の動作遅れ時間ＴＸ１が存在する。この動作遅れ時
間ＴＸ１はパワートランジスタ７０の温度やコレクタを
流れる電流値の変化により変動し、またベースドライブ
回路を構成する部品やパワートランジスタのバラツキや
経年変化によっても変化する。
【００１３】また、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。
【００１４】次にスイッチング指令信号４２が‘Ｈ’レ
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。
【００１５】また、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｌ’レベルから‘Ｈ’レベルに変化し、
オンディレイ回路６７はオンディレイ時間ＴＤだけ遅れ
て下アーム制御信号８２を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化する。下アーム制御信号８２を‘Ｈ’レベルに
するとパワートランジスタ７１がＯＮするが、その間に
はベースドライブ回路６９とパワートランジスタ７１の
動作遅れ時間ＴＸ２が存在する。
レベルから‘Ｌ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｌ’レベルから‘Ｈ’レベルに変化し、
オンディレイ回路６７はオンディレイ時間ＴＤだけ遅れ
て下アーム制御信号８２を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化する。下アーム制御信号８２を‘Ｈ’レベルに
するとパワートランジスタ７１がＯＮするが、その間に
はベースドライブ回路６９とパワートランジスタ７１の
動作遅れ時間ＴＸ２が存在する。
【００１６】ここで、動作遅れ時間ＴＸ１または動作遅
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。
通常、オンディレイ時間ＴＤはバイポーラタイプのパワ
ートランジスタを使用したもので１０〜５０マイクロ秒
程度に設定され、ＩＧＢＴを使用したもので５〜３０マ
イクロ秒程度に設定され、ＭＯＳタイプのパワーＭＯＳ
−ＦＥＴを使用したもので２〜１０マイクロ秒程度に設
定される。これにより、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した時や‘Ｌ’レ
ベルから‘Ｈ’レベルに変化したときに、パワートラン
ジスタ７０とパワートランジスタ７１が同時にＯＮ状態
となり直流主電源１４のプラス端子とマイナス端子が短
絡状態となることを防止している。
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。
通常、オンディレイ時間ＴＤはバイポーラタイプのパワ
ートランジスタを使用したもので１０〜５０マイクロ秒
程度に設定され、ＩＧＢＴを使用したもので５〜３０マ
イクロ秒程度に設定され、ＭＯＳタイプのパワーＭＯＳ
−ＦＥＴを使用したもので２〜１０マイクロ秒程度に設
定される。これにより、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した時や‘Ｌ’レ
ベルから‘Ｈ’レベルに変化したときに、パワートラン
ジスタ７０とパワートランジスタ７１が同時にＯＮ状態
となり直流主電源１４のプラス端子とマイナス端子が短
絡状態となることを防止している。
【００１７】以上より、スイッチング指令信号４２と電
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。
【００１８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は、電動機の発生トルクや回転速度の変動を
招き、また電動機の騒音振動も大きくするという問題点
を有していた。
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は、電動機の発生トルクや回転速度の変動を
招き、また電動機の騒音振動も大きくするという問題点
を有していた。
【００１９】これをさらに詳しく説明する。図１０およ
び図１１において、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベル
から‘Ｌ’レベルに変化した時には、ＯＮしていたパワ
ートランジスタをまずＯＦＦさせた後ＯＦＦしていたパ
ワートランジスタをＯＮさせる。したがって、ある時間
パワートランジスタ７０とパワートランジスタ７１が両
方ＯＦＦした状態となる。この状態をフローティング状
態と呼び、この時間をフローティング時間ＴＺと呼んで
いる。一般的にフローティング時間ＴＺはオンディレイ
時間ＴＤの１／２〜２／３程度である場合が多い。
び図１１において、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベル
から‘Ｌ’レベルに変化した時には、ＯＮしていたパワ
ートランジスタをまずＯＦＦさせた後ＯＦＦしていたパ
ワートランジスタをＯＮさせる。したがって、ある時間
パワートランジスタ７０とパワートランジスタ７１が両
方ＯＦＦした状態となる。この状態をフローティング状
態と呼び、この時間をフローティング時間ＴＺと呼んで
いる。一般的にフローティング時間ＴＺはオンディレイ
時間ＴＤの１／２〜２／３程度である場合が多い。
【００２０】一般的に電動機のＰＷＭ制御は本来、電動
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。
【００２１】しかしながら従来のＰＷＭインバータ用出
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図１１の電動機巻線端子電圧５１Ａに示す。
逆に、フローティング状態においてＰＷＭインバータ用
出力回路５３より電動機巻線端子５２に電流が流出する
方向に電流が流れると、ダイオード７９が導通し電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れた状態となる。この状態を図１１の電動機巻線端子電
圧５１Ｂに示す。またフローティング状態において、電
動機巻線端子５２に電流が流れていない状態では、電動
機巻線端子５２の電圧は電動機６０の内部で発生する誘
起電圧等より定まる電圧となる。
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図１１の電動機巻線端子電圧５１Ａに示す。
逆に、フローティング状態においてＰＷＭインバータ用
出力回路５３より電動機巻線端子５２に電流が流出する
方向に電流が流れると、ダイオード７９が導通し電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れた状態となる。この状態を図１１の電動機巻線端子電
圧５１Ｂに示す。またフローティング状態において、電
動機巻線端子５２に電流が流れていない状態では、電動
機巻線端子５２の電圧は電動機６０の内部で発生する誘
起電圧等より定まる電圧となる。
【００２２】以上のように、フローティング状態がある
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し、電
動機６０の発生トルクや回転速度の変動が生じる。フロ
ーティング状態をなくし、フローティング時間を０にす
ることによりこの問題は解決できるが、従来のＰＷＭイ
ンバータ用出力回路においては直流主電源１４のプラス
端子とマイナス端子の短絡状態が生じ、実際には不可能
である。
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し、電
動機６０の発生トルクや回転速度の変動が生じる。フロ
ーティング状態をなくし、フローティング時間を０にす
ることによりこの問題は解決できるが、従来のＰＷＭイ
ンバータ用出力回路においては直流主電源１４のプラス
端子とマイナス端子の短絡状態が生じ、実際には不可能
である。
【００２３】さらに、パワートランジスタがＯＮまたは
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続する等の方法でスイッ
チングスピードを遅くする場合がある。しかし、これに
より動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ２
のバラツキが非常に大きくなり、フローティング時間を
さらに大きくせざるをえない。したがって制御誤差が大
きくなり、結果としてスイッチングスピードをあまり遅
くできない。
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続する等の方法でスイッ
チングスピードを遅くする場合がある。しかし、これに
より動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ２
のバラツキが非常に大きくなり、フローティング時間を
さらに大きくせざるをえない。したがって制御誤差が大
きくなり、結果としてスイッチングスピードをあまり遅
くできない。
【００２４】また、図１０のパワートランジスタ７０と
パワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥ
Ｔに置き換えたタイプの従来のＰＷＭインバータ用出力
回路や図１０のパワートランジスタ７０とパワートラン
ジスタ７１をそれぞれＩＧＢＴに置き換えたタイプの従
来のＰＷＭインバータ用出力回路もあるが、動作は全く
図１０に示すＰＷＭインバータ用出力回路と同じであり
フローティング状態を有する。
パワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥ
Ｔに置き換えたタイプの従来のＰＷＭインバータ用出力
回路や図１０のパワートランジスタ７０とパワートラン
ジスタ７１をそれぞれＩＧＢＴに置き換えたタイプの従
来のＰＷＭインバータ用出力回路もあるが、動作は全く
図１０に示すＰＷＭインバータ用出力回路と同じであり
フローティング状態を有する。
【００２５】本発明は上記の問題点を解決することを目
的とするもので、フローティング状態を本質的になくし
フローティング時間が０で、スイッチング指令信号と電
動機巻線端子の平均電圧が一義的に定まることにより制
御誤差を生じず、温度特性が優れ、かつ消費電力の少な
いＰＷＭインバータ用出力回路を安価に提供することを
目的とする。
的とするもので、フローティング状態を本質的になくし
フローティング時間が０で、スイッチング指令信号と電
動機巻線端子の平均電圧が一義的に定まることにより制
御誤差を生じず、温度特性が優れ、かつ消費電力の少な
いＰＷＭインバータ用出力回路を安価に提供することを
目的とする。
【００２６】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＷＭインバータ用出力回路は、Ｎチャンネ
ルタイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネ
ルタイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第
２，第３および第４のダイオードと、電流流入端子と第
１および第２の電流流出端子をもち、前記第２の電流流
出端子から流出する電流に対応した電流を前記第１の電
流流出端子から流出させる働きをする電流伝達手段１
と、電流入力端子を有し前記電流入力端子より流入する
電流を制御する電流制御手段１と、電流入力端子を有し
前記電流入力端子より流入する電流を制御する電流制御
手段２と、直流主電源と、前記直流主電源のプラス端子
にマイナス端子を接続した第１の直流電源を備え、第１
のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオード
のカソードを接続し、第３のダイオードのアノードと第
１のダイオードのカソードと前記直流主電源のプラス端
子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと
第４のダイオードのアノードを接続し、第４のダイオー
ドのカソードと第２のダイオードのアノードと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第１のダイオードのアノードと第２の
パワーＭＯＳ−ＦＥＴのソースと第２のダイオードのカ
ソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲート
と第２のパワーＭＯＳ−ＦＥＴのゲートと前記電流伝達
手段１の第１の電流流出端子と前記電流制御手段２の電
流入力端子を接続し、前記電流伝達手段１の第２の電流
流出端子と前記電流制御手段１の電流入力端子を接続
し、第１の直流電源のプラス端子と前記電流伝達手段１
の電流流入端子を接続し、第１または第２のパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間に抵抗と正および負の双
方向の電圧に対してツェナー現象を有する電圧リミット
手段を並列に接続した構成を有し、前記電流伝達手段１
および前記電流制御手段２が、前記電流伝達手段１の第
１の電流流出端子より流出する電流を第１の電流値とし
前記電流制御手段２の電流入力端子より流入し、前記第
１の電流より小さな電流を第７の電流値として、第１の
電流値と第７の電流値の差で第１のパワーＭＯＳ−ＦＥ
Ｔを非導通状態から導通状態へ、第２のパワーＭＯＳ−
ＦＥＴを導通状態から非導通状態へと移行させる第１の
状態と、前記電流伝達手段１の第１の電流流出端子より
流出する電流を第２の電流値とし前記電流制御手段２の
電流入力端子より流入し、前記第２の電流より小さな電
流を第８の電流値として、第２の電流値と第８の電流値
の差で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続さ
せる第２の状態と、前記電流伝達手段１の第１の電流流
出端子より流出する電流を第５の電流値とし前記電流制
御手段２の電流入力端子より流入し、前記第５の電流よ
り小さな電流を第３の電流値として、第５の電流値と第
３の電流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状
態から非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非
導通状態から導通状態へと移行させる第３の状態と、前
記電流伝達手段１の第１の電流流出端子より流出する電
流を第６の電流値とし前記電流制御手段２の電流入力端
子より流入し、前記第６の電流より小さな電流を第４の
電流値として、第６の電流値と第４の電流値の差で第２
のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の
状態と、前記電流伝達手段１の第１の電流流出端子より
流出する電流を第９の電流値とし前記電流制御手段２の
電流入力端子より流入する電流も第９の電流値として第
１のパワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥ
Ｔの双方を非導通状態とする第５の状態を有し、前記第
１の電流値と前記第７の電流値の差は前記第２の電流値
と前記第８の電流値の差より大きくし、前記第３の電流
値と前記第５の電流値の差は前記第４の電流値と前記第
６の電流値の差より大きくし、第１の状態からは第２の
状態と第５の状態へのみ移行可能とし、第２の状態から
は第３の状態と第５の状態へのみ移行可能とし、第３の
状態からは第４の状態と第５の状態へのみ移行可能と
し、第４の状態からは第１の状態と第５の状態へのみ移
行可能とし、第５の状態からは少なくとも第１の状態と
第３の状態へ移行可能なる構成とし、前記電流伝達手段
１が、ＰＮＰタイプの第３のトランジスタとＮＰＮタイ
プの第４のトランジスタと第５および第６のダイオード
を有し、前記第３のトランジスタのコレクタを第１の電
流流出端子とし、前記第４のトランジスタのベースと前
記第５のダイオードのカソードと前記第６のダイオード
のカソードを接続したものを第２の電流流出端子とし、
前記第３のトランジスタのベースと前記第４のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、前記第６のダイオードのアノードと、前記第３の
トランジスタのエミッタにそれぞれ抵抗を介して接続し
たものと、前記第４のトランジスタのコレクタを接続し
たものを電流流入端子とした構成としている。
に本発明のＰＷＭインバータ用出力回路は、Ｎチャンネ
ルタイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネ
ルタイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第
２，第３および第４のダイオードと、電流流入端子と第
１および第２の電流流出端子をもち、前記第２の電流流
出端子から流出する電流に対応した電流を前記第１の電
流流出端子から流出させる働きをする電流伝達手段１
と、電流入力端子を有し前記電流入力端子より流入する
電流を制御する電流制御手段１と、電流入力端子を有し
前記電流入力端子より流入する電流を制御する電流制御
手段２と、直流主電源と、前記直流主電源のプラス端子
にマイナス端子を接続した第１の直流電源を備え、第１
のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオード
のカソードを接続し、第３のダイオードのアノードと第
１のダイオードのカソードと前記直流主電源のプラス端
子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレインと
第４のダイオードのアノードを接続し、第４のダイオー
ドのカソードと第２のダイオードのアノードと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第１のダイオードのアノードと第２の
パワーＭＯＳ−ＦＥＴのソースと第２のダイオードのカ
ソードを接続し、第１のパワーＭＯＳ−ＦＥＴのゲート
と第２のパワーＭＯＳ−ＦＥＴのゲートと前記電流伝達
手段１の第１の電流流出端子と前記電流制御手段２の電
流入力端子を接続し、前記電流伝達手段１の第２の電流
流出端子と前記電流制御手段１の電流入力端子を接続
し、第１の直流電源のプラス端子と前記電流伝達手段１
の電流流入端子を接続し、第１または第２のパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間に抵抗と正および負の双
方向の電圧に対してツェナー現象を有する電圧リミット
手段を並列に接続した構成を有し、前記電流伝達手段１
および前記電流制御手段２が、前記電流伝達手段１の第
１の電流流出端子より流出する電流を第１の電流値とし
前記電流制御手段２の電流入力端子より流入し、前記第
１の電流より小さな電流を第７の電流値として、第１の
電流値と第７の電流値の差で第１のパワーＭＯＳ−ＦＥ
Ｔを非導通状態から導通状態へ、第２のパワーＭＯＳ−
ＦＥＴを導通状態から非導通状態へと移行させる第１の
状態と、前記電流伝達手段１の第１の電流流出端子より
流出する電流を第２の電流値とし前記電流制御手段２の
電流入力端子より流入し、前記第２の電流より小さな電
流を第８の電流値として、第２の電流値と第８の電流値
の差で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続さ
せる第２の状態と、前記電流伝達手段１の第１の電流流
出端子より流出する電流を第５の電流値とし前記電流制
御手段２の電流入力端子より流入し、前記第５の電流よ
り小さな電流を第３の電流値として、第５の電流値と第
３の電流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状
態から非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非
導通状態から導通状態へと移行させる第３の状態と、前
記電流伝達手段１の第１の電流流出端子より流出する電
流を第６の電流値とし前記電流制御手段２の電流入力端
子より流入し、前記第６の電流より小さな電流を第４の
電流値として、第６の電流値と第４の電流値の差で第２
のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の
状態と、前記電流伝達手段１の第１の電流流出端子より
流出する電流を第９の電流値とし前記電流制御手段２の
電流入力端子より流入する電流も第９の電流値として第
１のパワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥ
Ｔの双方を非導通状態とする第５の状態を有し、前記第
１の電流値と前記第７の電流値の差は前記第２の電流値
と前記第８の電流値の差より大きくし、前記第３の電流
値と前記第５の電流値の差は前記第４の電流値と前記第
６の電流値の差より大きくし、第１の状態からは第２の
状態と第５の状態へのみ移行可能とし、第２の状態から
は第３の状態と第５の状態へのみ移行可能とし、第３の
状態からは第４の状態と第５の状態へのみ移行可能と
し、第４の状態からは第１の状態と第５の状態へのみ移
行可能とし、第５の状態からは少なくとも第１の状態と
第３の状態へ移行可能なる構成とし、前記電流伝達手段
１が、ＰＮＰタイプの第３のトランジスタとＮＰＮタイ
プの第４のトランジスタと第５および第６のダイオード
を有し、前記第３のトランジスタのコレクタを第１の電
流流出端子とし、前記第４のトランジスタのベースと前
記第５のダイオードのカソードと前記第６のダイオード
のカソードを接続したものを第２の電流流出端子とし、
前記第３のトランジスタのベースと前記第４のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、前記第６のダイオードのアノードと、前記第３の
トランジスタのエミッタにそれぞれ抵抗を介して接続し
たものと、前記第４のトランジスタのコレクタを接続し
たものを電流流入端子とした構成としている。
【００２７】または、Ｎチャンネルタイプの第１のパワ
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流入端子と第１および第２の
電流流出端子をもち、前記第２の電流流出端子から流出
する電流に対応した電流を前記第１の電流流出端子から
流出させる働きをする電流伝達手段１と、電流入力端子
を有し前記電流入力端子より流入する電流を制御する電
流制御手段１と、電流入力端子を有し前記電流入力端子
より流入する電流を制御する電流制御手段２と、直流主
電源と、前記直流主電源のプラス端子にマイナス端子を
接続した第１の直流電源を備え、第１のパワーＭＯＳ−
ＦＥＴのドレインと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第２のパワーＭＯＳ−ＦＥＴのソース
を接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２
のパワーＭＯＳ−ＦＥＴのゲートと前記電流伝達手段１
の第１の電流流出端子と前記電流制御手段２の電流入力
端子を接続し、前記電流伝達手段１の第２の電流流出端
子と前記電流制御手段１の電流入力端子を接続し、第１
の直流電源のプラス端子と前記電流伝達手段１の電流流
入端子を接続し、第１または第２のパワーＭＯＳ−ＦＥ
Ｔのゲートとソース間に抵抗と正および負の双方向の電
圧に対してツェナー現象を有する電圧リミット手段を並
列に接続した構成を有し、前記電流伝達手段１および前
記電流制御手段２が、前記電流伝達手段１の第１の電流
流出端子より流出する電流を第１の電流値とし前記電流
制御手段２の電流入力端子より流入し、前記第１の電流
より小さな電流を第７の電流値として、第１の電流値と
第７の電流値の差で第１のパワーＭＯＳ−ＦＥＴを非導
通状態から導通状態へ、第２のパワーＭＯＳ−ＦＥＴを
導通状 態から非導通状態へと移行させる第１の状態と、
前記電流伝達手段１の第１の電流流出端子より流出する
電流を第２の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、前記電流伝達手段１の第１の電流流出端子よ
り流出する電流を第５の電流値とし前記電流制御手段２
の電流入力端子より流入し、前記第５の電流より小さな
電流を第３の電流値として、第５の電流値と第３の電流
値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態から非
導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態
から導通状態へと移行させる第３の状態と、前記電流伝
達手段１の第１の電流流出端子より流出する電流を第６
の電流値とし前記電流制御手段２の電流入力端子より流
入し、前記第６の電流より小さな電流を第４の電流値と
して、第６の電流値と第４の電流値の差で第２のパワー
ＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、
前記電流伝達手段１の第１の電流流出端子より流出する
電流を第９の電流値とし前記電流制御手段２の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、前記第１の電流
値と前記第７の電流値の差は前記第２の電流値と前記第
８の電流値の差より大きくし、前記第３の電流値と前記
第５の電流値の差は前記第４の電流値と前記第６の電流
値の差より大きくし、第１の状態からは第２の状態と第
５の状態へのみ移行可能とし、第２の状態からは第３の
状態と第５の状態へのみ移行可能とし、第３の状態から
は第４の状態と第５の状態へのみ移行可能とし、第４の
状態からは第１の状態と第５の状態へのみ移行可能と
し、第５の状態からは少なくとも第１の状態と第３の状
態へ移行可能なる構成とし、前記電流伝達手段１が、Ｐ
ＮＰタイプの第３のトランジスタとＮＰＮタイプの第４
のトランジスタと第５および第６のダイオードを有し、
前記第３のトランジスタのコレクタを第１の電流流出端
子とし、前記第４のトランジスタのベースと前記第５の
ダイオードのカソードと前記第６のダイオードのカソー
ドを接続したものを第２の電流流出端子とし、前記第３
のトランジスタのベースと前記第４のトランジスタのエ
ミッタと前記第５のダイオードのアノードを接続し、前
記第６のダイオードのアノードと、前記第３のトランジ
スタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第４のトランジスタのコレクタを接続したもの
を電流流入端子とした構成としている。
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流入端子と第１および第２の
電流流出端子をもち、前記第２の電流流出端子から流出
する電流に対応した電流を前記第１の電流流出端子から
流出させる働きをする電流伝達手段１と、電流入力端子
を有し前記電流入力端子より流入する電流を制御する電
流制御手段１と、電流入力端子を有し前記電流入力端子
より流入する電流を制御する電流制御手段２と、直流主
電源と、前記直流主電源のプラス端子にマイナス端子を
接続した第１の直流電源を備え、第１のパワーＭＯＳ−
ＦＥＴのドレインと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第２のパワーＭＯＳ−ＦＥＴのソース
を接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２
のパワーＭＯＳ−ＦＥＴのゲートと前記電流伝達手段１
の第１の電流流出端子と前記電流制御手段２の電流入力
端子を接続し、前記電流伝達手段１の第２の電流流出端
子と前記電流制御手段１の電流入力端子を接続し、第１
の直流電源のプラス端子と前記電流伝達手段１の電流流
入端子を接続し、第１または第２のパワーＭＯＳ−ＦＥ
Ｔのゲートとソース間に抵抗と正および負の双方向の電
圧に対してツェナー現象を有する電圧リミット手段を並
列に接続した構成を有し、前記電流伝達手段１および前
記電流制御手段２が、前記電流伝達手段１の第１の電流
流出端子より流出する電流を第１の電流値とし前記電流
制御手段２の電流入力端子より流入し、前記第１の電流
より小さな電流を第７の電流値として、第１の電流値と
第７の電流値の差で第１のパワーＭＯＳ−ＦＥＴを非導
通状態から導通状態へ、第２のパワーＭＯＳ−ＦＥＴを
導通状 態から非導通状態へと移行させる第１の状態と、
前記電流伝達手段１の第１の電流流出端子より流出する
電流を第２の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、前記電流伝達手段１の第１の電流流出端子よ
り流出する電流を第５の電流値とし前記電流制御手段２
の電流入力端子より流入し、前記第５の電流より小さな
電流を第３の電流値として、第５の電流値と第３の電流
値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態から非
導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態
から導通状態へと移行させる第３の状態と、前記電流伝
達手段１の第１の電流流出端子より流出する電流を第６
の電流値とし前記電流制御手段２の電流入力端子より流
入し、前記第６の電流より小さな電流を第４の電流値と
して、第６の電流値と第４の電流値の差で第２のパワー
ＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、
前記電流伝達手段１の第１の電流流出端子より流出する
電流を第９の電流値とし前記電流制御手段２の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、前記第１の電流
値と前記第７の電流値の差は前記第２の電流値と前記第
８の電流値の差より大きくし、前記第３の電流値と前記
第５の電流値の差は前記第４の電流値と前記第６の電流
値の差より大きくし、第１の状態からは第２の状態と第
５の状態へのみ移行可能とし、第２の状態からは第３の
状態と第５の状態へのみ移行可能とし、第３の状態から
は第４の状態と第５の状態へのみ移行可能とし、第４の
状態からは第１の状態と第５の状態へのみ移行可能と
し、第５の状態からは少なくとも第１の状態と第３の状
態へ移行可能なる構成とし、前記電流伝達手段１が、Ｐ
ＮＰタイプの第３のトランジスタとＮＰＮタイプの第４
のトランジスタと第５および第６のダイオードを有し、
前記第３のトランジスタのコレクタを第１の電流流出端
子とし、前記第４のトランジスタのベースと前記第５の
ダイオードのカソードと前記第６のダイオードのカソー
ドを接続したものを第２の電流流出端子とし、前記第３
のトランジスタのベースと前記第４のトランジスタのエ
ミッタと前記第５のダイオードのアノードを接続し、前
記第６のダイオードのアノードと、前記第３のトランジ
スタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第４のトランジスタのコレクタを接続したもの
を電流流入端子とした構成としている。
【００２８】または、前記直流主電源のマイナス端子に
プラス端子を接続した第４の直流電源とＰＮＰタイプの
第７のトランジスタを備え、前記第７のトランジスタの
エミッタをツェナーダイオードと抵抗を介して前記第１
の直流電源のプラス端子に接続し、前記第７のトランジ
スタのエミッタを抵抗を介して前記第７のトランジスタ
のベースに接続し、前記第７のトランジスタのベースを
直接または抵抗を介して前記第１の直流電源のマイナス
端子に接続し、前記第７のトランジスタのコレクタを２
個以上の分圧抵抗を介して前記第４の直流電源のマイナ
ス端子に接続した構成を有し、前記第４の直流電源のマ
イナス端子と接続された分圧抵抗の両端の電圧があらか
じめ定められた電圧値より小さい時、前記電流伝達手段
１の第１の電流流出端子より流出する電流と前記電流制
御手段２の電流入力端子より流入する電流が同一の電流
値となる構成としている。
プラス端子を接続した第４の直流電源とＰＮＰタイプの
第７のトランジスタを備え、前記第７のトランジスタの
エミッタをツェナーダイオードと抵抗を介して前記第１
の直流電源のプラス端子に接続し、前記第７のトランジ
スタのエミッタを抵抗を介して前記第７のトランジスタ
のベースに接続し、前記第７のトランジスタのベースを
直接または抵抗を介して前記第１の直流電源のマイナス
端子に接続し、前記第７のトランジスタのコレクタを２
個以上の分圧抵抗を介して前記第４の直流電源のマイナ
ス端子に接続した構成を有し、前記第４の直流電源のマ
イナス端子と接続された分圧抵抗の両端の電圧があらか
じめ定められた電圧値より小さい時、前記電流伝達手段
１の第１の電流流出端子より流出する電流と前記電流制
御手段２の電流入力端子より流入する電流が同一の電流
値となる構成としている。
【００２９】または、Ｎチャンネルタイプの第１のパワ
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、第１，第２，第３および第４のダ
イオードと、電流流出端子と第１および第２の電流流入
端子をもち、前記第２の電流流入端子から流入する電流
に対応した電流を前記第１の電流流入端子から流入さる
働きをする電流伝達手段２と、電流出力端子を有し前記
電流出力端子より流出する電流を制御する電流制御手段
３と、電流出力端子を有し前記電流出力端子より流出す
る電流を制御する電流制御手段４と、直流主電源と、前
記直流主電源のマイナス端子にプラス端子を接続した第
２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのド
レインと第３のダイオードのカソードを接続し、第３の
ダイオードのアノードと第１のダイオードのカソードと
前記直流主電源のプラス端子を接続し、第２のパワーＭ
ＯＳ−ＦＥＴのドレインと第４のダイオードのアノード
を接続し、第４のダイオードのカソードと第２のダイオ
ードのアノードと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイ
オードのアノードと第２のパワーＭＯＳ−ＦＥＴのソー
スと第２のダイオードのカソードを接続し、第１のパワ
ーＭＯＳ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥ
Ｔのゲートと前記電流制御手段３の電流出力端子と前記
電流伝達手段２の第１の電流流入端子を接続し、前記電
流制御手段４の電流出力端子と前記電流伝達手段２の第
２の電流流入端子を接続し、第２の直流電源のマイナス
端子と前記電流伝達手段２の電流流出端子を接続し、第
１または第２のパワーＭＯＳ−ＦＥＴのゲートとソース
間に抵抗と正および負の双方向の電圧に対してツェナー
現象を有する電圧リミット手段を並列に接続した構成を
有し、前記電流伝達手段２および前記電流制御手段３
が、前記電流制御手段３の電流出力端子より流出する電
流を第１の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入し、前記第１の電流より小さな電流を
第７の電流値として、第１の電流値と第７の電流値の差
で第１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状
態へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導
通状態へと移行させる第１の状態と、前記電流制御手段
３の電流出力端子より流出する電流を第２の電流値とし
前記電流伝達手段２の第１の電流流入端子より流入し、
前記第２の電流より小さな電流を第８の電流値として、
第２の電流値と第８の電流値の差で第１のパワーＭＯＳ
−ＦＥＴの導通状態を持続させる第２の状態と、前記電
流制御手段３の電流出力端子より流出する電流を第５の
電流値とし前記電流伝達手段２の第１の電流流入端子よ
り流入し、前記第５の電流より小さな電流を第３の電流
値として、第５の電流値と第３の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へと
移行させる第３の状態と、前記電流制御手段３の電流出
力端子より流出する電流を第６の電流値とし前記電流伝
達手段２の第１の電流流入端子より流入し、前記第６の
電流より小さな電流を第４の電流値として、第６の電流
値と第４の電流値の差で第２のパワーＭＯＳ−ＦＥＴの
導通状態を持続させる第４の状態と、前記電流制御手段
３の電流出力端子より流出する電流を第９の電流値とし
前記電流伝達手段２の第１の電流流入端子より流入する
電流も第９の電流値として第１のパワーＭＯＳ−ＦＥＴ
と第２のパワーＭＯＳ−ＦＥＴの双方を非導通状態とす
る第５の状態を有し、前記第１の電流値と前記第７の電
流値の差は前記第２の電流値と前記第８の電流値の差よ
り大きくし、前記第３の電流値と前記第５の電流値の差
は前記第４の電流値と前記第６の電流値の差より大きく
し、第１の状態からは第２の状態と第５の状態へのみ移
行可能とし、第２の状態からは第３の状態と第５の状態
へのみ移行可能とし、第３の状態からは第４の状態と第
５の状態へのみ移行可能とし、第４の状態からは第１の
状態と第５の状態へのみ移行可能とし、第５の状態から
は少なくとも第１の状態と第３の状態へ移行可能なる構
成とし、前記電流伝達手段２が、ＮＰＮタイプの第５の
トランジスタとＰＮＰタイプの第６のトランジスタと第
７および第８のダイオードを有し、前記第５のトランジ
スタのコレクタを第１の電流流入端子とし、前記第６の
トランジスタのベースと前記第７のダイオードのアノー
ドと前記第８のダイオードのアノードを接続したものを
第２の電流流入端子とし、前記第５のトランジスタのベ
ースと前記第６のトランジスタのエミッタと前記第７の
ダイオードのカソードを接続し、前記第８のダイオード
のカソードと前記第５のトランジスタのエミッタにそれ
ぞれ抵抗を介して接続したものと、前記第６のトランジ
スタのコレクタを接続したものを電流流出端子とした構
成としている。
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、第１，第２，第３および第４のダ
イオードと、電流流出端子と第１および第２の電流流入
端子をもち、前記第２の電流流入端子から流入する電流
に対応した電流を前記第１の電流流入端子から流入さる
働きをする電流伝達手段２と、電流出力端子を有し前記
電流出力端子より流出する電流を制御する電流制御手段
３と、電流出力端子を有し前記電流出力端子より流出す
る電流を制御する電流制御手段４と、直流主電源と、前
記直流主電源のマイナス端子にプラス端子を接続した第
２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのド
レインと第３のダイオードのカソードを接続し、第３の
ダイオードのアノードと第１のダイオードのカソードと
前記直流主電源のプラス端子を接続し、第２のパワーＭ
ＯＳ−ＦＥＴのドレインと第４のダイオードのアノード
を接続し、第４のダイオードのカソードと第２のダイオ
ードのアノードと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイ
オードのアノードと第２のパワーＭＯＳ−ＦＥＴのソー
スと第２のダイオードのカソードを接続し、第１のパワ
ーＭＯＳ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥ
Ｔのゲートと前記電流制御手段３の電流出力端子と前記
電流伝達手段２の第１の電流流入端子を接続し、前記電
流制御手段４の電流出力端子と前記電流伝達手段２の第
２の電流流入端子を接続し、第２の直流電源のマイナス
端子と前記電流伝達手段２の電流流出端子を接続し、第
１または第２のパワーＭＯＳ−ＦＥＴのゲートとソース
間に抵抗と正および負の双方向の電圧に対してツェナー
現象を有する電圧リミット手段を並列に接続した構成を
有し、前記電流伝達手段２および前記電流制御手段３
が、前記電流制御手段３の電流出力端子より流出する電
流を第１の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入し、前記第１の電流より小さな電流を
第７の電流値として、第１の電流値と第７の電流値の差
で第１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状
態へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導
通状態へと移行させる第１の状態と、前記電流制御手段
３の電流出力端子より流出する電流を第２の電流値とし
前記電流伝達手段２の第１の電流流入端子より流入し、
前記第２の電流より小さな電流を第８の電流値として、
第２の電流値と第８の電流値の差で第１のパワーＭＯＳ
−ＦＥＴの導通状態を持続させる第２の状態と、前記電
流制御手段３の電流出力端子より流出する電流を第５の
電流値とし前記電流伝達手段２の第１の電流流入端子よ
り流入し、前記第５の電流より小さな電流を第３の電流
値として、第５の電流値と第３の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へと
移行させる第３の状態と、前記電流制御手段３の電流出
力端子より流出する電流を第６の電流値とし前記電流伝
達手段２の第１の電流流入端子より流入し、前記第６の
電流より小さな電流を第４の電流値として、第６の電流
値と第４の電流値の差で第２のパワーＭＯＳ−ＦＥＴの
導通状態を持続させる第４の状態と、前記電流制御手段
３の電流出力端子より流出する電流を第９の電流値とし
前記電流伝達手段２の第１の電流流入端子より流入する
電流も第９の電流値として第１のパワーＭＯＳ−ＦＥＴ
と第２のパワーＭＯＳ−ＦＥＴの双方を非導通状態とす
る第５の状態を有し、前記第１の電流値と前記第７の電
流値の差は前記第２の電流値と前記第８の電流値の差よ
り大きくし、前記第３の電流値と前記第５の電流値の差
は前記第４の電流値と前記第６の電流値の差より大きく
し、第１の状態からは第２の状態と第５の状態へのみ移
行可能とし、第２の状態からは第３の状態と第５の状態
へのみ移行可能とし、第３の状態からは第４の状態と第
５の状態へのみ移行可能とし、第４の状態からは第１の
状態と第５の状態へのみ移行可能とし、第５の状態から
は少なくとも第１の状態と第３の状態へ移行可能なる構
成とし、前記電流伝達手段２が、ＮＰＮタイプの第５の
トランジスタとＰＮＰタイプの第６のトランジスタと第
７および第８のダイオードを有し、前記第５のトランジ
スタのコレクタを第１の電流流入端子とし、前記第６の
トランジスタのベースと前記第７のダイオードのアノー
ドと前記第８のダイオードのアノードを接続したものを
第２の電流流入端子とし、前記第５のトランジスタのベ
ースと前記第６のトランジスタのエミッタと前記第７の
ダイオードのカソードを接続し、前記第８のダイオード
のカソードと前記第５のトランジスタのエミッタにそれ
ぞれ抵抗を介して接続したものと、前記第６のトランジ
スタのコレクタを接続したものを電流流出端子とした構
成としている。
【００３０】または、Ｎチャンネルタイプの第１のパワ
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流出端子と第１および第２の
電流流入端子をもち、前記第２の電流流入端子から流入
する電流に対応した電流を前記第１の電流流入端子から
流入させる働きをする電流伝達手段２と、電流出力端子
を有し前記電流出力端子より流出する電流を制御する電
流制御手段３と、電流出力端子を有し前記電流出力端子
より流出する電流を制御する電流制御手段４と、直流主
電源と、前記直流主電源のマイナス端子にプラス端子を
接続した第２の直流電源を備え、第１のパワーＭＯＳ−
ＦＥＴのドレインと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第２のパワーＭＯＳ−ＦＥＴのソース
を接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２
のパワーＭＯＳ−ＦＥＴのゲートと前記電流制御手段３
の電流出力端子と前記電流伝達手段２の第１の電流流入
端子を接続し、前記電流制御手段４の電流出力端子と前
記電流伝達手段２の第２の電流流入端子を接続し、第２
の直流電源のマイナス端子と前記電流伝達手段２の電流
流出端子を接続し、第１または第２のパワーＭＯＳ−Ｆ
ＥＴのゲートとソース間に抵抗と正および負の双方向の
電圧に対してツェナー現象を有する電圧リミット手段を
並列に接続した構成を有し、前記電流伝達手段２および
前記電流制御手段３が、前記電流制御手段３の電流出力
端子より流出する電流を第１の電流値とし前記電流伝達
手段２の第１の電流流入端子より流入し、前記第１の電
流より小さな電流を第７の電流値として、第１の電流値
と第７の電流値の差で第１のパワーＭＯＳ−ＦＥＴを非
導通状態から導通状態へ、第２のパワーＭＯＳ−ＦＥＴ
を導通状態から非導通状態へと移行させる第１の状態
と、前記電流制御手段３の電流出力端子より流出する電
流を第２の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入し、前記第２の電流より小さな電流を
第８の電流値として、第２の電流値と第８の電流値の差
で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる
第２の状態と、前記電流制御手段３の電流出力端子より
流出する電流を第５の電流値とし前記電流伝達手段２の
第１の電流流入端子より流入し、前記第５の電流より小
さな電流を第３の電流値として、第５の電流値と第３の
電流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態か
ら非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通
状態から導通状態へと移行させる第３の状態と、前記電
流制御手段３の電流出力端子より流出する電流を第６の
電流値とし前記電流伝達手段２の第１の電流流入端子よ
り流入し、前記第６の電流より小さな電 流を第４の電流
値として、第６の電流値と第４の電流値の差で第２のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態
と、前記電流制御手段３の電流出力端子より流出する電
流を第９の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入する電流も第９の電流値として第１の
パワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの
双方を非導通状態とする第５の状態を有し、前記第１の
電流値と前記第７の電流値の差は前記第２の電流値と前
記第８の電流値の差より大きくし、前記第３の電流値と
前記第５の電流値の差は前記第４の電流値と前記第６の
電流値の差より大きくし、第１の状態からは第２の状態
と第５の状態へのみ移行可能とし、第２の状態からは第
３の状態と第５の状態へのみ移行可能とし、第３の状態
からは第４の状態と第５の状態へのみ移行可能とし、第
４の状態からは第１の状態と第５の状態へのみ移行可能
とし、第５の状態からは少なくとも第１の状態と第３の
状態へ移行可能なる構成とし、前記電流伝達手段２が、
ＮＰＮタイプの第５のトランジスタとＰＮＰタイプの第
６のトランジスタと第７および第８のダイオードを有
し、前記第５のトランジスタのコレクタを第１の電流流
入端子とし、前記第６のトランジスタのベースと前記第
７のダイオードのアノードと前記第８のダイオードのア
ノードを接続したものを第２の電流流入端子とし、前記
第５のトランジスタのベースと前記第６のトランジスタ
のエミッタと前記第７のダイオードのカソードを接続
し、前記第８のダイオードのカソードと前記第５のトラ
ンジスタのエミッタにそれぞれ抵抗を介して接続したも
のと、前記第６のトランジスタのコレクタを接続したも
のを電流流出端子とした構成としている。
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流出端子と第１および第２の
電流流入端子をもち、前記第２の電流流入端子から流入
する電流に対応した電流を前記第１の電流流入端子から
流入させる働きをする電流伝達手段２と、電流出力端子
を有し前記電流出力端子より流出する電流を制御する電
流制御手段３と、電流出力端子を有し前記電流出力端子
より流出する電流を制御する電流制御手段４と、直流主
電源と、前記直流主電源のマイナス端子にプラス端子を
接続した第２の直流電源を備え、第１のパワーＭＯＳ−
ＦＥＴのドレインと前記直流主電源のプラス端子を接続
し、第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のマイナス端子を接続し、第１のパワーＭＯＳ−
ＦＥＴのソースと第２のパワーＭＯＳ−ＦＥＴのソース
を接続し、第１のパワーＭＯＳ−ＦＥＴのゲートと第２
のパワーＭＯＳ−ＦＥＴのゲートと前記電流制御手段３
の電流出力端子と前記電流伝達手段２の第１の電流流入
端子を接続し、前記電流制御手段４の電流出力端子と前
記電流伝達手段２の第２の電流流入端子を接続し、第２
の直流電源のマイナス端子と前記電流伝達手段２の電流
流出端子を接続し、第１または第２のパワーＭＯＳ−Ｆ
ＥＴのゲートとソース間に抵抗と正および負の双方向の
電圧に対してツェナー現象を有する電圧リミット手段を
並列に接続した構成を有し、前記電流伝達手段２および
前記電流制御手段３が、前記電流制御手段３の電流出力
端子より流出する電流を第１の電流値とし前記電流伝達
手段２の第１の電流流入端子より流入し、前記第１の電
流より小さな電流を第７の電流値として、第１の電流値
と第７の電流値の差で第１のパワーＭＯＳ−ＦＥＴを非
導通状態から導通状態へ、第２のパワーＭＯＳ−ＦＥＴ
を導通状態から非導通状態へと移行させる第１の状態
と、前記電流制御手段３の電流出力端子より流出する電
流を第２の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入し、前記第２の電流より小さな電流を
第８の電流値として、第２の電流値と第８の電流値の差
で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる
第２の状態と、前記電流制御手段３の電流出力端子より
流出する電流を第５の電流値とし前記電流伝達手段２の
第１の電流流入端子より流入し、前記第５の電流より小
さな電流を第３の電流値として、第５の電流値と第３の
電流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態か
ら非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通
状態から導通状態へと移行させる第３の状態と、前記電
流制御手段３の電流出力端子より流出する電流を第６の
電流値とし前記電流伝達手段２の第１の電流流入端子よ
り流入し、前記第６の電流より小さな電 流を第４の電流
値として、第６の電流値と第４の電流値の差で第２のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態
と、前記電流制御手段３の電流出力端子より流出する電
流を第９の電流値とし前記電流伝達手段２の第１の電流
流入端子より流入する電流も第９の電流値として第１の
パワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの
双方を非導通状態とする第５の状態を有し、前記第１の
電流値と前記第７の電流値の差は前記第２の電流値と前
記第８の電流値の差より大きくし、前記第３の電流値と
前記第５の電流値の差は前記第４の電流値と前記第６の
電流値の差より大きくし、第１の状態からは第２の状態
と第５の状態へのみ移行可能とし、第２の状態からは第
３の状態と第５の状態へのみ移行可能とし、第３の状態
からは第４の状態と第５の状態へのみ移行可能とし、第
４の状態からは第１の状態と第５の状態へのみ移行可能
とし、第５の状態からは少なくとも第１の状態と第３の
状態へ移行可能なる構成とし、前記電流伝達手段２が、
ＮＰＮタイプの第５のトランジスタとＰＮＰタイプの第
６のトランジスタと第７および第８のダイオードを有
し、前記第５のトランジスタのコレクタを第１の電流流
入端子とし、前記第６のトランジスタのベースと前記第
７のダイオードのアノードと前記第８のダイオードのア
ノードを接続したものを第２の電流流入端子とし、前記
第５のトランジスタのベースと前記第６のトランジスタ
のエミッタと前記第７のダイオードのカソードを接続
し、前記第８のダイオードのカソードと前記第５のトラ
ンジスタのエミッタにそれぞれ抵抗を介して接続したも
のと、前記第６のトランジスタのコレクタを接続したも
のを電流流出端子とした構成としている。
【００３１】または、前記直流主電源のプラス端子にマ
イナス端子を接続した第３の直流電源とＮＰＮタイプの
第８のトランジスタを備え、前記第８のトランジスタの
エミッタをツェナーダイオードと抵抗を介して前記第２
の直流電源のマイナス端子に接続し、前記第８のトラン
ジスタのエミッタを抵抗を介して前記第８のトランジス
タのベースに接続し、前記第８のトランジスタのベース
を直接または抵抗を介して前記第２の直流電源のプラス
端子に接続し、前記第８のトランジスタのコレクタを２
個以上の分圧抵抗を介して前記第３の直流電源のプラス
端子に接続した構成を有し、前記第３の直流電源のプラ
ス端子と接続された分圧抵抗の両端の電圧があらかじめ
定められた電圧値より小さい時、前記電流伝達手段２の
第１の電流流入端子より流入する電流と前記電流制御手
段３の電流出力端子より流出する電流が同一の電流値と
なる構成としている。
イナス端子を接続した第３の直流電源とＮＰＮタイプの
第８のトランジスタを備え、前記第８のトランジスタの
エミッタをツェナーダイオードと抵抗を介して前記第２
の直流電源のマイナス端子に接続し、前記第８のトラン
ジスタのエミッタを抵抗を介して前記第８のトランジス
タのベースに接続し、前記第８のトランジスタのベース
を直接または抵抗を介して前記第２の直流電源のプラス
端子に接続し、前記第８のトランジスタのコレクタを２
個以上の分圧抵抗を介して前記第３の直流電源のプラス
端子に接続した構成を有し、前記第３の直流電源のプラ
ス端子と接続された分圧抵抗の両端の電圧があらかじめ
定められた電圧値より小さい時、前記電流伝達手段２の
第１の電流流入端子より流入する電流と前記電流制御手
段３の電流出力端子より流出する電流が同一の電流値と
なる構成としている。
【００３２】または、前記第５の電流値または前記第６
の電流値または前記第７の電流値または前記第８の電流
値または前記第９の電流値を０とした構成としている。
の電流値または前記第７の電流値または前記第８の電流
値または前記第９の電流値を０とした構成としている。
【００３３】または、正および負の双方向の電圧に対し
てツェナー現象を有する電圧リミット手段が、互いのア
ノードまたはカソードを共通にかつ直列に接続した２個
のツェナーダイオードとした構成としている。
てツェナー現象を有する電圧リミット手段が、互いのア
ノードまたはカソードを共通にかつ直列に接続した２個
のツェナーダイオードとした構成としている。
【００３４】
【作用】この構成によって、本質的に第１および第２の
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく温度特性が優れ、かつ消費
電力の少ないＰＷＭインバータ用出力回路が実現でき
る。
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく温度特性が優れ、かつ消費
電力の少ないＰＷＭインバータ用出力回路が実現でき
る。
【００３５】
【実施例】（実施例１） 以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
【００３６】図１において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
９８は電流伝達手段、１２６および１２７は電流制御手
段、１０９は信号処理手段、２２５は電圧監視手段、１
４は直流主電源、１５および１６は直流電源、１０５は
抵抗、９７は電圧リミット手段でツェナーダイオード９
５および９６で構成されている。
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
９８は電流伝達手段、１２６および１２７は電流制御手
段、１０９は信号処理手段、２２５は電圧監視手段、１
４は直流主電源、１５および１６は直流電源、１０５は
抵抗、９７は電圧リミット手段でツェナーダイオード９
５および９６で構成されている。
【００３７】以上のように構成されたＰＷＭインバータ
用出力回路について、その動作を説明する。
用出力回路について、その動作を説明する。
【００３８】６５は論理反転手段で、スイッチング指令
信号４２を論理反転した結果を反転スイッチング信号８
０として出力する。
信号４２を論理反転した結果を反転スイッチング信号８
０として出力する。
【００３９】１０６と１０７は論理積否定手段で、１０
６は電動機解放信号１５６と反転スイッチング信号８０
と運転許可信号２２０の論理積否定をとった結果を出力
し、１０７は電動機解放信号１５６とスイッチング指令
信号４２と運転許可信号２２０の論理積否定をとった結
果を出力する。
６は電動機解放信号１５６と反転スイッチング信号８０
と運転許可信号２２０の論理積否定をとった結果を出力
し、１０７は電動機解放信号１５６とスイッチング指令
信号４２と運転許可信号２２０の論理積否定をとった結
果を出力する。
【００４０】ここで、説明を簡単にするために、まず電
動機解放信号１５６が‘Ｈ’レベル、運転許可信号２２
０が‘Ｈ’レベル、つまりフリーランでない状態を指令
している場合について図２（ａ）を用いてすべて説明
し、最後に電動機解放信号１５６が‘Ｌ’レベル、また
は運転許可信号２２０が‘Ｌ’レベル、つまりフリーラ
ン状態を指令している場合についての説明をつけ加える
ことにする。
動機解放信号１５６が‘Ｈ’レベル、運転許可信号２２
０が‘Ｈ’レベル、つまりフリーランでない状態を指令
している場合について図２（ａ）を用いてすべて説明
し、最後に電動機解放信号１５６が‘Ｌ’レベル、また
は運転許可信号２２０が‘Ｌ’レベル、つまりフリーラ
ン状態を指令している場合についての説明をつけ加える
ことにする。
【００４１】まず、電流制御手段１２６の動作を詳しく
説明する。ＮＰＮタイプのトランジスタ２９のベース信
号４５はスイッチング指令信号４２を論理反転手段６５
および２３と論理積否定手段１０６を通して発生させ
る。このベース信号４５はスイッチング指令信号４２を
論理反転した信号とほぼ同じで、‘Ｌ’レベルが例えば
０Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるものとす
る。
説明する。ＮＰＮタイプのトランジスタ２９のベース信
号４５はスイッチング指令信号４２を論理反転手段６５
および２３と論理積否定手段１０６を通して発生させ
る。このベース信号４５はスイッチング指令信号４２を
論理反転した信号とほぼ同じで、‘Ｌ’レベルが例えば
０Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるものとす
る。
【００４２】次に、ＮチャンネルタイプのＭＯＳ−ＦＥ
Ｔ３１のゲート信号４６はスイッチング指令信号４２を
論理反転手段６５，２４および２５と論理積否定手段１
０６と信号遅延手段２７を通して発生させる。
Ｔ３１のゲート信号４６はスイッチング指令信号４２を
論理反転手段６５，２４および２５と論理積否定手段１
０６と信号遅延手段２７を通して発生させる。
【００４３】このゲート信号４６は、スイッチング指令
信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’レ
ベルをＭＯＳ−ＦＥＴ３１を十分にＯＦＦさせることの
できる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３１を
十分にＯＮさせることのできる電圧とする。
信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’レ
ベルをＭＯＳ−ＦＥＴ３１を十分にＯＦＦさせることの
できる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３１を
十分にＯＮさせることのできる電圧とする。
【００４４】ＮＰＮタイプのトランジスタ２９はエミッ
タホロワ型の回路構成をとり、ベース信号４５の電位が
直流電源１６のマイナス端子の電位との差が約０．７Ｖ
以上になるとベース信号４５の電圧とエミッタに接続さ
れた抵抗の値で定まるコレクタ電流４８が流れ、ベース
信号４５の電位が直流電源１６のマイナス端子の電位と
の差が約０．７Ｖ以下の場合にはコレクタ電流４８は０
となる。ＭＯＳ−ＦＥＴ３１はＮＰＮタイプのトランジ
スタ２９のエミッタに接続された抵抗の値を切り換える
働きをしており、ＮＰＮタイプのトランジスタ２９のベ
ース信号の電位が直流電源１６のマイナス端子の電位に
比べ約０．７Ｖ以上でＭＯＳ−ＦＥＴ３１がＯＮすると
ＮＰＮタイプのトランジスタ２９のコレクタ電流４８を
大きくする作用がある。
タホロワ型の回路構成をとり、ベース信号４５の電位が
直流電源１６のマイナス端子の電位との差が約０．７Ｖ
以上になるとベース信号４５の電圧とエミッタに接続さ
れた抵抗の値で定まるコレクタ電流４８が流れ、ベース
信号４５の電位が直流電源１６のマイナス端子の電位と
の差が約０．７Ｖ以下の場合にはコレクタ電流４８は０
となる。ＭＯＳ−ＦＥＴ３１はＮＰＮタイプのトランジ
スタ２９のエミッタに接続された抵抗の値を切り換える
働きをしており、ＮＰＮタイプのトランジスタ２９のベ
ース信号の電位が直流電源１６のマイナス端子の電位に
比べ約０．７Ｖ以上でＭＯＳ−ＦＥＴ３１がＯＮすると
ＮＰＮタイプのトランジスタ２９のコレクタ電流４８を
大きくする作用がある。
【００４５】ここで、スイッチング指令信号４２とコレ
クタ電流４８の関係を考察すると、スイッチング指令信
号４２が‘Ｈ’レベルの時にはコレクタ電流４８は０
で、次にスイッチング指令信号４２が‘Ｌ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
８は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｈ’レベルに
なるとコレクタ電流４８は０となる。
クタ電流４８の関係を考察すると、スイッチング指令信
号４２が‘Ｈ’レベルの時にはコレクタ電流４８は０
で、次にスイッチング指令信号４２が‘Ｌ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
８は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｈ’レベルに
なるとコレクタ電流４８は０となる。
【００４６】以上が電流制御手段１２６の動作について
の説明である。次に、電流制御手段１２７の動作を詳し
く説明する。ＮＰＮタイプのトランジスタ２８のベース
信号４３はスイッチング指令信号４２を論理積否定手段
１０７と論理反転手段２０を通して発生させる。このベ
ース信号４３はスイッチング指令信号４２とほぼ同じ
で、‘Ｌ’レベルが例えば０Ｖ、‘Ｈ’レベルが例えば
５Ｖの値をとるものとする。次に、Ｎチャンネルタイプ
のＭＯＳ−ＦＥＴ３０のゲート信号４４はスイッチング
指令信号４２を論理反転手段２１および２２と論理積否
定手段１０７と信号遅延手段２６を通して発生させる。
このゲート信号４４は、スイッチング指令信号４２を論
理反転した信号を遅延時間ＴＡだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ３０を十分にＯＦＦさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ３０を十分にＯＮさせることのできる電圧とする。Ｎ
ＰＮタイプのトランジスタ２８はエミッタホロワ型の回
路構成をとり、ベース信号４３の電位と直流電源１６の
マイナス端子の電位との差が約０．７Ｖ以上になるとベ
ース信号４３の電圧とエミッタに接続された抵抗の値で
定まるコレクタ電流４７が流れ、ベース信号４３の電位
と直流電源１６のマイナス端子の電位との差が約０．７
Ｖ以下の場合にはコレクタ電流４７は０となる。ＭＯＳ
−ＦＥＴ３０はＮＰＮタイプのトランジスタ２８のエミ
ッタに接続された抵抗の値を切り換える働きをしてお
り、ＮＰＮタイプのトランジスタ２８のベース信号の電
位が直流電源１６のマイナス端子の電位に比べ約０．７
Ｖ以上でＭＯＳ−ＦＥＴ３０がＯＮするとＮＰＮタイプ
のトランジスタ２８のコレクタ電流４７を大きくする作
用がある。
の説明である。次に、電流制御手段１２７の動作を詳し
く説明する。ＮＰＮタイプのトランジスタ２８のベース
信号４３はスイッチング指令信号４２を論理積否定手段
１０７と論理反転手段２０を通して発生させる。このベ
ース信号４３はスイッチング指令信号４２とほぼ同じ
で、‘Ｌ’レベルが例えば０Ｖ、‘Ｈ’レベルが例えば
５Ｖの値をとるものとする。次に、Ｎチャンネルタイプ
のＭＯＳ−ＦＥＴ３０のゲート信号４４はスイッチング
指令信号４２を論理反転手段２１および２２と論理積否
定手段１０７と信号遅延手段２６を通して発生させる。
このゲート信号４４は、スイッチング指令信号４２を論
理反転した信号を遅延時間ＴＡだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ３０を十分にＯＦＦさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ３０を十分にＯＮさせることのできる電圧とする。Ｎ
ＰＮタイプのトランジスタ２８はエミッタホロワ型の回
路構成をとり、ベース信号４３の電位と直流電源１６の
マイナス端子の電位との差が約０．７Ｖ以上になるとベ
ース信号４３の電圧とエミッタに接続された抵抗の値で
定まるコレクタ電流４７が流れ、ベース信号４３の電位
と直流電源１６のマイナス端子の電位との差が約０．７
Ｖ以下の場合にはコレクタ電流４７は０となる。ＭＯＳ
−ＦＥＴ３０はＮＰＮタイプのトランジスタ２８のエミ
ッタに接続された抵抗の値を切り換える働きをしてお
り、ＮＰＮタイプのトランジスタ２８のベース信号の電
位が直流電源１６のマイナス端子の電位に比べ約０．７
Ｖ以上でＭＯＳ−ＦＥＴ３０がＯＮするとＮＰＮタイプ
のトランジスタ２８のコレクタ電流４７を大きくする作
用がある。
【００４７】ここで、スイッチング指令信号４２とコレ
クタ電流４７の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４７は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
７は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４７は０となる。
クタ電流４７の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４７は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
７は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４７は０となる。
【００４８】以上が電流制御手段１２７の動作について
の説明である。次に、電流伝達手段９８の働きについて
述べる。
の説明である。次に、電流伝達手段９８の働きについて
述べる。
【００４９】抵抗１１，１０４および１３０、ＰＮＰタ
イプのトランジスタ９、ＮＰＮタイプのトランジスタ１
２８、ダイオード１２９および１８１は電流伝達構成を
とり、ＰＮＰタイプのトランジスタ９が飽和しない範囲
において、ＰＮＰタイプのトランジスタ９のコレクタ電
流４９をＮＰＮタイプのトランジスタ２８のコレクタ電
流４７に対応した電流とする働きをする。
イプのトランジスタ９、ＮＰＮタイプのトランジスタ１
２８、ダイオード１２９および１８１は電流伝達構成を
とり、ＰＮＰタイプのトランジスタ９が飽和しない範囲
において、ＰＮＰタイプのトランジスタ９のコレクタ電
流４９をＮＰＮタイプのトランジスタ２８のコレクタ電
流４７に対応した電流とする働きをする。
【００５０】ダイオード１８１は電流伝達手段の温度補
正を行うものであり、温度変化によりＮＰＮタイプのト
ランジスタ２８のコレクタ電流４７とＰＮＰタイプのト
ランジスタ９のコレクタ電流４９の比、すなわちミラー
比が変化することをおさえ、抵抗１１、ＰＮＰタイプの
トランジスタ９、ツェナーダイオード９５および９６の
損失が増大することをおさえる働きをしている。
正を行うものであり、温度変化によりＮＰＮタイプのト
ランジスタ２８のコレクタ電流４７とＰＮＰタイプのト
ランジスタ９のコレクタ電流４９の比、すなわちミラー
比が変化することをおさえ、抵抗１１、ＰＮＰタイプの
トランジスタ９、ツェナーダイオード９５および９６の
損失が増大することをおさえる働きをしている。
【００５１】ここで、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した瞬間を考察す
ると、ＰＮＰタイプのトランジスタ９のコレクタ電圧が
下降する際、ＰＮＰタイプのトランジスタ９のベース電
圧がコレクタ出力容量Ｃｏｂを流れる電流によって低下
し、ＰＮＰタイプのトランジスタ９のコレクタに電流を
漏洩する結果となって、ゲート信号電圧５０の下降時間
が長くなり、パワーＭＯＳ−ＦＥＴのスイッチング損失
を増大するという結果になる。そこでＮＰＮタイプのト
ランジスタ１２８とダイオード１２９は、ＰＮＰタイプ
のトランジスタ９のコレクタ電圧が下降する際に、コレ
クタ出力容量Ｃｏｂを流れる電流をＮＰＮタイプのトラ
ンジスタ１２８のエミッタ電流によって補う働きをし、
ＰＮＰタイプのトランジスタ９のベース電圧の低下を防
止し、スイッチング損失を低減する働きをする。抵抗１
０４は、ＮＰＮタイプのトランジスタ１２８のエミッタ
およびダイオード１２９に電流が流れていない状態にお
いてＰＮＰタイプのトランジスタ９のベース電圧を直流
電源１５のプラス端子と同電位に固定する働きをし、結
果的にＰＮＰタイプのトランジスタ９のリーク電流を小
さくする働きをする。
‘Ｈ’レベルから‘Ｌ’レベルに変化した瞬間を考察す
ると、ＰＮＰタイプのトランジスタ９のコレクタ電圧が
下降する際、ＰＮＰタイプのトランジスタ９のベース電
圧がコレクタ出力容量Ｃｏｂを流れる電流によって低下
し、ＰＮＰタイプのトランジスタ９のコレクタに電流を
漏洩する結果となって、ゲート信号電圧５０の下降時間
が長くなり、パワーＭＯＳ−ＦＥＴのスイッチング損失
を増大するという結果になる。そこでＮＰＮタイプのト
ランジスタ１２８とダイオード１２９は、ＰＮＰタイプ
のトランジスタ９のコレクタ電圧が下降する際に、コレ
クタ出力容量Ｃｏｂを流れる電流をＮＰＮタイプのトラ
ンジスタ１２８のエミッタ電流によって補う働きをし、
ＰＮＰタイプのトランジスタ９のベース電圧の低下を防
止し、スイッチング損失を低減する働きをする。抵抗１
０４は、ＮＰＮタイプのトランジスタ１２８のエミッタ
およびダイオード１２９に電流が流れていない状態にお
いてＰＮＰタイプのトランジスタ９のベース電圧を直流
電源１５のプラス端子と同電位に固定する働きをし、結
果的にＰＮＰタイプのトランジスタ９のリーク電流を小
さくする働きをする。
【００５２】以上が電流伝達手段９８の動作についての
説明である。ここで、スイッチング指令信号４２とＰＮ
Ｐタイプのトランジスタ９のコレクタ電流４９の関係を
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
の時にはコレクタ電流４９は０で、次にスイッチング指
令信号４２が‘Ｈ’レベルに変化してから遅延時間ＴＡ
が経過するまでコレクタ電流４９は比較的大きな電流値
となり、次に比較的小さな電流値となり、スイッチング
指令信号４２が‘Ｌ’レベルになるとコレクタ電流４９
は０となる。
説明である。ここで、スイッチング指令信号４２とＰＮ
Ｐタイプのトランジスタ９のコレクタ電流４９の関係を
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
の時にはコレクタ電流４９は０で、次にスイッチング指
令信号４２が‘Ｈ’レベルに変化してから遅延時間ＴＡ
が経過するまでコレクタ電流４９は比較的大きな電流値
となり、次に比較的小さな電流値となり、スイッチング
指令信号４２が‘Ｌ’レベルになるとコレクタ電流４９
は０となる。
【００５３】これらを整理すると、スイッチング指令信
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。
【００５４】ただし、本実施例においては、第５の電流
値１６８，第６の電流値１６９，第７の電流値１７０，
第８の電流値１７１を０としている。
値１６８，第６の電流値１６９，第７の電流値１７０，
第８の電流値１７１を０としている。
【００５５】以上が、電流伝達手段９８、電流制御手段
１２６および１２７の動作についての説明である。
１２６および１２７の動作についての説明である。
【００５６】次に、電圧リミット手段９７の働きについ
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電 流伝達手段９８のＰＮ
Ｐタイプのトランジスタ９が少なくとも第２の電流値１
６５が流れているときに飽和しないようにＰＮＰタイプ
のトランジスタ９のコレクタ電圧の上限を制限する働き
をしていると同時にパワーＭＯＳ−ＦＥＴ１および２の
ゲート電圧の上限を制限する働きをしている。また、ツ
ェナーダイオード９５および９６で構成された電圧リミ
ット手段９７は、電流制御手段１２６のＮＰＮタイプの
トランジスタ２９が少なくとも第４の電流値１６７が流
れているときに飽和しないようにＮＰＮタイプのトラン
ジスタ２９のコレクタ電圧の下限を制限する働きをして
いると同時にパワーＭＯＳ−ＦＥＴ１および２のゲート
電圧の下限を制限する働きをしている。
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電 流伝達手段９８のＰＮ
Ｐタイプのトランジスタ９が少なくとも第２の電流値１
６５が流れているときに飽和しないようにＰＮＰタイプ
のトランジスタ９のコレクタ電圧の上限を制限する働き
をしていると同時にパワーＭＯＳ−ＦＥＴ１および２の
ゲート電圧の上限を制限する働きをしている。また、ツ
ェナーダイオード９５および９６で構成された電圧リミ
ット手段９７は、電流制御手段１２６のＮＰＮタイプの
トランジスタ２９が少なくとも第４の電流値１６７が流
れているときに飽和しないようにＮＰＮタイプのトラン
ジスタ２９のコレクタ電圧の下限を制限する働きをして
いると同時にパワーＭＯＳ−ＦＥＴ１および２のゲート
電圧の下限を制限する働きをしている。
【００５７】ここで、パワーＭＯＳ−ＦＥＴ１および２
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
【００５８】一般的にＮチャンネルタイプのパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
【００５９】ここで、スイッチング指令信号４２と直流
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。まず、スイッチング指令信号
４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、Ｐ
ＮＰタイプのトランジスタ９のコレクタ電流４９が流
れ、ゲート信号電圧５０は急上昇し、ツェナーダイオー
ド９５および９６が導通した時点で電圧が固定される。
このゲート信号電圧５０が上昇するに必要な上昇時間Ｔ
Ｒは、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイ
オード９５および９６等に含まれる静電容量とコレクタ
電流４９との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないため、コレクタ電流４
９を非常に小さな電流としてもその電圧を維持でき、実
際には抵抗１０５を流れる電流値以上に設定すれば十分
である。したがって、信号遅延手段２６の遅延時間ＴＡ
を上昇時間ＴＲよりやや大きい程度に設定しておけば、
上昇時間ＴＲを小さくでき、かつＰＮＰタイプのトラン
ジスタ９や抵抗１１等の電力損失も最小限にできる。
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。まず、スイッチング指令信号
４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、Ｐ
ＮＰタイプのトランジスタ９のコレクタ電流４９が流
れ、ゲート信号電圧５０は急上昇し、ツェナーダイオー
ド９５および９６が導通した時点で電圧が固定される。
このゲート信号電圧５０が上昇するに必要な上昇時間Ｔ
Ｒは、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイ
オード９５および９６等に含まれる静電容量とコレクタ
電流４９との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないため、コレクタ電流４
９を非常に小さな電流としてもその電圧を維持でき、実
際には抵抗１０５を流れる電流値以上に設定すれば十分
である。したがって、信号遅延手段２６の遅延時間ＴＡ
を上昇時間ＴＲよりやや大きい程度に設定しておけば、
上昇時間ＴＲを小さくでき、かつＰＮＰタイプのトラン
ジスタ９や抵抗１１等の電力損失も最小限にできる。
【００６０】次に、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、ＮＰＮタイプの
トランジスタ２９のコレクタ電流４８が流れゲート信号
電圧５０は急下降し、ツェナーダイオード９５および９
６が導通した時点で電圧が固定される。このゲート信号
電圧５０が下降するのに必要な時間ＴＦは、パワーＭＯ
Ｓ−ＦＥＴ１および２やツェナーダイオード９５および
９６等に含まれる静電容量とコレクタ電流４８との関係
より定まる。また、ツェナーダイオード９５および９６
が導通している状態においてはゲート信号電圧５０が大
きく変化しないため、コレクタ電流４８を非常に小さな
電流としてもその電圧を維持でき、実際には抵抗１０５
を流れる電流値以上に設定すれば十分である。したがっ
て、信号遅延手段２７の遅延時間ＴＢを下降時間ＴＦよ
りやや大きい程度に設定しておけば、下降時間ＴＦを小
さくでき、かつＮＰＮタイプのトランジスタ２９や抵抗
３５等の電力損失も最小限にできる。
レベルから‘Ｌ’レベルに変化すると、ＮＰＮタイプの
トランジスタ２９のコレクタ電流４８が流れゲート信号
電圧５０は急下降し、ツェナーダイオード９５および９
６が導通した時点で電圧が固定される。このゲート信号
電圧５０が下降するのに必要な時間ＴＦは、パワーＭＯ
Ｓ−ＦＥＴ１および２やツェナーダイオード９５および
９６等に含まれる静電容量とコレクタ電流４８との関係
より定まる。また、ツェナーダイオード９５および９６
が導通している状態においてはゲート信号電圧５０が大
きく変化しないため、コレクタ電流４８を非常に小さな
電流としてもその電圧を維持でき、実際には抵抗１０５
を流れる電流値以上に設定すれば十分である。したがっ
て、信号遅延手段２７の遅延時間ＴＢを下降時間ＴＦよ
りやや大きい程度に設定しておけば、下降時間ＴＦを小
さくでき、かつＮＰＮタイプのトランジスタ２９や抵抗
３５等の電力損失も最小限にできる。
【００６１】次に、パワーＭＯＳ−ＦＥＴ１および２の
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にありえない。
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にありえない。
【００６２】次に、ダイオード５，６，７および８の働
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別につ
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別につけてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別につ
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別につけてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
【００６３】以上の説明によりスイッチング指令信号４
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
【００６４】さらに、ＰＮＰタイプのトランジスタ９の
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８の電流値を変えることにより、ゲート
信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦをある
程度の範囲内で自由に設定でき、これにともなって電動
機巻線端子電圧５１の上昇時間および下降時間もある程
度の範囲内で自由に設定できるという長所を有する。通
常、電動機巻線端子電圧５１の上昇時間および下降時間
は小さくするほどパワーＭＯＳ−ＦＥＴ１およびパワー
ＭＯＳ−ＦＥＴ２等の電力損失が小さくできるため好ま
しいが、電気雑音が大きくなるという欠点がある。した
がって、電気雑音を特に小さくしたい用途ではあえて電
動機巻線端子電圧５１の上昇時間および下降時間を大き
くすることが必要であり、これに容易に対応できる構成
である。
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８の電流値を変えることにより、ゲート
信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦをある
程度の範囲内で自由に設定でき、これにともなって電動
機巻線端子電圧５１の上昇時間および下降時間もある程
度の範囲内で自由に設定できるという長所を有する。通
常、電動機巻線端子電圧５１の上昇時間および下降時間
は小さくするほどパワーＭＯＳ−ＦＥＴ１およびパワー
ＭＯＳ−ＦＥＴ２等の電力損失が小さくできるため好ま
しいが、電気雑音が大きくなるという欠点がある。した
がって、電気雑音を特に小さくしたい用途ではあえて電
動機巻線端子電圧５１の上昇時間および下降時間を大き
くすることが必要であり、これに容易に対応できる構成
である。
【００６５】また、図１におけるパワーＭＯＳ−ＦＥＴ
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
【００６６】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、運転許可信号２２０が‘Ｈ’レベル、つまりフリ
ーランでない状態を指令している場合における電流伝達
ー手段９８、電流制御手段１２６および１２７の動作に
ついての説明であるが、次に電動機解放信号１５６、ま
たは運転許可信号２２０が‘Ｌ’レベル、つまりフリー
ラン状態を指令している場合における電流伝達手段９
８、電流制御手段１２６および１２７の動作についての
説明をつけ加える。
ベル、運転許可信号２２０が‘Ｈ’レベル、つまりフリ
ーランでない状態を指令している場合における電流伝達
ー手段９８、電流制御手段１２６および１２７の動作に
ついての説明であるが、次に電動機解放信号１５６、ま
たは運転許可信号２２０が‘Ｌ’レベル、つまりフリー
ラン状態を指令している場合における電流伝達手段９
８、電流制御手段１２６および１２７の動作についての
説明をつけ加える。
【００６７】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合、または運転許
可信号２２０が‘Ｌ’レベルの場合には、スイッチング
指令信号４２にかかわらず論理積否定手段１０６および
１０７の出力信号はともに‘Ｈ’レベルとなり、したが
ってＮＰＮタイプのトランジスタ２８のベース信号４３
は‘Ｌ’レベル、ＮＰＮタイプのトランジスタ２９のベ
ース信号４５は‘Ｌ’レベルとなる。
まりフリーラン状態を指令している場合、または運転許
可信号２２０が‘Ｌ’レベルの場合には、スイッチング
指令信号４２にかかわらず論理積否定手段１０６および
１０７の出力信号はともに‘Ｈ’レベルとなり、したが
ってＮＰＮタイプのトランジスタ２８のベース信号４３
は‘Ｌ’レベル、ＮＰＮタイプのトランジスタ２９のベ
ース信号４５は‘Ｌ’レベルとなる。
【００６８】この状態はいわゆる第５の状態で、第９の
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
【００６９】第５の状態となると、パワーＭＯＳ−ＦＥ
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となり、フリーラン状態が実現できる。第５の状態
は、主に何らかのトラブルが発生した場合等において、
電動機の運転を中断して電動機および制御装置を保護す
るために用いられる。第５の状態への移行は、前記第１
の状態，第２の状態，第３の状態および第４の状態のい
ずれの状態からも可能で、電動機解放信号１５６が
‘Ｌ’レベルに変化した瞬間に移行する。逆に、第５の
状態からは、電動機解放信号１５６が‘Ｈ’レベルに変
化した瞬間に第１の状態または第３の状態へ移行するよ
うに構成している。これは、第５の状態から第２の状態
または第４の状態に移行すると、ゲート信号電圧５０の
上昇または下降に要する時間が非常に長くなり、パワー
ＭＯＳ−ＦＥＴ１および２に過大な発熱を生じるための
防止策である。しかしながら、第５の状態から他の状態
への移行は、中断していた電動機の運転を再開すること
を目的とする場合が主であり、この場合においては頻度
が多くても数秒に１回程度と低いため、パワーＭＯＳ−
ＦＥＴ１および２の耐量が十分あれば、第５の状態から
他のすべての状態へ移行できるような構成とすることも
できる。
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となり、フリーラン状態が実現できる。第５の状態
は、主に何らかのトラブルが発生した場合等において、
電動機の運転を中断して電動機および制御装置を保護す
るために用いられる。第５の状態への移行は、前記第１
の状態，第２の状態，第３の状態および第４の状態のい
ずれの状態からも可能で、電動機解放信号１５６が
‘Ｌ’レベルに変化した瞬間に移行する。逆に、第５の
状態からは、電動機解放信号１５６が‘Ｈ’レベルに変
化した瞬間に第１の状態または第３の状態へ移行するよ
うに構成している。これは、第５の状態から第２の状態
または第４の状態に移行すると、ゲート信号電圧５０の
上昇または下降に要する時間が非常に長くなり、パワー
ＭＯＳ−ＦＥＴ１および２に過大な発熱を生じるための
防止策である。しかしながら、第５の状態から他の状態
への移行は、中断していた電動機の運転を再開すること
を目的とする場合が主であり、この場合においては頻度
が多くても数秒に１回程度と低いため、パワーＭＯＳ−
ＦＥＴ１および２の耐量が十分あれば、第５の状態から
他のすべての状態へ移行できるような構成とすることも
できる。
【００７０】最後に、運転許可信号２２０を出力する電
圧監視手段２２５について説明する。
圧監視手段２２５について説明する。
【００７１】電圧監視手段２２５は、直流電源１５の電
圧不足および直流主電源１４の電圧不足を検出するもの
である。ここで、直流主電源１４の電圧が異常に低下す
ると電動機に十分な電圧を与えることができないため正
常な運転ができず、また直流電源１５の電圧不足が生じ
るとパワーＭＯＳ−ＦＥＴ１および２の発熱が大きくな
り危険であるため、この状態となった場合において運転
許可信号２２０を‘Ｌ’レベルとする動作を行う。
圧不足および直流主電源１４の電圧不足を検出するもの
である。ここで、直流主電源１４の電圧が異常に低下す
ると電動機に十分な電圧を与えることができないため正
常な運転ができず、また直流電源１５の電圧不足が生じ
るとパワーＭＯＳ−ＦＥＴ１および２の発熱が大きくな
り危険であるため、この状態となった場合において運転
許可信号２２０を‘Ｌ’レベルとする動作を行う。
【００７２】ここで、直流電源１５の電圧をＶ１５、直
流主電源１４の電圧をＶ１４、直流電源１６の電圧をＶ
１６、ツェナーダイオード２０５のツェナー電圧をＶ２
０５、抵抗２０１の抵抗値をＲ２０１、抵抗２０２の抵
抗値をＲ２０２、抵抗２０３の抵抗値をＲ２０３、抵抗
２０４の抵抗値をＲ２０４、ＰＮＰタイプのトランジス
タ２０６がＯＮし始めるエミッタ・ベース電圧をＶ２０
６とすると、抵抗２０４の電圧Ｖ２０４は（数１）にな
る。
流主電源１４の電圧をＶ１４、直流電源１６の電圧をＶ
１６、ツェナーダイオード２０５のツェナー電圧をＶ２
０５、抵抗２０１の抵抗値をＲ２０１、抵抗２０２の抵
抗値をＲ２０２、抵抗２０３の抵抗値をＲ２０３、抵抗
２０４の抵抗値をＲ２０４、ＰＮＰタイプのトランジス
タ２０６がＯＮし始めるエミッタ・ベース電圧をＶ２０
６とすると、抵抗２０４の電圧Ｖ２０４は（数１）にな
る。
【００７３】
【数１】
【００７４】ここで、Ｖ２０４があらかじめ定められた
電圧Ｖ２０８より低い場合は運転許可信号２２０は
‘Ｌ’レベルとなり、論理積否定手段１０６および１０
７の出力信号はともに‘Ｈ’レベル、ＮＰＮタイプのト
ランジスタ２８のベース信号４３およびＮＰＮタイプの
トランジスタ２９のベース信号４５は‘Ｌ’レベルとな
り、いわゆる第５の状態すなわちフリーラン状態とな
る。
電圧Ｖ２０８より低い場合は運転許可信号２２０は
‘Ｌ’レベルとなり、論理積否定手段１０６および１０
７の出力信号はともに‘Ｈ’レベル、ＮＰＮタイプのト
ランジスタ２８のベース信号４３およびＮＰＮタイプの
トランジスタ２９のベース信号４５は‘Ｌ’レベルとな
り、いわゆる第５の状態すなわちフリーラン状態とな
る。
【００７５】なお、本実施例の電流伝達手段９８、電流
制御手段１２６および１２７は、第５の電流値１６８，
第６の電流値１６９，第７の電流値１７０および第８の
電流値１７１を０としているが、第１の電流値１６４が
第７の電流値１７０よりも大きな電流値とし、第２の電
流値１６５が第８の電流値１７１よりも大きな電流値と
し、第３の電流値１６６が第５の電流値１６８よりも大
きな電流値とし、第４の電流値１６７が第６の電流値１
６９よりも大きな電流値とし、第１の電流値１６４と第
７の電流値１７０の差が第２の電流値１６５第８のと電
流値１７１の差より大きくし、第３の電流値１６６と第
５の電流値１６８の差が第４の電流値１６７と第６の電
流値１６９の差より大きくすれば、第５の電流値１６
８，第６の電流値１６９，第７の電流値１７０および第
８の電流値１７１を０以外の値とできることはいうまで
もない。
制御手段１２６および１２７は、第５の電流値１６８，
第６の電流値１６９，第７の電流値１７０および第８の
電流値１７１を０としているが、第１の電流値１６４が
第７の電流値１７０よりも大きな電流値とし、第２の電
流値１６５が第８の電流値１７１よりも大きな電流値と
し、第３の電流値１６６が第５の電流値１６８よりも大
きな電流値とし、第４の電流値１６７が第６の電流値１
６９よりも大きな電流値とし、第１の電流値１６４と第
７の電流値１７０の差が第２の電流値１６５第８のと電
流値１７１の差より大きくし、第３の電流値１６６と第
５の電流値１６８の差が第４の電流値１６７と第６の電
流値１６９の差より大きくすれば、第５の電流値１６
８，第６の電流値１６９，第７の電流値１７０および第
８の電流値１７１を０以外の値とできることはいうまで
もない。
【００７６】図２（ｂ）にその一例を示す。また本実施
例の電流伝達手段９８、電流制御手段１２６および１２
７は、第５の状態における第９の電流値も０としている
が、第９の電流値も０以外の値とできることはいうまで
もない。
例の電流伝達手段９８、電流制御手段１２６および１２
７は、第５の状態における第９の電流値も０としている
が、第９の電流値も０以外の値とできることはいうまで
もない。
【００７７】つまり、ＰＮＰタイプのトランジスタ９の
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８を同一の電流値とすれば０以外の値と
することができる。
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８を同一の電流値とすれば０以外の値と
することができる。
【００７８】（実施例２） 以下本発明の第２の実施例について、図面を参照しなが
ら説明する。
ら説明する。
【００７９】図４において、１２６および１２７は電流
制御手段、９８は電流伝達手段、１０９は信号処理手
段、２２５は電圧監視手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７はツェナーダ
イオード９５および９６で構成された電圧リミット手段
で、以上は図１の構成と同様なものである。図１の構成
と異なるのは、パワーＭＯＳ−ＦＥＴ１および２とダイ
オード５，６，７および８を、逆回復時間ｔｒｒの短い
寄生ダイオードを有するＮチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴ１ａとＰチャンネルタイプのパワーＭＯＳ
−ＦＥＴ２ａとした点である。
制御手段、９８は電流伝達手段、１０９は信号処理手
段、２２５は電圧監視手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７はツェナーダ
イオード９５および９６で構成された電圧リミット手段
で、以上は図１の構成と同様なものである。図１の構成
と異なるのは、パワーＭＯＳ−ＦＥＴ１および２とダイ
オード５，６，７および８を、逆回復時間ｔｒｒの短い
寄生ダイオードを有するＮチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴ１ａとＰチャンネルタイプのパワーＭＯＳ
−ＦＥＴ２ａとした点である。
【００８０】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減をすることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減をすることができる。
【００８１】（実施例３） 以下本発明の第３の実施例について、図面を参照しなが
ら説明する。
ら説明する。
【００８２】図５において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
１３２は電流伝達手段、１３１および１６３は電流制御
手段、１０９は信号処理手段、２２６は電圧監視手段、
１４は直流主電源、１５および１６は直流電源、１０５
は抵抗、９７は電圧リミット手段でツェナーダイオード
９５および９６で構成されている。
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
１３２は電流伝達手段、１３１および１６３は電流制御
手段、１０９は信号処理手段、２２６は電圧監視手段、
１４は直流主電源、１５および１６は直流電源、１０５
は抵抗、９７は電圧リミット手段でツェナーダイオード
９５および９６で構成されている。
【００８３】以上のように構成されたＰＷＭインバータ
用出力回路について、その動作を説明する。
用出力回路について、その動作を説明する。
【００８４】６５は論理反転手段で、スイッチング指令
信号４２を論理反転した結果を反転スイッチング信号８
０として出力する。
信号４２を論理反転した結果を反転スイッチング信号８
０として出力する。
【００８５】１０６と１０７は論理積否定手段で、１０
６は電動機解放信号１５６と反転スイッチング信号８０
と運転許可信号２２０の論理積否定をとった結果を出力
し、１０７は電動機解放信号１５６とスイッチング指令
信号４２と運転許可信号２２０の論理積否定をとった結
果を出力する。
６は電動機解放信号１５６と反転スイッチング信号８０
と運転許可信号２２０の論理積否定をとった結果を出力
し、１０７は電動機解放信号１５６とスイッチング指令
信号４２と運転許可信号２２０の論理積否定をとった結
果を出力する。
【００８６】ここで、説明を簡単にするために、まず電
動機解放信号１５６が‘Ｈ’レベル、運転許可信号２２
０が‘Ｈ’レベル、つまりフリーランでない状態を指令
している場合について図６（ａ）を用いてすべて説明
し、最後に電動機解放信号１５６が‘Ｌ’レベル、また
は運転許可信号２２０が‘Ｌ’レベル、つまりフリーラ
ン状態を指令している場合についての説明をつけ加える
ことにする。
動機解放信号１５６が‘Ｈ’レベル、運転許可信号２２
０が‘Ｈ’レベル、つまりフリーランでない状態を指令
している場合について図６（ａ）を用いてすべて説明
し、最後に電動機解放信号１５６が‘Ｌ’レベル、また
は運転許可信号２２０が‘Ｌ’レベル、つまりフリーラ
ン状態を指令している場合についての説明をつけ加える
ことにする。
【００８７】まず、電流制御手段１６３の動作を詳しく
説明する。ＰＮＰタイプのトランジスタ１１９のベース
信号１２３はスイッチング指令信号４２を論理反転手段
１１１および１６２と論理積否定手段１０７を通して発
生させる。このベース信号１２３はスイッチング指令信
号４２を論理反転した信号とほぼ同じで、‘Ｌ’レベル
が例えば０Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるも
のとする。
説明する。ＰＮＰタイプのトランジスタ１１９のベース
信号１２３はスイッチング指令信号４２を論理反転手段
１１１および１６２と論理積否定手段１０７を通して発
生させる。このベース信号１２３はスイッチング指令信
号４２を論理反転した信号とほぼ同じで、‘Ｌ’レベル
が例えば０Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるも
のとする。
【００８８】次に、ＰチャンネルタイプのＭＯＳ−ＦＥ
Ｔ１２０のゲート信号１２４はスイッチング指令信号４
２を論理反転手段１１２，１１３および１６２と論理積
否定手段１０７と信号遅延手段１１４を通して発生させ
る。
Ｔ１２０のゲート信号１２４はスイッチング指令信号４
２を論理反転手段１１２，１１３および１６２と論理積
否定手段１０７と信号遅延手段１１４を通して発生させ
る。
【００８９】このゲート信号１２４は、スイッチング指
令信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’
レベルをＭＯＳ−ＦＥＴ１２０を十分にＯＮさせること
のできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ１２
０を十分にＯＦＦさせることのできる電圧とする。
令信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’
レベルをＭＯＳ−ＦＥＴ１２０を十分にＯＮさせること
のできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ１２
０を十分にＯＦＦさせることのできる電圧とする。
【００９０】ＰＮＰタイプのトランジスタ１１９はエミ
ッタホロワ型の回路構成をとり、ベース信号１２３の電
位と直流電源１５のプラス端子の電位との差が約０．７
Ｖ以上低くなるとベース信号１２３の電圧とエミッタに
接続された抵抗の値で定まるコレクタ電流４９が流れ、
ベース信号１２３の電位と直流電源１５のプラス端子の
電位との差が約０．７Ｖ以下の場合にはコレクタ電流４
９は０となる。ＭＯＳ−ＦＥＴ１２０はＰＮＰタイプの
トランジスタ１１９のエミッタに接続された抵抗の値を
切り換える働きをしており、ＰＮＰタイプのトランジス
タ１１９のベース信号の電位と直流電源１５のプラス端
子の電位との差が約０．７Ｖ以上低い状態でＭＯＳ−Ｆ
ＥＴ１２０がＯＮするとＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９を大きくする作用がある。
ッタホロワ型の回路構成をとり、ベース信号１２３の電
位と直流電源１５のプラス端子の電位との差が約０．７
Ｖ以上低くなるとベース信号１２３の電圧とエミッタに
接続された抵抗の値で定まるコレクタ電流４９が流れ、
ベース信号１２３の電位と直流電源１５のプラス端子の
電位との差が約０．７Ｖ以下の場合にはコレクタ電流４
９は０となる。ＭＯＳ−ＦＥＴ１２０はＰＮＰタイプの
トランジスタ１１９のエミッタに接続された抵抗の値を
切り換える働きをしており、ＰＮＰタイプのトランジス
タ１１９のベース信号の電位と直流電源１５のプラス端
子の電位との差が約０．７Ｖ以上低い状態でＭＯＳ−Ｆ
ＥＴ１２０がＯＮするとＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９を大きくする作用がある。
【００９１】ここで、スイッチング指令信号４２とコレ
クタ電流４９の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４９は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
９は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４９は０となる。
クタ電流４９の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４９は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
９は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４９は０となる。
【００９２】以上が電流制御手段１６３の動作について
の説明である。次に、電流制御手段１３１の動作を詳し
く説明する。ＰＮＰタイプのトランジスタ１３７のベー
ス信号１４８はスイッチング指令信号４２を論理積否定
手段１０６と論理反転手段６５，１３９および１６１を
通して発生させる。このベース信号１４８はスイッチン
グ指令信号４２とほぼ同じで、‘Ｌ’レベルが例えば０
Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるものとする。
次に、ＰチャンネルタイプのＭＯＳ−ＦＥＴ１３８のゲ
ート信号１４９はスイッチング指令信号４２を論理反転
手段６５，１４０，１４１および１６１と論理積否定手
段１０６と信号遅延手段１４２を通して発生させる。こ
のゲート信号１４９は、スイッチング指令信号４２を論
理反転した信号を遅延時間ＴＡだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ１３８を十分にＯＮさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ１３８を十分にＯＦＦさせることのできる電圧とす
る。ＰＮＰタイプのトランジスタ１３７はエミッタホロ
ワ型の回路構成をとり、ベース信号１４８の電位と直流
電源１５のプラス端子の電位との差が約０．７Ｖ以上低
くなるとベース信号１４８の電圧とエミッタに接続され
た抵抗の値で定まるコレクタ電流１５０が流れ、ベース
信号１４８の電位と直流電源１５のプラス端子の電位と
の差が約０．７Ｖ以下の場合にはコレクタ電流１５０は
０となる。ＭＯＳ−ＦＥＴ１３８はＰＮＰタイプのトラ
ンジスタ１３７のエミッタに接続された抵抗の値を切り
換える働きをしており、ＰＮＰタイプのトランジスタ１
３７のベース信号１４８の電位と直流電源１５のプラス
端子の電位との差が約０．７Ｖ以上低い状態でＭＯＳ−
ＦＥＴ１３８がＯＮするとＰＮＰタイプのトランジスタ
１３７のコレクタ電流１５０を大きくする作用がある。
の説明である。次に、電流制御手段１３１の動作を詳し
く説明する。ＰＮＰタイプのトランジスタ１３７のベー
ス信号１４８はスイッチング指令信号４２を論理積否定
手段１０６と論理反転手段６５，１３９および１６１を
通して発生させる。このベース信号１４８はスイッチン
グ指令信号４２とほぼ同じで、‘Ｌ’レベルが例えば０
Ｖ、‘Ｈ’レベルが例えば５Ｖの値をとるものとする。
次に、ＰチャンネルタイプのＭＯＳ−ＦＥＴ１３８のゲ
ート信号１４９はスイッチング指令信号４２を論理反転
手段６５，１４０，１４１および１６１と論理積否定手
段１０６と信号遅延手段１４２を通して発生させる。こ
のゲート信号１４９は、スイッチング指令信号４２を論
理反転した信号を遅延時間ＴＡだけ遅らせたもので、
‘Ｌ’レベルをＭＯＳ−ＦＥＴ１３８を十分にＯＮさせ
ることのできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥ
Ｔ１３８を十分にＯＦＦさせることのできる電圧とす
る。ＰＮＰタイプのトランジスタ１３７はエミッタホロ
ワ型の回路構成をとり、ベース信号１４８の電位と直流
電源１５のプラス端子の電位との差が約０．７Ｖ以上低
くなるとベース信号１４８の電圧とエミッタに接続され
た抵抗の値で定まるコレクタ電流１５０が流れ、ベース
信号１４８の電位と直流電源１５のプラス端子の電位と
の差が約０．７Ｖ以下の場合にはコレクタ電流１５０は
０となる。ＭＯＳ−ＦＥＴ１３８はＰＮＰタイプのトラ
ンジスタ１３７のエミッタに接続された抵抗の値を切り
換える働きをしており、ＰＮＰタイプのトランジスタ１
３７のベース信号１４８の電位と直流電源１５のプラス
端子の電位との差が約０．７Ｖ以上低い状態でＭＯＳ−
ＦＥＴ１３８がＯＮするとＰＮＰタイプのトランジスタ
１３７のコレクタ電流１５０を大きくする作用がある。
【００９３】ここで、スイッチング指令信号４２とコレ
クタ電流１５０の関係を考察すると、スイッチング指令
信号４２が‘Ｈ’レベルの時にはコレクタ電流１５０は
０で、次にスイッチング指令信号４２が‘Ｌ’レベルに
変化してから遅延時間ＴＡが経過するまでコレクタ電流
１５０は比較的大きな電流値となり、次に比較的小さな
電流値となり、スイッチング指令信号４２が‘Ｈ’レベ
ルになるとコレクタ電流１５０は０となる。
クタ電流１５０の関係を考察すると、スイッチング指令
信号４２が‘Ｈ’レベルの時にはコレクタ電流１５０は
０で、次にスイッチング指令信号４２が‘Ｌ’レベルに
変化してから遅延時間ＴＡが経過するまでコレクタ電流
１５０は比較的大きな電流値となり、次に比較的小さな
電流値となり、スイッチング指令信号４２が‘Ｈ’レベ
ルになるとコレクタ電流１５０は０となる。
【００９４】以上が電流制御手段１３１の動作について
の説明である。次に、電流伝達手段１３２の働きについ
て述べる。
の説明である。次に、電流伝達手段１３２の働きについ
て述べる。
【００９５】抵抗１０３，１３５および１５４、ＮＰＮ
タイプのトランジスタ１３３、ＰＮＰタイプのトランジ
スタ１５２、ダイオード１５３および１８２は電流伝達
手段構成をとり、ＮＰＮタイプのトランジスタ１３３が
飽和しない範囲において、ＮＰＮタイプのトランジスタ
１３３のコレクタ電流４８をＰＮＰタイプのトランジス
タ１３７のコレクタ電流１５０に対応した電流とする働
きをする。
タイプのトランジスタ１３３、ＰＮＰタイプのトランジ
スタ１５２、ダイオード１５３および１８２は電流伝達
手段構成をとり、ＮＰＮタイプのトランジスタ１３３が
飽和しない範囲において、ＮＰＮタイプのトランジスタ
１３３のコレクタ電流４８をＰＮＰタイプのトランジス
タ１３７のコレクタ電流１５０に対応した電流とする働
きをする。
【００９６】ダイオード１８２は電流伝達手段の温度補
正を行うものであり、温度変化によりＰＮＰタイプのト
ランジスタ１３７のコレクタ電流１５０とＮＰＮタイプ
のトランジスタ１３３のコレクタ電流４８の比、すなわ
ちミラー比が変化することをおさえ、抵抗１３５、ＮＰ
Ｎタイプのトランジスタ１３３、ツェナーダイオード９
５および９６の損失が増大することをおさえる働きをし
ている。
正を行うものであり、温度変化によりＰＮＰタイプのト
ランジスタ１３７のコレクタ電流１５０とＮＰＮタイプ
のトランジスタ１３３のコレクタ電流４８の比、すなわ
ちミラー比が変化することをおさえ、抵抗１３５、ＮＰ
Ｎタイプのトランジスタ１３３、ツェナーダイオード９
５および９６の損失が増大することをおさえる働きをし
ている。
【００９７】ここで、スイッチング指令信号４２が
‘Ｌ’レベルから‘Ｈ’レベルに変化した瞬間を考察す
ると、ＮＰＮタイプのトランジスタ１３３のコレクタ電
圧が上昇する際、ＮＰＮタイプのトランジスタ１３３の
ベース電圧がコレクタ出力容量Ｃｏｂを流れる電流によ
って上昇し、ＮＰＮタイプのトランジスタ１３３のコレ
クタから電流を漏洩する結果となり、ゲート信号電圧５
０の上昇時間が長くなり、パワーＭＯＳ−ＦＥＴのスイ
ッチング損失を増大するという結果となる。そこでＰＮ
Ｐタイプのトランジスタ１５２とダイオード１５３は、
ＮＰＮタイプのトランジスタ１３３のコレクタ電圧が上
昇する際に、コレクタ出力容量Ｃｏｂを流れる電流をＰ
ＮＰタイプのトランジスタ１５２のエミッタ電流によっ
て除去する働きをし、ＮＰＮタイプのトランジスタ１３
３のベース電圧の上昇を防止し、スイッチング損失を低
減する働きをする。
‘Ｌ’レベルから‘Ｈ’レベルに変化した瞬間を考察す
ると、ＮＰＮタイプのトランジスタ１３３のコレクタ電
圧が上昇する際、ＮＰＮタイプのトランジスタ１３３の
ベース電圧がコレクタ出力容量Ｃｏｂを流れる電流によ
って上昇し、ＮＰＮタイプのトランジスタ１３３のコレ
クタから電流を漏洩する結果となり、ゲート信号電圧５
０の上昇時間が長くなり、パワーＭＯＳ−ＦＥＴのスイ
ッチング損失を増大するという結果となる。そこでＰＮ
Ｐタイプのトランジスタ１５２とダイオード１５３は、
ＮＰＮタイプのトランジスタ１３３のコレクタ電圧が上
昇する際に、コレクタ出力容量Ｃｏｂを流れる電流をＰ
ＮＰタイプのトランジスタ１５２のエミッタ電流によっ
て除去する働きをし、ＮＰＮタイプのトランジスタ１３
３のベース電圧の上昇を防止し、スイッチング損失を低
減する働きをする。
【００９８】抵抗１０３は、ＰＮＰタイプのトランジス
タ１５２のエミッタおよびダイオード１５３に電流が流
れていない状態においてＮＰＮタイプのトランジスタ１
３３のベース電圧を直流電源１６のマイナス端子と同電
位に固定する働きをし、結果的にＮＰＮタイプのトラン
ジスタ１３３のリーク電流を小さくする働きをする。
タ１５２のエミッタおよびダイオード１５３に電流が流
れていない状態においてＮＰＮタイプのトランジスタ１
３３のベース電圧を直流電源１６のマイナス端子と同電
位に固定する働きをし、結果的にＮＰＮタイプのトラン
ジスタ１３３のリーク電流を小さくする働きをする。
【００９９】以上が電流伝達手段１３２の動作について
の説明である。ここで、スイッチング指令信号４２とＮ
ＰＮタイプのトランジスタ１３３のコレクタ電流４９の
関係を考察すると、スイッチング指令信号４２が‘Ｈ’
レベルの時にはコレクタ電流４８は０で、次にスイッチ
ング指令信号４２が‘Ｌ’レベルに変化してから遅延時
間ＴＡが経過するまでコレクタ電流４８は比較的大きな
電流値となり、次に比較的小さな電流値となり、スイッ
チング指令信号４２が‘Ｌ’レベルになるとコレクタ電
流４８は０となる。
の説明である。ここで、スイッチング指令信号４２とＮ
ＰＮタイプのトランジスタ１３３のコレクタ電流４９の
関係を考察すると、スイッチング指令信号４２が‘Ｈ’
レベルの時にはコレクタ電流４８は０で、次にスイッチ
ング指令信号４２が‘Ｌ’レベルに変化してから遅延時
間ＴＡが経過するまでコレクタ電流４８は比較的大きな
電流値となり、次に比較的小さな電流値となり、スイッ
チング指令信号４２が‘Ｌ’レベルになるとコレクタ電
流４８は０となる。
【０１００】これらを整理すると、スイッチング指令信
号４２にしたがってコレクタ電流４８が第１の電流値１
９４としコレクタ電流４９が第７の電流値１９０とする
第１の状態と、コレクタ電流４８が第２の電流値１９５
としコレクタ電流４９が第８の電流値１９１とする第２
の状態と、コレクタ電流４８が第５の電流値１９８とし
コレクタ電流４９が第３の電流値１９６とする第３の状
態と、コレクタ電流４８が第６の電流値１９９としコレ
クタ電流４９が第４の電流値１９７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。
号４２にしたがってコレクタ電流４８が第１の電流値１
９４としコレクタ電流４９が第７の電流値１９０とする
第１の状態と、コレクタ電流４８が第２の電流値１９５
としコレクタ電流４９が第８の電流値１９１とする第２
の状態と、コレクタ電流４８が第５の電流値１９８とし
コレクタ電流４９が第３の電流値１９６とする第３の状
態と、コレクタ電流４８が第６の電流値１９９としコレ
クタ電流４９が第４の電流値１９７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。
【０１０１】ただし、本実施例においては、第５の電流
値１９８，第６の電流値１９９，第７の電流値１９０，
第８の電流値１９１を０としている。
値１９８，第６の電流値１９９，第７の電流値１９０，
第８の電流値１９１を０としている。
【０１０２】以上が、電流伝達手段１３２、電流制御手
段１３１および１６３の動作についての説明である。
段１３１および１６３の動作についての説明である。
【０１０３】次に、電圧リミット手段９７の働きについ
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流伝達手段１３２のＮ
ＰＮタイプのトランジスタ１３３が少なくとも第２の電
流値１９５が流れているときに飽和しないようにＮＰＮ
タイプのトランジスタ１３３のコレクタ電圧の下限を制
限する働きをしていると同時にパワーＭＯＳ−ＦＥＴ１
および２のゲート電圧の下限を制限する働きをしてい
る。また、ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流制御手段１６３のＰ
ＮＰタイプのトランジスタ１１９が少なくとも第４の電
流値１９７が流れているときに飽和しないようにＰＮＰ
タイプのトランジスタ１１９のコレクタ電圧の上限を制
限する働きをしていると同時にパワーＭＯＳ−ＦＥＴ１
および２のゲート電圧の上限を制限する働きをしてい
る。
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流伝達手段１３２のＮ
ＰＮタイプのトランジスタ１３３が少なくとも第２の電
流値１９５が流れているときに飽和しないようにＮＰＮ
タイプのトランジスタ１３３のコレクタ電圧の下限を制
限する働きをしていると同時にパワーＭＯＳ−ＦＥＴ１
および２のゲート電圧の下限を制限する働きをしてい
る。また、ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流制御手段１６３のＰ
ＮＰタイプのトランジスタ１１９が少なくとも第４の電
流値１９７が流れているときに飽和しないようにＰＮＰ
タイプのトランジスタ１１９のコレクタ電圧の上限を制
限する働きをしていると同時にパワーＭＯＳ−ＦＥＴ１
および２のゲート電圧の上限を制限する働きをしてい
る。
【０１０４】ここで、パワーＭＯＳ−ＦＥＴ１および２
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦできえる電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
【０１０５】一般的にＮチャンネルタイプのパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
【０１０６】ここで、スイッチング指令信号４２と直流
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図７に示す。まず、スイッチング指令信号
４２が‘Ｈ’レベルから‘Ｌ’レベルに変化すると、Ｎ
ＰＮタイプのトランジスタ１３３のコレクタ電流４８が
流れ、ゲート信号電圧５０は急下降し、ツェナーダイオ
ード９５および９６が導通した時点で電圧が固定され
る。このゲート信号電圧５０が下降するに必要な時間Ｔ
Ｆは、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイ
オード９５および９６等に含まれる静電容量とコレクタ
電流４８との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないため、コレクタ電流４
８を非常に小さな電流としてもその電圧を維持でき、実
際には抵抗１０５を流れる電流値以上に設定すれば十分
である。したがって、信号遅延手段１４２の遅延時間Ｔ
Ａを下降時間ＴＦよりやや大きい程度に設定しておけば
下降時間ＴＦを小さくでき、かつＮＰＮタイプのトラン
ジスタ１３３や抵抗１３５等の電力損失も最小限にでき
る。
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図７に示す。まず、スイッチング指令信号
４２が‘Ｈ’レベルから‘Ｌ’レベルに変化すると、Ｎ
ＰＮタイプのトランジスタ１３３のコレクタ電流４８が
流れ、ゲート信号電圧５０は急下降し、ツェナーダイオ
ード９５および９６が導通した時点で電圧が固定され
る。このゲート信号電圧５０が下降するに必要な時間Ｔ
Ｆは、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイ
オード９５および９６等に含まれる静電容量とコレクタ
電流４８との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないため、コレクタ電流４
８を非常に小さな電流としてもその電圧を維持でき、実
際には抵抗１０５を流れる電流値以上に設定すれば十分
である。したがって、信号遅延手段１４２の遅延時間Ｔ
Ａを下降時間ＴＦよりやや大きい程度に設定しておけば
下降時間ＴＦを小さくでき、かつＮＰＮタイプのトラン
ジスタ１３３や抵抗１３５等の電力損失も最小限にでき
る。
【０１０７】次に、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、ＰＮＰタイプの
トランジスタ１１９のコレクタ電流４９が流れゲート信
号電圧５０は急上昇し、ツェナーダイオード９５および
９６が導通した時点で電圧が固定される。このゲート信
号電圧５０が上昇するのに必要な時間ＴＲは、パワーＭ
ＯＳ−ＦＥＴ１および２やツェナーダイオード９５およ
び９６等に含まれる静電容量とコレクタ電流４９との関
係より定まる。また、ツェナーダイオード９５および９
６が導通している状態においてはゲート信号電圧５０が
大きく変化しないため、コレクタ電流４９を非常に小さ
な電流としてもその電圧を維持でき、実際には抵抗１０
５を流れる電流値以上に設定すれば十分である。したが
って、信号遅延手段１１４の遅延時間ＴＢを上昇時間Ｔ
Ｒよりやや大きい程度に設定しておけば上昇時間ＴＲを
小さくでき、かつＰＮＰタイプのトランジスタ１１９や
抵抗１２２等の電力損失も最小限にできる。
レベルから‘Ｈ’レベルに変化すると、ＰＮＰタイプの
トランジスタ１１９のコレクタ電流４９が流れゲート信
号電圧５０は急上昇し、ツェナーダイオード９５および
９６が導通した時点で電圧が固定される。このゲート信
号電圧５０が上昇するのに必要な時間ＴＲは、パワーＭ
ＯＳ−ＦＥＴ１および２やツェナーダイオード９５およ
び９６等に含まれる静電容量とコレクタ電流４９との関
係より定まる。また、ツェナーダイオード９５および９
６が導通している状態においてはゲート信号電圧５０が
大きく変化しないため、コレクタ電流４９を非常に小さ
な電流としてもその電圧を維持でき、実際には抵抗１０
５を流れる電流値以上に設定すれば十分である。したが
って、信号遅延手段１１４の遅延時間ＴＢを上昇時間Ｔ
Ｒよりやや大きい程度に設定しておけば上昇時間ＴＲを
小さくでき、かつＰＮＰタイプのトランジスタ１１９や
抵抗１２２等の電力損失も最小限にできる。
【０１０８】次に、パワーＭＯＳ−ＦＥＴ１および２の
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にありえない。
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にありえない。
【０１０９】次に、ダイオード５，６，７および８の働
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別につ
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別につけてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別につ
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別につけてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
【０１１０】以上の説明によりスイッチング指令信号４
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
【０１１１】さらに、ＮＰＮタイプのトランジスタ１３
３のコレクタ電流４８とＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９の電流値を変えることにより、
ゲート信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦ
をある程度の範囲内で自由に設定でき、これにともなっ
て電動機巻線端子電圧５１の上昇時間および下降時間も
ある程度の範囲内で自由に設定できるという長所を有す
る。通常、電動機巻線端子電圧５１の上昇時間および下
降時間は小さくするほどパワーＭＯＳ−ＦＥＴ１および
パワーＭＯＳ−ＦＥＴ２等の電力損失が小さくできるた
め好ましいが、電気雑音が大きくなるという欠点があ
る。したがって、電気雑音を特に小さくしたい用途では
あえて電動機巻線端子電圧５１の上昇時間および下降時
間を大きくすることが必要であり、これに容易に対応で
きる構成である。
３のコレクタ電流４８とＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９の電流値を変えることにより、
ゲート信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦ
をある程度の範囲内で自由に設定でき、これにともなっ
て電動機巻線端子電圧５１の上昇時間および下降時間も
ある程度の範囲内で自由に設定できるという長所を有す
る。通常、電動機巻線端子電圧５１の上昇時間および下
降時間は小さくするほどパワーＭＯＳ−ＦＥＴ１および
パワーＭＯＳ−ＦＥＴ２等の電力損失が小さくできるた
め好ましいが、電気雑音が大きくなるという欠点があ
る。したがって、電気雑音を特に小さくしたい用途では
あえて電動機巻線端子電圧５１の上昇時間および下降時
間を大きくすることが必要であり、これに容易に対応で
きる構成である。
【０１１２】また、図５におけるパワーＭＯＳ−ＦＥＴ
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
【０１１３】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、運転許可信号２２０が‘Ｈ’レベル、つまりフリ
ーランでない状態を指令している場合における電流伝達
手段１３２、電流制御手段１３１および１６３の動作に
ついての説明であるが、次に電動機解放信号１５６、ま
たは運転許可信号２２０が‘Ｌ’レベル、つまりフリー
ラン状態を指令している場合における電流伝達手段１３
２、電流制御手段１３１および１６３の動作についての
説明をつけ加える。
ベル、運転許可信号２２０が‘Ｈ’レベル、つまりフリ
ーランでない状態を指令している場合における電流伝達
手段１３２、電流制御手段１３１および１６３の動作に
ついての説明であるが、次に電動機解放信号１５６、ま
たは運転許可信号２２０が‘Ｌ’レベル、つまりフリー
ラン状態を指令している場合における電流伝達手段１３
２、電流制御手段１３１および１６３の動作についての
説明をつけ加える。
【０１１４】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合、または運転許
可信号２２０が‘Ｌ’レベルの場合には、スイッチング
指令信号４２にかかわらず論理積否定手段１０６および
１０７の出力信号はともに‘Ｈ’レベルとなり、したが
ってＰＮＰタイプのトランジスタ１３７のベース信号１
４８は‘Ｈ’レベル、ＰＮＰタイプのトランジスタ１１
９のベース信号１２３は‘Ｈ’レベルとなる。
まりフリーラン状態を指令している場合、または運転許
可信号２２０が‘Ｌ’レベルの場合には、スイッチング
指令信号４２にかかわらず論理積否定手段１０６および
１０７の出力信号はともに‘Ｈ’レベルとなり、したが
ってＰＮＰタイプのトランジスタ１３７のベース信号１
４８は‘Ｈ’レベル、ＰＮＰタイプのトランジスタ１１
９のベース信号１２３は‘Ｈ’レベルとなる。
【０１１５】この状態はいわゆる第５の状態で、第９の
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
【０１１６】第５の状態となると、パワーＭＯＳ−ＦＥ
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となり、フリーラン状態が実現できる。第５の状態
は、主に何らかのトラブルが発生した場合等において、
電動機の運転を中断して電動機および制御装置を保護す
るために用いられる。第５の状態への移行は、前記第１
の状態，第２の状態，第３の状態および第４の状態のい
ずれの状態からも可能で、電動機解放信号１５６が
‘Ｌ’レベルに変化した瞬間に移行する。逆に、第５の
状態からは、電動機解放信号１５６が‘Ｈ’レベルに変
化した瞬間に第１の状態または第３の状態へ移行するよ
うに構成している。これは、第５の状態から第２の状態
または第４の状態に移行すると、ゲート信号電圧５０の
上昇または下降に要する時間が非常に長くなり、パワー
ＭＯＳ−ＦＥＴ１および２に過大な発熱を生じるための
防止策である。しかしながら、第５の状態から他の状態
への移行は、中断していた電動機の運転を再開すること
を目的とする場合が主であり、この場合においては頻度
が多くても数秒に１回程度と低いため、パワーＭＯＳ−
ＦＥＴ１および２の耐量が十分あれば、第５の状態から
他のすべての状態へ移行できるような構成とすることも
できる。
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となり、フリーラン状態が実現できる。第５の状態
は、主に何らかのトラブルが発生した場合等において、
電動機の運転を中断して電動機および制御装置を保護す
るために用いられる。第５の状態への移行は、前記第１
の状態，第２の状態，第３の状態および第４の状態のい
ずれの状態からも可能で、電動機解放信号１５６が
‘Ｌ’レベルに変化した瞬間に移行する。逆に、第５の
状態からは、電動機解放信号１５６が‘Ｈ’レベルに変
化した瞬間に第１の状態または第３の状態へ移行するよ
うに構成している。これは、第５の状態から第２の状態
または第４の状態に移行すると、ゲート信号電圧５０の
上昇または下降に要する時間が非常に長くなり、パワー
ＭＯＳ−ＦＥＴ１および２に過大な発熱を生じるための
防止策である。しかしながら、第５の状態から他の状態
への移行は、中断していた電動機の運転を再開すること
を目的とする場合が主であり、この場合においては頻度
が多くても数秒に１回程度と低いため、パワーＭＯＳ−
ＦＥＴ１および２の耐量が十分あれば、第５の状態から
他のすべての状態へ移行できるような構成とすることも
できる。
【０１１７】最後に、運転許可信号２２０を出力する電
圧監視手段２２６について説明する。
圧監視手段２２６について説明する。
【０１１８】電圧監視手段２２６は、直流電源１６の電
圧不足および直流主電源１４の電圧不足を検出するもの
である。ここで、直流主電源１４の電圧が異常に低下す
ると電動機に十分な電圧を与えることができないため正
常な運転ができず、また直流電源１６の電圧不足が生じ
るとパワーＭＯＳ−ＦＥＴ１および２の発熱が大きくな
り危険であるため、この状態となった場合において運転
許可信号２２０を‘Ｌ’レベルとする動作を行う。
圧不足および直流主電源１４の電圧不足を検出するもの
である。ここで、直流主電源１４の電圧が異常に低下す
ると電動機に十分な電圧を与えることができないため正
常な運転ができず、また直流電源１６の電圧不足が生じ
るとパワーＭＯＳ−ＦＥＴ１および２の発熱が大きくな
り危険であるため、この状態となった場合において運転
許可信号２２０を‘Ｌ’レベルとする動作を行う。
【０１１９】ここで、直流電源１５の電圧をＶ１５、直
流主電源１４の電圧をＶ１４、直流電源１６の電圧をＶ
１６、ツェナーダイオード２１８のツェナー電圧をＶ２
１８、抵抗２１０の抵抗値をＲ２１０、抵抗２１１の抵
抗値をＲ２１１、抵抗２１２の抵抗値をＲ２１２、抵抗
２１３の抵抗値をＲ２１３、ＮＰＮタイプのトランジス
タ２１７がＯＮし始めるエミッタ・ベース電圧をＶ２１
７とすると、抵抗２１０の電圧は（数２）になる。
流主電源１４の電圧をＶ１４、直流電源１６の電圧をＶ
１６、ツェナーダイオード２１８のツェナー電圧をＶ２
１８、抵抗２１０の抵抗値をＲ２１０、抵抗２１１の抵
抗値をＲ２１１、抵抗２１２の抵抗値をＲ２１２、抵抗
２１３の抵抗値をＲ２１３、ＮＰＮタイプのトランジス
タ２１７がＯＮし始めるエミッタ・ベース電圧をＶ２１
７とすると、抵抗２１０の電圧は（数２）になる。
【０１２０】
【数２】
【０１２１】ここで、Ｖ２１０があらかじめ定められた
電圧Ｖ２１５より低い場合は運転許可信号２２０は
‘Ｌ’レベルとなり、論理積否定手段１０６および１０
７の出力信号はともに‘Ｈ’レベル、ＰＮＰタイプのト
ランジスタ１１９のベース信号１２３およびＰＮＰタイ
プのトランジスタ１３７のベース信号１４８は‘Ｈ’レ
ベルとなり、いわゆる第５の状態すなわちフリーラン状
態となる。
電圧Ｖ２１５より低い場合は運転許可信号２２０は
‘Ｌ’レベルとなり、論理積否定手段１０６および１０
７の出力信号はともに‘Ｈ’レベル、ＰＮＰタイプのト
ランジスタ１１９のベース信号１２３およびＰＮＰタイ
プのトランジスタ１３７のベース信号１４８は‘Ｈ’レ
ベルとなり、いわゆる第５の状態すなわちフリーラン状
態となる。
【０１２２】なお、本実施例の電流伝達手段１３２、電
流制御手段１３１および１６３は、第５の電流値１９
８，第６の電流値１９９，第７の電流値１９０および第
８の電流値１９１を０としているが、第１の電流値１９
４が第７の電流値１９０よりも大きな電流値とし、第２
の電流値１９５が第８の電流値１９１よりも大きな電流
値とし、第３の電流値１９６が第５の電流値１９８より
も大きな電流値とし、第４の電流値１９７が第６の電流
値１９９よりも大きな電流値とし、第１の電流値１９４
と第７の電流値１９０の差が第２の電流値１９５第８の
と電流値１９１の差より大きくし、第３の電流値１９６
と第５の電流値１９８の差が第４の電流値１９７と第６
の電流値１９９の差より大きくすれば、第５の電流値１
９８，第６の電流値１９９，第７の電流値１９０および
第８の電流値１９１を０以外の値とできることはいうま
でもない。
流制御手段１３１および１６３は、第５の電流値１９
８，第６の電流値１９９，第７の電流値１９０および第
８の電流値１９１を０としているが、第１の電流値１９
４が第７の電流値１９０よりも大きな電流値とし、第２
の電流値１９５が第８の電流値１９１よりも大きな電流
値とし、第３の電流値１９６が第５の電流値１９８より
も大きな電流値とし、第４の電流値１９７が第６の電流
値１９９よりも大きな電流値とし、第１の電流値１９４
と第７の電流値１９０の差が第２の電流値１９５第８の
と電流値１９１の差より大きくし、第３の電流値１９６
と第５の電流値１９８の差が第４の電流値１９７と第６
の電流値１９９の差より大きくすれば、第５の電流値１
９８，第６の電流値１９９，第７の電流値１９０および
第８の電流値１９１を０以外の値とできることはいうま
でもない。
【０１２３】図６（ｂ）にその一例を示す。また本実施
例の電流伝達手段１３２、電流制御手段１３１および１
６３は、第５の状態における第９の電流値も０としてい
るが、第９の電流値も０以外の値とできることはいうま
でもない。
例の電流伝達手段１３２、電流制御手段１３１および１
６３は、第５の状態における第９の電流値も０としてい
るが、第９の電流値も０以外の値とできることはいうま
でもない。
【０１２４】つまり、ＮＰＮタイプのトランジスタ１３
３のコレクタ電流４８とＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９を同一の電流値とすれば０以外
の値とすることができる。
３のコレクタ電流４８とＰＮＰタイプのトランジスタ１
１９のコレクタ電流４９を同一の電流値とすれば０以外
の値とすることができる。
【０１２５】（実施例４） 以下本発明の第４の実施例について、図面を参照しなが
ら説明する。
ら説明する。
【０１２６】図８において、１３１および１６３は電流
制御手段、１３２は電流伝達手段、１０９は信号処理手
段、２２６は電圧監視手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７はツェナーダ
イオード９５および９６で構成された電圧リミット手段
で、以上は図５の構成と同様なものである。図５の構成
と異なるのは、パワーＭＯＳ−ＦＥＴ１および２とダイ
オード５，６，７および８を、逆回復時間ｔｒｒの短い
寄生ダイオードを有するＮチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴ１ａとＰチャンネルタイプのパワーＭＯＳ
−ＦＥＴ２ａとした点である。
制御手段、１３２は電流伝達手段、１０９は信号処理手
段、２２６は電圧監視手段、１４は直流主電源、１５お
よび１６は直流電源、１０５は抵抗、９７はツェナーダ
イオード９５および９６で構成された電圧リミット手段
で、以上は図５の構成と同様なものである。図５の構成
と異なるのは、パワーＭＯＳ−ＦＥＴ１および２とダイ
オード５，６，７および８を、逆回復時間ｔｒｒの短い
寄生ダイオードを有するＮチャンネルタイプのパワーＭ
ＯＳ−ＦＥＴ１ａとＰチャンネルタイプのパワーＭＯＳ
−ＦＥＴ２ａとした点である。
【０１２７】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図８の構成をとることがで
き、部品点数の削減をすることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図８の構成をとることがで
き、部品点数の削減をすることができる。
【０１２８】
【発明の効果】以上のように本発明は、実施例１の構成
とすることにより、フローティング状態が本質的になく
フローティング時間が０でスイッチング指令信号と電動
機巻線端子の平均電圧が一義的に定まることにより制御
誤差が非常に小さく、温度特性が優れ、かつ消費電力も
少ない優れたＰＷＭインバータ用出力回路を安価に提供
することができるものである。さらに必要に応じて、電
気雑音の発生が非常に小さな優れたＰＷＭインバータ用
出力回路を安価に提供することができる。
とすることにより、フローティング状態が本質的になく
フローティング時間が０でスイッチング指令信号と電動
機巻線端子の平均電圧が一義的に定まることにより制御
誤差が非常に小さく、温度特性が優れ、かつ消費電力も
少ない優れたＰＷＭインバータ用出力回路を安価に提供
することができるものである。さらに必要に応じて、電
気雑音の発生が非常に小さな優れたＰＷＭインバータ用
出力回路を安価に提供することができる。
【０１２９】また、実施例２の構成とすることにより、
実施例１と同等な効果をえることができる。
実施例１と同等な効果をえることができる。
【０１３０】最近、パワーＭＯＳ−ＦＥＴの技術が発達
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減をすることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減をすることができる。
【０１３１】また、実施例３の構成とすることにより、
実施例１と同等な効果をえることができる。
実施例１と同等な効果をえることができる。
【０１３２】また、実施例４の構成とすることにより、
実施例３と同等な効果をえることができる。
実施例３と同等な効果をえることができる。
【０１３３】最近、パワーＭＯＳ−ＦＥＴの技術が発達
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減をすることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減をすることができる。
【図１】本発明の第一の実施例におけるＰＷＭインバー
タ用出力回路図
タ用出力回路図
【図２】（ａ）本発明の第一の実施例におけるＰＷＭイ
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第一の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第一の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
【図３】本発明の第一の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図
タ用出力回路の動作を示す図
【図４】本発明の第２の実施例におけるＰＷＭインバー
タ用出力回路図
タ用出力回路図
【図５】本発明の第３の実施例におけるＰＷＭインバー
タ用出力回路図
タ用出力回路図
【図６】（ａ）本発明の第３の実施例におけるＰＷＭイ
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第３の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第３の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
【図７】本発明の第３の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図
タ用出力回路の動作を示す図
【図８】本発明の第４の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図
タ用出力回路の動作を示す図
【図９】一般的なＰＷＭインバータの回路図
【図１０】従来のＰＷＭインバータ用出力回路図
【図１１】従来のＰＷＭインバータ用出力回路の動作を
示す図
示す図
１，１ａ ＮチャンネルタイプのパワーＭＯＳ−ＦＥＴ ２，２ａ ＰチャンネルタイプのパワーＭＯＳ−ＦＥＴ ５，６，７，８，７８，７９，１２９，１５３，１８
１，１８２ ダイオード ９，１１９，１３７，１５２，２０６ ＰＮＰタイプの
トランジスタ ２８，２９，７４，７５，７６，７７，１２８，１３
３，２１７ ＮＰＮタイプのトランジスタ １１，３２，３３，３４，３５，８３，８４，８５，８
６，８７，８８，８９，９０，９１，９２，１０３，１
０４，１０５，１２１，１２２，１３０，１３５，１４
６，１４７，１５４，２０１，２０２，２０３，２０
４，２１０，２１１，２１２，２１３ 抵抗 １２６，１２７，１３１，１６３ 電流制御手段 １４ 直流主電源 １５，１６，９３，９４，１１８，２０８，２１５ 直
流電源 ２０，２１，２２，２３，２４，２５，６５，１１１，
１１２，１１３，１３９，１４０，１４１，１６１，１
６２ 論理反転手段 ２６，２７，１１４，１４２ 信号遅延手段 ３０，３１ ＮチャンネルタイプのＭＯＳ−ＦＥＴ ４２，６１，６２ スイッチング指令信号 ５２，６３，６４ 電動機巻線端子 ５３ ＰＷＭインバータ用出力回路 ５４ 第１の状態 ５５ 第２の状態 ５６ 第３の状態 ５７ 第４の状態 ５８ 周波数電圧設定手段 ５９ ＰＷＭ制御回路 ６０ 電動機 ６６，６７ オンディレイ回路 ６８，６９ ベースドライブ回路 ７０，７１ パワートランジスタ ７２，７３ ホトカプラ ９５，９６，２０５，２１８ ツェナーダイオード ９７ 電圧リミット手段 ９８，１３２ 電流伝達手段 １０６，１０７ 論理積否定手段 １０９ 信号処理手段 １２０，１３８ ＰチャンネルタイプのＭＯＳ−ＦＥＴ １５６ 電動機解放信号 １５７，１５８ 論理積手段 ２０７，２１６ オペアンプ ２２０ 運転許可信号 ２２５，２２６ 電圧監視手段
１，１８２ ダイオード ９，１１９，１３７，１５２，２０６ ＰＮＰタイプの
トランジスタ ２８，２９，７４，７５，７６，７７，１２８，１３
３，２１７ ＮＰＮタイプのトランジスタ １１，３２，３３，３４，３５，８３，８４，８５，８
６，８７，８８，８９，９０，９１，９２，１０３，１
０４，１０５，１２１，１２２，１３０，１３５，１４
６，１４７，１５４，２０１，２０２，２０３，２０
４，２１０，２１１，２１２，２１３ 抵抗 １２６，１２７，１３１，１６３ 電流制御手段 １４ 直流主電源 １５，１６，９３，９４，１１８，２０８，２１５ 直
流電源 ２０，２１，２２，２３，２４，２５，６５，１１１，
１１２，１１３，１３９，１４０，１４１，１６１，１
６２ 論理反転手段 ２６，２７，１１４，１４２ 信号遅延手段 ３０，３１ ＮチャンネルタイプのＭＯＳ−ＦＥＴ ４２，６１，６２ スイッチング指令信号 ５２，６３，６４ 電動機巻線端子 ５３ ＰＷＭインバータ用出力回路 ５４ 第１の状態 ５５ 第２の状態 ５６ 第３の状態 ５７ 第４の状態 ５８ 周波数電圧設定手段 ５９ ＰＷＭ制御回路 ６０ 電動機 ６６，６７ オンディレイ回路 ６８，６９ ベースドライブ回路 ７０，７１ パワートランジスタ ７２，７３ ホトカプラ ９５，９６，２０５，２１８ ツェナーダイオード ９７ 電圧リミット手段 ９８，１３２ 電流伝達手段 １０６，１０７ 論理積否定手段 １０９ 信号処理手段 １２０，１３８ ＰチャンネルタイプのＭＯＳ−ＦＥＴ １５６ 電動機解放信号 １５７，１５８ 論理積手段 ２０７，２１６ オペアンプ ２２０ 運転許可信号 ２２５，２２６ 電圧監視手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−284740（ＪＰ，Ａ) 特開 平６−315270（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 H02M 7/537
Claims (8)
- 【請求項１】 Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、 電流流入端子と第１および第２の電流流出端子をもち、
前記第２の電流流出端子から流出する電流に対応した電
流を前記第１の電流流出端子から流出させる働きをする
電流伝達手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、 直流主電源と、 前記直流主電源のプラス端子にマイナス端子を接続した
第１の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと第３のダイオードのカソードを接続し、 第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、 第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流伝達手段１の第１の電
流流出端子と前記電流制御手段２の電流入力端子を接続
し、前記電流伝達手段１の第２の電流流出端子と前記電
流制御手段１の電流入力端子を接続し、 第１の直流電源のプラス端子と前記電流伝達手段１の電
流流入端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、 前記電流伝達手段１および前記電流制御手段２が、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第１の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第２の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第５の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第５の電流より小さな電流を第３
の電流値として、第５の電流値と第３の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第６の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第６の電流より小さな電流を第４
の電流値として、第６の電流値と第４の電流値の差で第
２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４
の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第９の電流値とし前記電流制御手段２の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記電流伝達手段１が、 ＰＮＰタイプの第３のトランジスタとＮＰＮタイプの第
４のトランジスタと第５および第６のダイオードを有
し、 前記第３のトランジスタのコレクタを第１の電流流出端
子とし、 前記第４のトランジスタのベースと前記第５のダイオー
ドのカソードと前記第６のダイオードのカソードを接続
したものを第２の電流流出端子とし、 前記第３のトランジスタのベースと前記第４のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、 前記第６のダイオードのアノードと、前記第３のトラン
ジスタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第４のトランジスタのコレクタを接続したもの
を電流流入端子としたＰＷＭインバータ用出力回路。 - 【請求項２】 Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、 電流流入端子と第１および第２の電流流出端子をもち、
前記第２の電流流出端子から流出する電流に対応した電
流を前記第１の電流流出端子から流出させる働きをする
電流伝達手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、 直流主電源と、 前記直流主電源のプラス端子にマイナス端子を接続した
第１の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流伝達手段１の第１の電
流流出端子と前記電流制御手段２の電流入力端子を接続
し、前記電流伝達手段１の第２の電流流出端子と前記電
流制御手段１の電流入力端子を接続し、 第１の直流電源のプラス端子と前記電流伝達手段１の電
流流入端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、 前記電流伝達手段１および前記電流制御手段２が、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第１の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第２の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第５の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第５の電流より小さな電流を第３
の電流値として、第５の電流値と第３の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第６の電流値とし前記電流制御手段２の電流入力
端子より流入し、前記第６の電流より小さな電流を第４
の電流値として、第６の電流値と第４の電流値の差で第
２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４
の状態と、 前記電流伝達手段１の第１の電流流出端子より流出する
電流を第９の電流値とし前記電流制御手段２の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記電流伝達手段１が、 ＰＮＰタイプの第３のトランジスタとＮＰＮタイプの第
４のトランジスタと第５および第６のダイオードを有
し、 前記第３のトランジスタのコレクタを第１の電流流出端
子とし、 前記第４のトランジスタのベースと前記第５のダイオー
ドのカソードと前記第６のダイオードのカソードを接続
したものを第２の電流流出端子とし、 前記第３のトランジスタのベースと前記第４のトランジ
スタのエミッタと前記第５のダイオードのアノードを接
続し、 前記第６のダイオードのアノードと、前記第３のトラン
ジスタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第４のトランジスタのコレクタを接続したもの
を電流流入端子としたＰＷＭインバータ用出力回路。 - 【請求項３】 前記直流主電源のマイナス端子にプラス
端子を接続した第４の直流電源とＰＮＰタイプの第７の
トランジスタを備え、 前記第７のトランジスタのエミッタをツェナーダイオー
ドと抵抗を介して前記第１の直流電源のプラス端子に接
続し、 前記第７のトランジスタのエミッタを抵抗を介して前記
第７のトランジスタのベースに接続し、 前記第７のトランジスタのベースを直接または抵抗を介
して前記第１の直流電源のマイナス端子に接続し、 前記第７のトランジスタのコレクタを２個以上の分圧抵
抗を介して前記第４の直流電源のマイナス端子に接続し
た構成を有し、 前記第４の直流電源のマイナス端子と接続された分圧抵
抗の両端の電圧があらかじめ定められた電圧値より小さ
い時、 前記電流伝達手段１の第１の電流流出端子より流出する
電流と前記電流制御手段２の電流入力端子より流入する
電流が同一の電流値となることとした請求項１または請
求項２記載のＰＷＭインバータ用出力回路。 - 【請求項４】 Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、第１，第２，第３および第４のダイオー
ドと、 電流流出端子と第１および第２の電流流入端子をもち、
前記第２の電流流入端子から流入する電流に対応した電
流を前記第１の電流流入端子から流入さる働きをする電
流伝達手段２と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段３と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段４と、 直流主電源と、 前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと第３のダイオードのカソードを接続し、 第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、 第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流制御手段３の電流出力
端子と前記電流伝達手段２の第１の電流流入端子を接続
し、 前記電流制御手段４の電流出力端子と前記電流伝達手段
２の第２の電流流入端子を接続し、 第２の直流電源のマイナス端子と前記電流伝達手段２の
電流流出端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、 前記電流伝達手段２および前記電流制御手段３が、 前記電流制御手段３の電流出力端子より流出する電流を
第１の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第２の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第５の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第５の電流より小さな電 流を第３
の電流値として、第５の電流値と第３の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第６の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第６の電流より小さな電流を第４
の電流値として、第６の電流値と第４の電流値の差で第
２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４
の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第９の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記電流伝達手段２が、 ＮＰＮタイプの第５のトランジスタとＰＮＰタイプの第
６のトランジスタと第７および第８のダイオードを有
し、 前記第５のトランジスタのコレクタを第１の電流流入端
子とし、 前記第６のトランジスタのベースと前記第７のダイオー
ドのアノードと前記第８のダイオードのアノードを接続
したものを第２の電流流入端子とし、 前記第５のトランジスタのベースと前記第６のトランジ
スタのエミッタと前記第７のダイオードのカソードを接
続し、 前記第８のダイオードのカソードと前記第５のトランジ
スタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第６のトランジスタのコレクタを接続したもの
を電流流出端子としたＰＷＭインバータ用出力回路。 - 【請求項５】 Ｎチャンネルタイプの第１のパワーＭＯ
Ｓ−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯ
Ｓ−ＦＥＴと、 電流流出端子と第１および第２の電流流入端子をもち、
前記第２の電流流入端子から流入する電流に対応した電
流を前記第１の電流流入端子から流入させる働きをする
電流伝達手段２と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段３と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段４と、 直流主電源と、 前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流制御手段３の電流出力
端子と前記電流伝達手段２の第１の電流流入端子を接続
し、 前記電流制御手段４の電流出力端子と前記電流伝達手段
２の第２の電流流入端子を接続し、 第２の直流電源のマイナス端子と前記電流伝達手段２の
電流流出端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、 前記電流伝達手段２および前記電流制御手段３が、 前記電流制御手段３の電流出力端子より流出する電流を
第１の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第２の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第２の電流より小さな電流を第８
の電流値として、第２の電流値と第８の電流値の差で第
１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第２
の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第５の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第５の電流より小さな電流を第３
の電流値として、第５の電流値と第３の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第６の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入し、前記第６の電流より小さな電流を第４
の電流値として、第６の電流値と第４の電流値の差で第
２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第４
の状態と、 前記電流制御手段３の電流出力端子より流出する電流を
第９の電流値とし前記電流伝達手段２の第１の電流流入
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記電流伝達手段２が、 ＮＰＮタイプの第５のトランジスタとＰＮＰタイプの第
６のトランジスタと第７および第８のダイオードを有
し、 前記第５のトランジスタのコレクタを第１の電流流入端
子とし、 前記第６のトランジスタのベースと前記第７のダイオー
ドのアノードと前記第８のダイオードのアノードを接続
したものを第２の電流流入端子とし、 前記第５のトランジスタのベースと前記第６のトランジ
スタのエミッタと前記第７のダイオードのカソードを接
続し、 前記第８のダイオードのカソードと前記第５のトランジ
スタのエミッタにそれぞれ抵抗を介して接続したもの
と、前記第６のトランジスタのコレクタを接続したもの
を電流流出端子としたＰＷＭインバータ用出力回路。 - 【請求項６】 前記直流主電源のプラス端子にマイナス
端子を接続した第３の直流電源とＮＰＮタイプの第８の
トランジスタを備え、 前記第８のトランジスタのエミッタをツェナーダイオー
ドと抵抗を介して前記第２の直流電源のマイナス端子に
接続し、 前記第８のトランジスタのエミッタを抵抗を介して前記
第８のトランジスタのベースに接続し、 前記第８のトランジスタのベースを直接または抵抗を介
して前記第２の直流電源のプラス端子に接続し、 前記第８のトランジスタのコレクタを２個以上の分圧抵
抗を介して前記第３の直流電源のプラス端子に接続した
構成を有し、 前記第３の直流電源のプラス端子と接続された分圧抵抗
の両端の電圧があらかじめ定められた電圧値より小さい
時、 前記電流伝達手段２の第１の電流流入端子より流入する
電流と前記電流制御手段３の電流出力端子より流出する
電流が同一の電流値となることとした請求項４または請
求項５記載のＰＷＭインバータ用出力回路。 - 【請求項７】 前記第５の電流値または前記第６の電流
値または前記第７の電流値または前記第８の電流値また
は前記第９の電流値を０とした請求項１または請求項２
または請求項３または請求項４または請求項５または請
求項６記載のＰＷＭインバータ用出力回路。 - 【請求項８】 正および負の双方向の電圧に対してツェ
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した２個のツェ
ナーダイオードとした請求項１または請求項２または請
求項３または請求項４または請求項５または請求項６ま
たは請求項７記載のＰＷＭインバータ用出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09142294A JP3227989B2 (ja) | 1994-04-28 | 1994-04-28 | Ｐｗｍインバータ用出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09142294A JP3227989B2 (ja) | 1994-04-28 | 1994-04-28 | Ｐｗｍインバータ用出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298635A JPH07298635A (ja) | 1995-11-10 |
| JP3227989B2 true JP3227989B2 (ja) | 2001-11-12 |
Family
ID=14025945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09142294A Expired - Fee Related JP3227989B2 (ja) | 1994-04-28 | 1994-04-28 | Ｐｗｍインバータ用出力回路 |
Country Status (1)
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| JP (1) | JP3227989B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4640680B2 (ja) * | 2007-05-31 | 2011-03-02 | 電子システムデザイン株式会社 | トランジスタブリッジの駆動方法及びその回路 |
| CN107910849B (zh) * | 2017-12-12 | 2024-05-03 | 深圳市菲菱科思通信技术股份有限公司 | 过压、反接及掉电保护电路 |
-
1994
- 1994-04-28 JP JP09142294A patent/JP3227989B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH07298635A (ja) | 1995-11-10 |
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