JP3228058B2 - Ｐｗｍインバータ用出力回路 - Google Patents
Ｐｗｍインバータ用出力回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電動機のコイル電圧をＰ
ＷＭ制御するＰＷＭインバータのパワー回路に関するも
のである。ＰＷＭは、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄ
ｕｌａｔｉｏｎの略で、モータ制御の分野において広く
利用されている技術である。
ＷＭ制御するＰＷＭインバータのパワー回路に関するも
のである。ＰＷＭは、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄ
ｕｌａｔｉｏｎの略で、モータ制御の分野において広く
利用されている技術である。
【０００２】
【従来の技術】近年、ＰＷＭインバータが急速に普及
し、広くモータ制御に利用されている。
し、広くモータ制御に利用されている。
【０００３】図５は一般的なＰＷＭインバータの構成を
示す略線図で、三相ＰＷＭインバータを例にとって示し
ている。一般的にＰＷＭインバータでは使用する電動機
の相数に応じてＰＷＭインバータ用出力回路５３の数が
異なるが、その基本動作は同じである。
示す略線図で、三相ＰＷＭインバータを例にとって示し
ている。一般的にＰＷＭインバータでは使用する電動機
の相数に応じてＰＷＭインバータ用出力回路５３の数が
異なるが、その基本動作は同じである。
【０００４】図５において一般的な三相ＰＷＭインバー
タの構成を説明する。まず、周波数電圧設定手段５８に
電動機６０に供給する三相交流電圧波形の基本周波数と
実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。このスイッチン
グ指令信号４２，６１および６２は、電動機巻線端子５
２，６３および６４をそれぞれ直流主電源１４のプラス
端子に接続するかまたはマイナス端子に接続するかを指
令する２値信号である。また、このスイッチング指令信
号４２または６１または６２の周波数はＰＷＭキャリア
周波数と呼ばれ、通常電動機６０に供給する三相交流電
圧波形の基本周波数の１０倍以上の値をとる。一般的
に、電動機に供給する三相交流電圧波形の基本周波数が
０Hz〜２００Hz程度で、ＰＷＭキャリア周波数が２ｋHz
〜２０ｋHz程度のものが多い。電動機解放信号１５６は
電動機をフリーラン状態とするか否かを指令する２値信
号である。フリーラン状態とは電動機巻線端子５２，６
３および６４のすべてを直流主電源１４のプラス端子に
もマイナス端子にも接続しない状態で、何らかのトラブ
ルが発生した場合などにおいてこの状態とし、電動機お
よび制御装置を保護するのが一般的である。ＰＷＭイン
バータ用出力回路５３は、スイッチング指令信号４２，
６１および６２にしたがって電動機巻線端子５２，６３
および６４を直流主電源１４のプラス端子またはマイナ
ス端子に接続制御する半導体スイッチ回路である。ま
た、電動機解放信号１５６がフリーラン状態を指令して
いる場合には、スイッチング指令信号４２，６１および
６２にかかわらず電動機巻線端子５２，６３および６４
を直流主電源１４のプラス端子にもマイナス端子にも接
続しないように構成されている。一般的に直流主電源は
ＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ程度のもの
や、ＡＣ２００Ｖを整流平滑したＤＣ２８０Ｖ程度のも
のが多い。
タの構成を説明する。まず、周波数電圧設定手段５８に
電動機６０に供給する三相交流電圧波形の基本周波数と
実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。このスイッチン
グ指令信号４２，６１および６２は、電動機巻線端子５
２，６３および６４をそれぞれ直流主電源１４のプラス
端子に接続するかまたはマイナス端子に接続するかを指
令する２値信号である。また、このスイッチング指令信
号４２または６１または６２の周波数はＰＷＭキャリア
周波数と呼ばれ、通常電動機６０に供給する三相交流電
圧波形の基本周波数の１０倍以上の値をとる。一般的
に、電動機に供給する三相交流電圧波形の基本周波数が
０Hz〜２００Hz程度で、ＰＷＭキャリア周波数が２ｋHz
〜２０ｋHz程度のものが多い。電動機解放信号１５６は
電動機をフリーラン状態とするか否かを指令する２値信
号である。フリーラン状態とは電動機巻線端子５２，６
３および６４のすべてを直流主電源１４のプラス端子に
もマイナス端子にも接続しない状態で、何らかのトラブ
ルが発生した場合などにおいてこの状態とし、電動機お
よび制御装置を保護するのが一般的である。ＰＷＭイン
バータ用出力回路５３は、スイッチング指令信号４２，
６１および６２にしたがって電動機巻線端子５２，６３
および６４を直流主電源１４のプラス端子またはマイナ
ス端子に接続制御する半導体スイッチ回路である。ま
た、電動機解放信号１５６がフリーラン状態を指令して
いる場合には、スイッチング指令信号４２，６１および
６２にかかわらず電動機巻線端子５２，６３および６４
を直流主電源１４のプラス端子にもマイナス端子にも接
続しないように構成されている。一般的に直流主電源は
ＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ程度のもの
や、ＡＣ２００Ｖを整流平滑したＤＣ２８０Ｖ程度のも
のが多い。
【０００５】以下に従来のＰＷＭインバータ用出力回路
について説明する。図６は従来のＰＷＭインバータ用出
力回路の構成を示すものである。
について説明する。図６は従来のＰＷＭインバータ用出
力回路の構成を示すものである。
【０００６】図６において、６５は論理反転手段でスイ
ッチング指令信号４２の正負論理を反転し反転スイッチ
ング信号８０を出力する。１５７と１５８は論理積手段
で、電動機解放信号１５６とスイッチング指令信号４２
の論理積をとった結果を上アームスイッチング信号１５
９として出力し、電動機解放信号１５６と反転スイッチ
ング信号８０の論理積をとった結果を下アームスイッチ
ング信号１６０として出力する。６６と６７はオンディ
レイ回路で、上アームスイッチング信号１５９と下アー
ムスイッチング信号１６０の立ち上がりエッジをそれぞ
れオンディレイ時間ＴＤだけ遅らせて上アーム制御信号
８１または下アーム制御信号８２を出力する。６８と６
９はベースドライブ回路で、６８は上アーム制御信号８
１に対応してパワートランジスタ７０をＯＮまたはＯＦ
Ｆさせ、６９は下アーム制御信号８２に対応してパワー
トランジスタ７１をＯＮまたはＯＦＦさせるように構成
されている。すなわち、上アーム制御信号８１が‘Ｈ’
レベルになるとホトカプラ７２の出力トランジスタがＯ
Ｎし、これによりトランジスタ７４がＯＮし、これによ
りトランジスタ７６がＯＦＦすることによりパワートラ
ンジスタ７０がＯＮする。逆に上アーム制御信号８１が
‘Ｌ’レベルになるとホトカプラ７２の出力トランジス
タがＯＦＦし、これによりトランジスタ７４もＯＦＦ
し、これによりトランジスタ７６がＯＮすることにより
パワートランジスタ７０がＯＦＦする。
ッチング指令信号４２の正負論理を反転し反転スイッチ
ング信号８０を出力する。１５７と１５８は論理積手段
で、電動機解放信号１５６とスイッチング指令信号４２
の論理積をとった結果を上アームスイッチング信号１５
９として出力し、電動機解放信号１５６と反転スイッチ
ング信号８０の論理積をとった結果を下アームスイッチ
ング信号１６０として出力する。６６と６７はオンディ
レイ回路で、上アームスイッチング信号１５９と下アー
ムスイッチング信号１６０の立ち上がりエッジをそれぞ
れオンディレイ時間ＴＤだけ遅らせて上アーム制御信号
８１または下アーム制御信号８２を出力する。６８と６
９はベースドライブ回路で、６８は上アーム制御信号８
１に対応してパワートランジスタ７０をＯＮまたはＯＦ
Ｆさせ、６９は下アーム制御信号８２に対応してパワー
トランジスタ７１をＯＮまたはＯＦＦさせるように構成
されている。すなわち、上アーム制御信号８１が‘Ｈ’
レベルになるとホトカプラ７２の出力トランジスタがＯ
Ｎし、これによりトランジスタ７４がＯＮし、これによ
りトランジスタ７６がＯＦＦすることによりパワートラ
ンジスタ７０がＯＮする。逆に上アーム制御信号８１が
‘Ｌ’レベルになるとホトカプラ７２の出力トランジス
タがＯＦＦし、これによりトランジスタ７４もＯＦＦ
し、これによりトランジスタ７６がＯＮすることにより
パワートランジスタ７０がＯＦＦする。
【０００７】このベースドライブ回路は、他に実開昭５
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているものなどがあるが、基本的に図６記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているものなどがあるが、基本的に図６記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。
【０００８】以上のように構成されたＰＷＭインバータ
用出力回路について、以下その動作について説明する。
まず、電動機解放信号１５６が‘Ｌ’レベル、つまりフ
リーラン状態を指令している場合について考察すると、
スイッチング指令信号４２が‘Ｌ’レベルでも‘Ｈ’レ
ベルでもパワートランジスタ７０およびパワートランジ
スタ７１はＯＦＦ状態となることがわかる。
用出力回路について、以下その動作について説明する。
まず、電動機解放信号１５６が‘Ｌ’レベル、つまりフ
リーラン状態を指令している場合について考察すると、
スイッチング指令信号４２が‘Ｌ’レベルでも‘Ｈ’レ
ベルでもパワートランジスタ７０およびパワートランジ
スタ７１はＯＦＦ状態となることがわかる。
【０００９】以下、電動機解放信号１５６が‘Ｈ’レベ
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。
【００１０】図７は図６のＰＷＭインバータ用出力回路
の内部の信号を示す図で、まずスイッチング指令信号４
２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、オン
ディレイ回路６６はオンディレイ時間ＴＤだけ遅れて上
アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’レベルに
変化させる。上アーム制御信号８１を‘Ｈ’レベルにす
るとパワートランジスタ７０がＯＮするが、その間には
ベースドライブ回路６８とパワートランジスタ７０の動
作遅れ時間ＴＸ１が存在する。この動作遅れ時間ＴＸ１
はパワートランジスタ７０の温度やコレクタを流れる電
流値の変化により変動し、またベースドライブ回路を構
成する部品やパワートランジスタのバラツキや経年変化
によっても変化する。
の内部の信号を示す図で、まずスイッチング指令信号４
２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、オン
ディレイ回路６６はオンディレイ時間ＴＤだけ遅れて上
アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’レベルに
変化させる。上アーム制御信号８１を‘Ｈ’レベルにす
るとパワートランジスタ７０がＯＮするが、その間には
ベースドライブ回路６８とパワートランジスタ７０の動
作遅れ時間ＴＸ１が存在する。この動作遅れ時間ＴＸ１
はパワートランジスタ７０の温度やコレクタを流れる電
流値の変化により変動し、またベースドライブ回路を構
成する部品やパワートランジスタのバラツキや経年変化
によっても変化する。
【００１１】また、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。
【００１２】次にスイッチング指令信号４２が‘Ｈ’レ
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。
【００１３】また、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｌ’レベルから‘Ｈ’レベルに変化し、
オンディレイ回路６７はオンディレイ時間ＴＤだけ遅れ
て下アーム制御信号８２を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化する。下アーム制御信号８２を‘Ｈ’レベルに
するとパワートランジスタ７１がＯＮするが、その間に
はベースドライブ回路６９とパワートランジスタ７１の
動作遅れ時間ＴＸ２が存在する。
レベルから‘Ｌ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｌ’レベルから‘Ｈ’レベルに変化し、
オンディレイ回路６７はオンディレイ時間ＴＤだけ遅れ
て下アーム制御信号８２を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化する。下アーム制御信号８２を‘Ｈ’レベルに
するとパワートランジスタ７１がＯＮするが、その間に
はベースドライブ回路６９とパワートランジスタ７１の
動作遅れ時間ＴＸ２が存在する。
【００１４】ここで、動作遅れ時間ＴＸ１または動作遅
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。
通常、オンディレイ時間ＴＤはバイポーラタイプのパワ
ートランジスタを使用したもので１０〜５０マイクロ秒
程度に設定され、ＩＧＢＴを使用したもので５〜３０マ
イクロ秒程度に設定され、ＭＯＳタイプのパワーＭＯＳ
−ＦＥＴを使用したもので２〜１０マイクロ秒程度に設
定される。これにより、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した時や‘Ｌ’レ
ベルから‘Ｈ’レベルに変化したときに、パワートラン
ジスタ７０とパワートランジスタ７１が同時にＯＮ状態
となり直流主電源１４のプラス端子とマイナス端子が短
絡状態となることを防止している。
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。
通常、オンディレイ時間ＴＤはバイポーラタイプのパワ
ートランジスタを使用したもので１０〜５０マイクロ秒
程度に設定され、ＩＧＢＴを使用したもので５〜３０マ
イクロ秒程度に設定され、ＭＯＳタイプのパワーＭＯＳ
−ＦＥＴを使用したもので２〜１０マイクロ秒程度に設
定される。これにより、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した時や‘Ｌ’レ
ベルから‘Ｈ’レベルに変化したときに、パワートラン
ジスタ７０とパワートランジスタ７１が同時にＯＮ状態
となり直流主電源１４のプラス端子とマイナス端子が短
絡状態となることを防止している。
【００１５】以上より、スイッチング指令信号４２と電
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。
【００１６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は電動機の発生トルクや回転速度の変動を招
き、また電動機の騒音振動も大きくするという問題点を
有していた。
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は電動機の発生トルクや回転速度の変動を招
き、また電動機の騒音振動も大きくするという問題点を
有していた。
【００１７】これをさらに詳しく説明する。図６および
図７において、スイッチング指令信号４２が‘Ｌ’レベ
ルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベルから
‘Ｌ’レベルに変化した時には、ＯＮしていたパワート
ランジスタをまずＯＦＦさせた後ＯＦＦしていたパワー
トランジスタをＯＮさせる。したがって、ある時間パワ
ートランジスタ７０とパワートランジスタ７１が両方Ｏ
ＦＦした状態となる。この状態をフローティング状態と
呼び、この時間をフローティング時間ＴＺと呼んでい
る。一般的にフローティング時間ＴＺはオンディレイ時
間ＴＤの １／２〜 ２／３程度である場合が多い。
図７において、スイッチング指令信号４２が‘Ｌ’レベ
ルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベルから
‘Ｌ’レベルに変化した時には、ＯＮしていたパワート
ランジスタをまずＯＦＦさせた後ＯＦＦしていたパワー
トランジスタをＯＮさせる。したがって、ある時間パワ
ートランジスタ７０とパワートランジスタ７１が両方Ｏ
ＦＦした状態となる。この状態をフローティング状態と
呼び、この時間をフローティング時間ＴＺと呼んでい
る。一般的にフローティング時間ＴＺはオンディレイ時
間ＴＤの １／２〜 ２／３程度である場合が多い。
【００１８】一般的に電動機のＰＷＭ制御は本来、電動
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。
【００１９】しかしながら従来のＰＷＭインバータ用出
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図７の電動機巻線端子電圧５１Ａに示す。逆
に、フローティング状態においてＰＷＭインバータ用出
力回路５３より電動機巻線端子５２に電流が流出する方
向に電流が流れると、ダイオード７９が導通し電動機巻
線端子５２は直流主電源１４のマイナス端子に接続され
た状態となる。この状態を図７の電動機巻線端子電圧５
１Ｂに示す。またフローティング状態において、電動機
巻線端子５２に電流が流れていない状態では、電動機巻
線端子５２の電圧は電動機６０の内部で発生する誘起電
圧などより定まる電圧となる。
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図７の電動機巻線端子電圧５１Ａに示す。逆
に、フローティング状態においてＰＷＭインバータ用出
力回路５３より電動機巻線端子５２に電流が流出する方
向に電流が流れると、ダイオード７９が導通し電動機巻
線端子５２は直流主電源１４のマイナス端子に接続され
た状態となる。この状態を図７の電動機巻線端子電圧５
１Ｂに示す。またフローティング状態において、電動機
巻線端子５２に電流が流れていない状態では、電動機巻
線端子５２の電圧は電動機６０の内部で発生する誘起電
圧などより定まる電圧となる。
【００２０】以上のように、フローティング状態がある
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し電動
機６０の発生トルクや回転速度の変動が生じる。フロー
ティング状態をなくし、フローティング時間を０にする
ことによりこの問題は解決できるが、従来のＰＷＭイン
バータ用出力回路においては直流主電源１４のプラス端
子とマイナス端子の短絡状態が生じ、実際には不可能で
ある。
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し電動
機６０の発生トルクや回転速度の変動が生じる。フロー
ティング状態をなくし、フローティング時間を０にする
ことによりこの問題は解決できるが、従来のＰＷＭイン
バータ用出力回路においては直流主電源１４のプラス端
子とマイナス端子の短絡状態が生じ、実際には不可能で
ある。
【００２１】さらに、パワートランジスタがＯＮまたは
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続するなどの方法でスイ
ッチングスピードを遅くする場合がある。しかし、これ
により動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ
２のバラツキが非常に大きくなり、フローティング時間
をさらに大きくせざるを得ない。したがって制御誤差が
大きくなり、結果としてスイッチングスピードをあまり
遅くできない。
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続するなどの方法でスイ
ッチングスピードを遅くする場合がある。しかし、これ
により動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ
２のバラツキが非常に大きくなり、フローティング時間
をさらに大きくせざるを得ない。したがって制御誤差が
大きくなり、結果としてスイッチングスピードをあまり
遅くできない。
【００２２】また、図６のパワートランジスタ７０とパ
ワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥＴ
に置き換えたタイプの従来のＰＷＭインバータ用出力回
路や図６のパワートランジスタ７０とパワートランジス
タ７１をそれぞれＩＧＢＴにき換えたタイプの従来のＰ
ＷＭインバータ用出力回路もあるが、動作は全く図６に
示すＰＷＭインバータ用出力回路と同じでありフローテ
ィング状態を有する。
ワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥＴ
に置き換えたタイプの従来のＰＷＭインバータ用出力回
路や図６のパワートランジスタ７０とパワートランジス
タ７１をそれぞれＩＧＢＴにき換えたタイプの従来のＰ
ＷＭインバータ用出力回路もあるが、動作は全く図６に
示すＰＷＭインバータ用出力回路と同じでありフローテ
ィング状態を有する。
【００２３】本発明は上記従来の問題点を解決するもの
で、フローティング状態を本質的になくしフローティン
グ時間が０で、スイッチング指令信号と電動機巻線端子
の平均電圧が一義的に定まることにより制御誤差を生じ
ず温度特性が優れ、かつ消費電力の少ないＰＷＭインバ
ータ用出力回路を安価に提供することを目的とする。
で、フローティング状態を本質的になくしフローティン
グ時間が０で、スイッチング指令信号と電動機巻線端子
の平均電圧が一義的に定まることにより制御誤差を生じ
ず温度特性が優れ、かつ消費電力の少ないＰＷＭインバ
ータ用出力回路を安価に提供することを目的とする。
【００２４】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＷＭインバータ用出力回路は、Ｎチャンネ
ルタイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネ
ルタイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第
２，第３および第４のダイオードと、電流流入端子と第
１および第２の電流流出端子を有し、前記第２の電流流
出端子から流出する電流に対応した電流を前記第１の電
流流出端子から流出させる働きをする電流伝達手段と、
電流入力端子を有し前記電流入力端子より流入する電流
を制御する第１の電流制御手段と、電流入力端子を有し
前記電流入力端子より流入する電流を制御する第２の電
流制御手段と、直流主電源と、前記直流主電源のプラス
端子にマイナス端子を接続した第１の直流電源と、前記
直流主電源のマイナス端子にプラス端子を接続した第２
の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレ
インと第３のダイオードのカソードを接続し、第３のダ
イオードのアノードと第１のダイオードのカソードと前
記直流主電源のプラス端子を接続し、第２のパワーＭＯ
Ｓ−ＦＥＴのドレインと第４のダイオードのアノードを
接続し、第４のダイオードのカソードと第２のダイオー
ドのアノードと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイ
オードのアノードと第２のパワーＭＯＳ−ＦＥＴのソー
スと第２のダイオードのカソードを接続し、第１のパワ
ーＭＯＳ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥ
Ｔのゲートと前記電流伝達手段の第１の電流流出端子と
前記第２の電流制御手段の電流入力端子を接続し、前記
電流伝達手段の第２の電流流出端子と前記第１の電流制
御手段の電流入力端子を接続し、前記第１の直流電源の
プラス端子と前記電流伝達手段の電流流入端子を接続
し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートと
ソース間に抵抗と正および負の双方向の電圧に対してツ
ェナー現象を有する電圧リミット手段を並列に接続した
構成を有し、前記電流伝達手段および前記第２の電流制
御手段が、前記電流伝達手段の第１の電流流出端子より
流出する電流を第１の電流値とし前記第２の電流制御手
段の電流入力端子より流入し、前記第１の電流より小さ
な電流を第７の電流値として、第１の電流値と第７の電
流値の差で第１のパワーＭＯＳ−ＦＥＴを非導通状態か
ら導通状態へ、第２のパワーＭＯＳ−ＦＥＴを導通状態
から非導通状態へと移行させる第１の状態と、前記電流
伝達手段の第１の電流流出端子より流出する電流を第２
の電流値とし前記第２の電流制御手段の電流入力端子よ
り流入し、前記第２の電流より小さな電流を第８の電流
値として、第２の電流値と第８の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第２の状態
と、前記電流伝達手段の第１の電流流出端子より流出す
る電流を第５の電流値とし前記第２の電流制御手段の電
流入力端子より流入し、前記第５の電流より小さな電流
を第３の電流値として、第５の電流値と第３の電流値の
差で第１のパワーＭＯ Ｓ−ＦＥＴを導通状態から非導通
状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から
導通状態へと移行させる第３の状態と、前記電流伝達手
段の第１の電流流出端子より流出する電流を第６の電流
値とし前記第２の電流制御手段の電流入力端子より流入
し、前記第６の電流より小さな電流を第４の電流値とし
て、第６の電流値と第４の電流値の差で第２のパワーＭ
ＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、前
記電流伝達手段の第１の電流流出端子より流出する電流
を第９の電流値とし前記第２の電流制御手段の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、前記第１の電流
値と前記第７の電流値の差は前記第２の電流値と前記第
８の電流値の差より大きくし、前記第３の電流値と前記
第５の電流値の差は前記第４の電流値と前記第６の電流
値の差より大きくし、第１の状態からは第２の状態と第
５の状態へのみ移行可能とし、第２の状態からは第３の
状態と第５の状態へのみ移行可能とし、第３の状態から
は第４の状態と第５の状態へのみ移行可能とし、第４の
状態からは第１の状態と第５の状態へのみ移行可能と
し、第５の状態からは少なくとも第１の状態と第３の状
態へ移行可能なる構成とし、前記第２の電流制御手段
が、ＮＰＮタイプのトランジスタとＮチャンネルタイプ
の第３のＭＯＳ−ＦＥＴと第５のダイオードを有し、前
記ＮＰＮタイプのトランジスタのコレクタを電流入力端
子とし、前記ＮＰＮタイプのトランジスタのエミッタと
前記第３のＭＯＳ−ＦＥＴのドレインを抵抗を介して接
続し、前記ＮＰＮタイプのトランジスタのベースと前記
第５のダイオードのアノードを接続したものを第１の信
号入力端子とし、前記第５のダイオードのカソードを制
御電源プラス端子に接続し、前記第３のＭＯＳ−ＦＥＴ
のゲートを第２の信号入力端子とし、前記ＮＰＮタイプ
のトランジスタのエミッタを抵抗を介して前記第２の直
流電源のマイナス端子に接続し、前記第３のＭＯＳ−Ｆ
ＥＴのソースを前記第２の直流電源のマイナス端子に接
続した構成としている。
に本発明のＰＷＭインバータ用出力回路は、Ｎチャンネ
ルタイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネ
ルタイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第
２，第３および第４のダイオードと、電流流入端子と第
１および第２の電流流出端子を有し、前記第２の電流流
出端子から流出する電流に対応した電流を前記第１の電
流流出端子から流出させる働きをする電流伝達手段と、
電流入力端子を有し前記電流入力端子より流入する電流
を制御する第１の電流制御手段と、電流入力端子を有し
前記電流入力端子より流入する電流を制御する第２の電
流制御手段と、直流主電源と、前記直流主電源のプラス
端子にマイナス端子を接続した第１の直流電源と、前記
直流主電源のマイナス端子にプラス端子を接続した第２
の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴのドレ
インと第３のダイオードのカソードを接続し、第３のダ
イオードのアノードと第１のダイオードのカソードと前
記直流主電源のプラス端子を接続し、第２のパワーＭＯ
Ｓ−ＦＥＴのドレインと第４のダイオードのアノードを
接続し、第４のダイオードのカソードと第２のダイオー
ドのアノードと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイ
オードのアノードと第２のパワーＭＯＳ−ＦＥＴのソー
スと第２のダイオードのカソードを接続し、第１のパワ
ーＭＯＳ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥ
Ｔのゲートと前記電流伝達手段の第１の電流流出端子と
前記第２の電流制御手段の電流入力端子を接続し、前記
電流伝達手段の第２の電流流出端子と前記第１の電流制
御手段の電流入力端子を接続し、前記第１の直流電源の
プラス端子と前記電流伝達手段の電流流入端子を接続
し、第１または第２のパワーＭＯＳ−ＦＥＴのゲートと
ソース間に抵抗と正および負の双方向の電圧に対してツ
ェナー現象を有する電圧リミット手段を並列に接続した
構成を有し、前記電流伝達手段および前記第２の電流制
御手段が、前記電流伝達手段の第１の電流流出端子より
流出する電流を第１の電流値とし前記第２の電流制御手
段の電流入力端子より流入し、前記第１の電流より小さ
な電流を第７の電流値として、第１の電流値と第７の電
流値の差で第１のパワーＭＯＳ−ＦＥＴを非導通状態か
ら導通状態へ、第２のパワーＭＯＳ−ＦＥＴを導通状態
から非導通状態へと移行させる第１の状態と、前記電流
伝達手段の第１の電流流出端子より流出する電流を第２
の電流値とし前記第２の電流制御手段の電流入力端子よ
り流入し、前記第２の電流より小さな電流を第８の電流
値として、第２の電流値と第８の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第２の状態
と、前記電流伝達手段の第１の電流流出端子より流出す
る電流を第５の電流値とし前記第２の電流制御手段の電
流入力端子より流入し、前記第５の電流より小さな電流
を第３の電流値として、第５の電流値と第３の電流値の
差で第１のパワーＭＯ Ｓ−ＦＥＴを導通状態から非導通
状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から
導通状態へと移行させる第３の状態と、前記電流伝達手
段の第１の電流流出端子より流出する電流を第６の電流
値とし前記第２の電流制御手段の電流入力端子より流入
し、前記第６の電流より小さな電流を第４の電流値とし
て、第６の電流値と第４の電流値の差で第２のパワーＭ
ＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、前
記電流伝達手段の第１の電流流出端子より流出する電流
を第９の電流値とし前記第２の電流制御手段の電流入力
端子より流入する電流も第９の電流値として第１のパワ
ーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方
を非導通状態とする第５の状態を有し、前記第１の電流
値と前記第７の電流値の差は前記第２の電流値と前記第
８の電流値の差より大きくし、前記第３の電流値と前記
第５の電流値の差は前記第４の電流値と前記第６の電流
値の差より大きくし、第１の状態からは第２の状態と第
５の状態へのみ移行可能とし、第２の状態からは第３の
状態と第５の状態へのみ移行可能とし、第３の状態から
は第４の状態と第５の状態へのみ移行可能とし、第４の
状態からは第１の状態と第５の状態へのみ移行可能と
し、第５の状態からは少なくとも第１の状態と第３の状
態へ移行可能なる構成とし、前記第２の電流制御手段
が、ＮＰＮタイプのトランジスタとＮチャンネルタイプ
の第３のＭＯＳ−ＦＥＴと第５のダイオードを有し、前
記ＮＰＮタイプのトランジスタのコレクタを電流入力端
子とし、前記ＮＰＮタイプのトランジスタのエミッタと
前記第３のＭＯＳ−ＦＥＴのドレインを抵抗を介して接
続し、前記ＮＰＮタイプのトランジスタのベースと前記
第５のダイオードのアノードを接続したものを第１の信
号入力端子とし、前記第５のダイオードのカソードを制
御電源プラス端子に接続し、前記第３のＭＯＳ−ＦＥＴ
のゲートを第２の信号入力端子とし、前記ＮＰＮタイプ
のトランジスタのエミッタを抵抗を介して前記第２の直
流電源のマイナス端子に接続し、前記第３のＭＯＳ−Ｆ
ＥＴのソースを前記第２の直流電源のマイナス端子に接
続した構成としている。
【００２５】または、Ｎチャンネルタイプの第１のパワ
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流入端子と第１および第２の
電流流出端子を有し、前記第２の電流流出端子から流出
する電流に対応した電流を前記第１の電流流出端子から
流出させる働きをする電流伝達手段と、電流入力端子を
有し前記電流入力端子より流入する電流を制御する第１
の電流制御手段と、電流入力端子を有し前記電流入力端
子より流入する電流を制御する第２の電流制御手段と、
直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第１の直流電源と、前記直流主電源のマ
イナス端子にプラス端子を接続した第２の直流電源を備
え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のプラス端子を接続し、第２のパワーＭＯＳ−Ｆ
ＥＴのドレインと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワ
ーＭＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯ
Ｓ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲ
ートと前記電流伝達手段の第１の電流流出端子と前記第
２の電流制御手段の電流入力端子を接続し、前記電流伝
達手段の第２の電流流出端子と前記第１の電流制御手段
の電流入力端子を接続し、第１の直流電源のプラス端子
と前記電流伝達手段の電流流入端子を接続し、第１また
は第２のパワーＭＯＳ−ＦＥＴのゲートとソース間に抵
抗と正および負の双方向の電圧に対してツェナー現象を
有する電圧リミット手段を並列に接続した構成を有し、
前記電流伝達手段および前記第２の電流制御手段が、前
記電流伝達手段の第１の電流流出端子より流出する電流
を第１の電流値とし前記第２の電流制御手段の電流入力
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、前記電流伝達手段の
第１の電流流出端子より流出する電流を第２の電流値と
し前記第２の電流制御手段の電流入力端子より流入し、
前記第２の電流より小さな電流を第８の電流値として、
第２の電流値と第８の電流値の差で第１のパワーＭＯＳ
−ＦＥＴの導通状態を持続させる第２の状態と、前記電
流伝達手段の第１の電流流出端子より流出する電流を第
５の電流値とし前記第２の電流制御手段の電流入力端子
より流入し、前記第５の電流より小さな電流を第３の電
流値として、第５の電流値と第３の電流値の差で第１の
パワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第
２のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へ
と移行させる第３の状態と、前記電流伝達手段の第１の
電流流出端子より流出する電流を第６の電流値とし前記
第２の電流制御手段の電流入力端子より流入し、前記第
６の電流より小さな電流を第４の電流値として、第６の
電流値と第４の電流値の差で第２のパワーＭＯＳ−ＦＥ
Ｔの導通状態を持続させる第４の状態と、前記電流伝達
手段の第１の電流流出端子より流出する電流を第９の電
流値とし前記第２の電流制御手段の電流入力端子より流
入する電流も第９の電流値として第１のパワーＭＯＳ−
ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導通状
態とする第５の状態を有し、前記第１の電流値と前記第
７の電流値の差は前記第２の電流値と前記第８の電流値
の差より大きくし、前記第３の電流値と前記第５の電流
値の差は前記第４の電流値と前記第６の電流値の差より
大きくし、第１の状態からは第２の状態と第５の状態へ
のみ移行可能とし、第２の状態からは第３の状態と第５
の状態へのみ移行可能とし、第３の状態からは第４の状
態と第５の状態へのみ移行可能とし、第４の状態からは
第１の状態と第５の状態へのみ移行可能とし、第５の状
態からは少なくとも第１の状態と第３の状態へ移行可能
なる構成とし、前記第２の電流制御手段が、ＮＰＮタイ
プのトランジスタとＮチャンネルタイプの第３のＭＯＳ
−ＦＥＴと第５のダイオードを有し、前記ＮＰＮタイプ
のトランジスタのコレクタを電流入力端子とし、前記Ｎ
ＰＮタイプのトランジスタのエミッタと前記第３のＭＯ
Ｓ−ＦＥＴのドレインを抵抗を介して接続し、前記ＮＰ
Ｎタイプのトランジスタのベースと前記第５のダイオー
ドのアノードを接続したものを第１の信号入力端子と
し、前記第５のダイオードのカソードを制御電源プラス
端子に接続し、前記第３のＭＯＳ−ＦＥＴのゲートを第
２の信号入力端子とし、前記ＮＰＮタイプのトランジス
タのエミッタを抵抗を介して前記第２の直流電源のマイ
ナス端子に接続し、前記第３のＭＯＳ−ＦＥＴのソース
を前記第２の直流電源のマイナス端子に接続した構成と
している。
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流流入端子と第１および第２の
電流流出端子を有し、前記第２の電流流出端子から流出
する電流に対応した電流を前記第１の電流流出端子から
流出させる働きをする電流伝達手段と、電流入力端子を
有し前記電流入力端子より流入する電流を制御する第１
の電流制御手段と、電流入力端子を有し前記電流入力端
子より流入する電流を制御する第２の電流制御手段と、
直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第１の直流電源と、前記直流主電源のマ
イナス端子にプラス端子を接続した第２の直流電源を備
え、第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流
主電源のプラス端子を接続し、第２のパワーＭＯＳ−Ｆ
ＥＴのドレインと前記直流主電源のマイナス端子を接続
し、第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワ
ーＭＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯ
Ｓ−ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲ
ートと前記電流伝達手段の第１の電流流出端子と前記第
２の電流制御手段の電流入力端子を接続し、前記電流伝
達手段の第２の電流流出端子と前記第１の電流制御手段
の電流入力端子を接続し、第１の直流電源のプラス端子
と前記電流伝達手段の電流流入端子を接続し、第１また
は第２のパワーＭＯＳ−ＦＥＴのゲートとソース間に抵
抗と正および負の双方向の電圧に対してツェナー現象を
有する電圧リミット手段を並列に接続した構成を有し、
前記電流伝達手段および前記第２の電流制御手段が、前
記電流伝達手段の第１の電流流出端子より流出する電流
を第１の電流値とし前記第２の電流制御手段の電流入力
端子より流入し、前記第１の電流より小さな電流を第７
の電流値として、第１の電流値と第７の電流値の差で第
１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、前記電流伝達手段の
第１の電流流出端子より流出する電流を第２の電流値と
し前記第２の電流制御手段の電流入力端子より流入し、
前記第２の電流より小さな電流を第８の電流値として、
第２の電流値と第８の電流値の差で第１のパワーＭＯＳ
−ＦＥＴの導通状態を持続させる第２の状態と、前記電
流伝達手段の第１の電流流出端子より流出する電流を第
５の電流値とし前記第２の電流制御手段の電流入力端子
より流入し、前記第５の電流より小さな電流を第３の電
流値として、第５の電流値と第３の電流値の差で第１の
パワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第
２のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へ
と移行させる第３の状態と、前記電流伝達手段の第１の
電流流出端子より流出する電流を第６の電流値とし前記
第２の電流制御手段の電流入力端子より流入し、前記第
６の電流より小さな電流を第４の電流値として、第６の
電流値と第４の電流値の差で第２のパワーＭＯＳ−ＦＥ
Ｔの導通状態を持続させる第４の状態と、前記電流伝達
手段の第１の電流流出端子より流出する電流を第９の電
流値とし前記第２の電流制御手段の電流入力端子より流
入する電流も第９の電流値として第１のパワーＭＯＳ−
ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導通状
態とする第５の状態を有し、前記第１の電流値と前記第
７の電流値の差は前記第２の電流値と前記第８の電流値
の差より大きくし、前記第３の電流値と前記第５の電流
値の差は前記第４の電流値と前記第６の電流値の差より
大きくし、第１の状態からは第２の状態と第５の状態へ
のみ移行可能とし、第２の状態からは第３の状態と第５
の状態へのみ移行可能とし、第３の状態からは第４の状
態と第５の状態へのみ移行可能とし、第４の状態からは
第１の状態と第５の状態へのみ移行可能とし、第５の状
態からは少なくとも第１の状態と第３の状態へ移行可能
なる構成とし、前記第２の電流制御手段が、ＮＰＮタイ
プのトランジスタとＮチャンネルタイプの第３のＭＯＳ
−ＦＥＴと第５のダイオードを有し、前記ＮＰＮタイプ
のトランジスタのコレクタを電流入力端子とし、前記Ｎ
ＰＮタイプのトランジスタのエミッタと前記第３のＭＯ
Ｓ−ＦＥＴのドレインを抵抗を介して接続し、前記ＮＰ
Ｎタイプのトランジスタのベースと前記第５のダイオー
ドのアノードを接続したものを第１の信号入力端子と
し、前記第５のダイオードのカソードを制御電源プラス
端子に接続し、前記第３のＭＯＳ−ＦＥＴのゲートを第
２の信号入力端子とし、前記ＮＰＮタイプのトランジス
タのエミッタを抵抗を介して前記第２の直流電源のマイ
ナス端子に接続し、前記第３のＭＯＳ−ＦＥＴのソース
を前記第２の直流電源のマイナス端子に接続した構成と
している。
【００２６】または、前記第５の電流値または前記第６
の電流値または前記第７の電流値または前記第８の電流
値または前記第９の電流値を０とした構成としている。
の電流値または前記第７の電流値または前記第８の電流
値または前記第９の電流値を０とした構成としている。
【００２７】または、正および負の双方向の電圧に対し
てツェナー現象を有する電圧リミット手段が、互いのア
ノードまたはカソードを共通にかつ直列に接続した２個
のツェナーダイオードとした構成としている。
てツェナー現象を有する電圧リミット手段が、互いのア
ノードまたはカソードを共通にかつ直列に接続した２個
のツェナーダイオードとした構成としている。
【００２８】
【作用】この構成によって、本質的に第１および第２の
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく温度特性が優れ、かつ消費
電力の少ないＰＷＭインバータ用出力回路が実現できる
ものである。
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく温度特性が優れ、かつ消費
電力の少ないＰＷＭインバータ用出力回路が実現できる
ものである。
【００２９】
【実施例】（実施例１） 以下本発明の第１の実施例について、図面を参照しなが
ら説明する。
ら説明する。
【００３０】図１において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
９８は電流伝達手段、１２６および１２７は電流制御手
段、１２４および１２５は電流制御信号手段、１０９は
信号処理手段、１４は直流主電源、１５および１６は直
流電源、１０５は抵抗、９７は電圧リミット手段でツェ
ナーダイオード９５および９６で構成されている。
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
９８は電流伝達手段、１２６および１２７は電流制御手
段、１２４および１２５は電流制御信号手段、１０９は
信号処理手段、１４は直流主電源、１５および１６は直
流電源、１０５は抵抗、９７は電圧リミット手段でツェ
ナーダイオード９５および９６で構成されている。
【００３１】以上のように構成されたＰＷＭインバータ
用出力回路について、図１を用いてその動作を説明す
る。６５は論理反転手段で、スイッチング指令信号４２
を論理反転した結果を反転スイッチング信号８０として
出力する。１０６と１０７は論理積否定手段で、１０６
は電動機解放信号１５６と反転スイッチング信号８０の
論理積否定をとった結果を出力し、１０７は電動機解放
信号１５６とスイッチング指令信号４２の論理積否定を
とった結果を出力する。
用出力回路について、図１を用いてその動作を説明す
る。６５は論理反転手段で、スイッチング指令信号４２
を論理反転した結果を反転スイッチング信号８０として
出力する。１０６と１０７は論理積否定手段で、１０６
は電動機解放信号１５６と反転スイッチング信号８０の
論理積否定をとった結果を出力し、１０７は電動機解放
信号１５６とスイッチング指令信号４２の論理積否定を
とった結果を出力する。
【００３２】ここで説明を簡単にするために、まず電動
機解放信号１５６が‘Ｈ’レベル、つまりフリーランで
ない状態を指令している場合について図２（ａ）を用い
てすべて説明し、最後に電動機解放信号１５６が‘Ｌ’
レベル、つまりフリーラン状態を指令している場合につ
いての説明を付け加えることにする。
機解放信号１５６が‘Ｈ’レベル、つまりフリーランで
ない状態を指令している場合について図２（ａ）を用い
てすべて説明し、最後に電動機解放信号１５６が‘Ｌ’
レベル、つまりフリーラン状態を指令している場合につ
いての説明を付け加えることにする。
【００３３】まず、電流制御信号手段１２４および電流
制御手段１２６の動作を詳しく説明する。
制御手段１２６の動作を詳しく説明する。
【００３４】電流制御手段１２６の信号入力端子２０１
への入力信号４５は、スイッチング指令信号４２を論理
反転手段６５および２３と論理積否定手段１０６を通し
て発生させる。この入力信号４５はスイッチング指令信
号４２を論理反転した信号とほぼ同じで、‘Ｌ’レベル
がたとえば０Ｖ、‘Ｈ’レベルがたとえば５Ｖの値をと
るものとする。電流制御手段１２６の信号入力端子２０
２への入力信号４６は、スイッチング指令信号４２を論
理反転手段６５，２４および２５と論理積否定手段１０
６と信号遅延手段２７を通して発生させる。この入力信
号４６は、スイッチング指令信号４２を遅延時間ＴＢだ
け遅らせたもので、‘Ｌ’レベルをＭＯＳ−ＦＥＴ３１
を十分にＯＦＦさせることのできる電圧とし、‘Ｈ’レ
ベルをＭＯＳ−ＦＥＴ３１を十分にＯＮさせることので
きる電圧とする。ＮＰＮタイプのトランジスタ２９はエ
ミッタホロワ型の回路構成をとり、ＮＰＮタイプのトラ
ンジスタ２９のベース電位と直流電源１６のマイナス端
子の電位との差が約０．７Ｖ以上になるとＮＰＮタイプ
のトランジスタ２９のベース電位とエミッタに接続され
た抵抗の値で定まるコレクタ電流４８が流れ、ＮＰＮタ
イプのトランジスタ２９のベース電位と直流電源１６の
マイナス端子の電位との差が約０．７Ｖ以下の場合には
コレクタ電流４８は０となる。ＭＯＳ−ＦＥＴ３１はＮ
ＰＮタイプのトランジスタ２９のエミッタに接続された
抵抗の値を切り換える働きをしており、ＮＰＮタイプの
トランジスタ２９のベース電位が直流電源１６のマイナ
ス端子の電位に比べ約０．７Ｖ以上でＭＯＳ−ＦＥＴ３
１がＯＮするとＮＰＮタイプのトランジスタ２９のコレ
クタ電流４８を大きくする作用がある。
への入力信号４５は、スイッチング指令信号４２を論理
反転手段６５および２３と論理積否定手段１０６を通し
て発生させる。この入力信号４５はスイッチング指令信
号４２を論理反転した信号とほぼ同じで、‘Ｌ’レベル
がたとえば０Ｖ、‘Ｈ’レベルがたとえば５Ｖの値をと
るものとする。電流制御手段１２６の信号入力端子２０
２への入力信号４６は、スイッチング指令信号４２を論
理反転手段６５，２４および２５と論理積否定手段１０
６と信号遅延手段２７を通して発生させる。この入力信
号４６は、スイッチング指令信号４２を遅延時間ＴＢだ
け遅らせたもので、‘Ｌ’レベルをＭＯＳ−ＦＥＴ３１
を十分にＯＦＦさせることのできる電圧とし、‘Ｈ’レ
ベルをＭＯＳ−ＦＥＴ３１を十分にＯＮさせることので
きる電圧とする。ＮＰＮタイプのトランジスタ２９はエ
ミッタホロワ型の回路構成をとり、ＮＰＮタイプのトラ
ンジスタ２９のベース電位と直流電源１６のマイナス端
子の電位との差が約０．７Ｖ以上になるとＮＰＮタイプ
のトランジスタ２９のベース電位とエミッタに接続され
た抵抗の値で定まるコレクタ電流４８が流れ、ＮＰＮタ
イプのトランジスタ２９のベース電位と直流電源１６の
マイナス端子の電位との差が約０．７Ｖ以下の場合には
コレクタ電流４８は０となる。ＭＯＳ−ＦＥＴ３１はＮ
ＰＮタイプのトランジスタ２９のエミッタに接続された
抵抗の値を切り換える働きをしており、ＮＰＮタイプの
トランジスタ２９のベース電位が直流電源１６のマイナ
ス端子の電位に比べ約０．７Ｖ以上でＭＯＳ−ＦＥＴ３
１がＯＮするとＮＰＮタイプのトランジスタ２９のコレ
クタ電流４８を大きくする作用がある。
【００３５】スイッチング指令信号４２とコレクタ電流
４８の関係を考察すると、スイッチング指令信号４２が
‘Ｈ’レベルの時にはコレクタ電流４８は０で、次にス
イッチング指令信号４２が‘Ｌ’レベルに変化してから
遅延時間ＴＢが経過するまでコレクタ電流４８は比較的
大きな電流値となり、遅延時間ＴＢが経過するとコレク
タ電流４８は比較的小さな電流値となり、スイッチング
指令信号４２が‘Ｈ’レベルになるとコレクタ電流４８
は０となる。
４８の関係を考察すると、スイッチング指令信号４２が
‘Ｈ’レベルの時にはコレクタ電流４８は０で、次にス
イッチング指令信号４２が‘Ｌ’レベルに変化してから
遅延時間ＴＢが経過するまでコレクタ電流４８は比較的
大きな電流値となり、遅延時間ＴＢが経過するとコレク
タ電流４８は比較的小さな電流値となり、スイッチング
指令信号４２が‘Ｈ’レベルになるとコレクタ電流４８
は０となる。
【００３６】ここで、スイッチング指令信号４２が
‘Ｌ’レベルから‘Ｈ’レベルに変化した瞬間を考察す
ると、ＮＰＮタイプのトランジスタ２９のコレクタ電圧
が上昇する際、ＮＰＮタイプのトランジスタ２９のベー
ス電圧がコレクタ出力容量Ｃobを流れる電流によって上
昇し、ＮＰＮタイプのトランジスタ２９のコレクタ電流
４８を漏洩する結果となって、ゲート信号電圧５０の上
昇時間が長くなり、パワーＭＯＳ−ＦＥＴのスイッチン
グ損失を増大するという結果になる。
‘Ｌ’レベルから‘Ｈ’レベルに変化した瞬間を考察す
ると、ＮＰＮタイプのトランジスタ２９のコレクタ電圧
が上昇する際、ＮＰＮタイプのトランジスタ２９のベー
ス電圧がコレクタ出力容量Ｃobを流れる電流によって上
昇し、ＮＰＮタイプのトランジスタ２９のコレクタ電流
４８を漏洩する結果となって、ゲート信号電圧５０の上
昇時間が長くなり、パワーＭＯＳ−ＦＥＴのスイッチン
グ損失を増大するという結果になる。
【００３７】そこで、ダイオード１８２はＮＰＮタイプ
のトランジスタ２９のコレクタ電圧が上昇する際に、コ
レクタ出力容量Ｃobを流れる電流による、ＮＰＮタイプ
のトランジスタ２９のベース電圧の上昇をおさえる働き
をし、その結果ＮＰＮタイプのトランジスタ２９のリー
ク電流の低減を図り、パワーＭＯＳ−ＦＥＴのスイッチ
ング損失を低減する働きをする。
のトランジスタ２９のコレクタ電圧が上昇する際に、コ
レクタ出力容量Ｃobを流れる電流による、ＮＰＮタイプ
のトランジスタ２９のベース電圧の上昇をおさえる働き
をし、その結果ＮＰＮタイプのトランジスタ２９のリー
ク電流の低減を図り、パワーＭＯＳ−ＦＥＴのスイッチ
ング損失を低減する働きをする。
【００３８】また、ダイオード１８２が、電流制御信号
手段１２４側に高電圧がかかることを防止する役割つま
りサージ保護の役割を果たすことはいうまでもない。
手段１２４側に高電圧がかかることを防止する役割つま
りサージ保護の役割を果たすことはいうまでもない。
【００３９】以上が電流制御信号手段１２４および電流
制御手段１２６の動作についての説明である。
制御手段１２６の動作についての説明である。
【００４０】次に、電流制御信号手段１２５および電流
制御手段１２７の動作を詳しく説明する。
制御手段１２７の動作を詳しく説明する。
【００４１】電流制御手段１２７の信号入力端子２０３
への入力信号４３は、スイッチング指令信号４２を論理
積否定手段１０７と論理反転手段２０を通して発生させ
る。この入力信号４３はスイッチング指令信号４２とほ
ぼ同じで、‘Ｌ’レベルが例えば０Ｖ、‘Ｈ’レベルが
たとえば５Ｖの値をとるものとする。
への入力信号４３は、スイッチング指令信号４２を論理
積否定手段１０７と論理反転手段２０を通して発生させ
る。この入力信号４３はスイッチング指令信号４２とほ
ぼ同じで、‘Ｌ’レベルが例えば０Ｖ、‘Ｈ’レベルが
たとえば５Ｖの値をとるものとする。
【００４２】次に、電流制御手段１２７の信号入力端子
２０４への入力信号４４は、スイッチング指令信号４２
を論理反転手段２１および２２と論理積否定手段１０７
と信号遅延手段２６を通して発生させる。この入力信号
４４は、スイッチング指令信号４２を論理反転した信号
を遅延時間ＴＡだけ遅らせたもので、‘Ｌ’レベルをＭ
ＯＳ−ＦＥＴ３０を十分にＯＦＦさせることのできる電
圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３０を十分にＯ
Ｎさせることのできる電圧とする。ＮＰＮタイプのトラ
ンジスタ２８はエミッタホロワ型の回路構成をとり、Ｎ
ＰＮタイプのトランジスタ２８のベース電位と直流電源
１６のマイナス端子の電位との差が約０．７Ｖ以上にな
るとＮＰＮタイプのトランジスタ２８のベース電位とエ
ミッタに接続された抵抗の値で定まるコレクタ電流４７
が流れ、ＮＰＮタイプのトランジスタ２８のベース電位
と直流電源１６のマイナス端子の電位との差が約０．７
Ｖ以下の場合にはコレクタ電流４７は０となる。ＭＯＳ
−ＦＥＴ３０はＮＰＮタイプのトランジスタ２８のエミ
ッタに接続された抵抗の値を切り換える働きをしてお
り、ＮＰＮタイプのトランジスタ２８のベース電位が直
流電源１６のマイナス端子の電位に比べ約０．７Ｖ以上
でＭＯＳ−ＦＥＴ３０がＯＮするとＮＰＮタイプのトラ
ンジスタ２８のコレクタ電流４７を大きくする作用があ
る。
２０４への入力信号４４は、スイッチング指令信号４２
を論理反転手段２１および２２と論理積否定手段１０７
と信号遅延手段２６を通して発生させる。この入力信号
４４は、スイッチング指令信号４２を論理反転した信号
を遅延時間ＴＡだけ遅らせたもので、‘Ｌ’レベルをＭ
ＯＳ−ＦＥＴ３０を十分にＯＦＦさせることのできる電
圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３０を十分にＯ
Ｎさせることのできる電圧とする。ＮＰＮタイプのトラ
ンジスタ２８はエミッタホロワ型の回路構成をとり、Ｎ
ＰＮタイプのトランジスタ２８のベース電位と直流電源
１６のマイナス端子の電位との差が約０．７Ｖ以上にな
るとＮＰＮタイプのトランジスタ２８のベース電位とエ
ミッタに接続された抵抗の値で定まるコレクタ電流４７
が流れ、ＮＰＮタイプのトランジスタ２８のベース電位
と直流電源１６のマイナス端子の電位との差が約０．７
Ｖ以下の場合にはコレクタ電流４７は０となる。ＭＯＳ
−ＦＥＴ３０はＮＰＮタイプのトランジスタ２８のエミ
ッタに接続された抵抗の値を切り換える働きをしてお
り、ＮＰＮタイプのトランジスタ２８のベース電位が直
流電源１６のマイナス端子の電位に比べ約０．７Ｖ以上
でＭＯＳ−ＦＥＴ３０がＯＮするとＮＰＮタイプのトラ
ンジスタ２８のコレクタ電流４７を大きくする作用があ
る。
【００４３】ここで、スイッチング指令信号４２とコレ
クタ電流４７の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４７は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
７は比較的大きな電流値となり、遅延時間ＴＡが経過す
るとコレクタ電流４７は比較的小さな電流値となり、ス
イッチング指令信号４２が‘Ｌ’レベルになるとコレク
タ電流４７は０となる。以上が電流制御信号手段１２５
および電流制御手段１２７の動作についての説明であ
る。
クタ電流４７の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４７は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
７は比較的大きな電流値となり、遅延時間ＴＡが経過す
るとコレクタ電流４７は比較的小さな電流値となり、ス
イッチング指令信号４２が‘Ｌ’レベルになるとコレク
タ電流４７は０となる。以上が電流制御信号手段１２５
および電流制御手段１２７の動作についての説明であ
る。
【００４４】次に、電流伝達手段９８の働きについて述
べる。抵抗１１，１０４および１３０、ＰＮＰタイプの
トランジスタ９、ＮＰＮタイプのトランジスタ１２８、
ダイオード１２９および１８１はカレントミラー構成を
とり、ＰＮＰタイプのトランジスタ９が飽和しない範囲
において、ＰＮＰタイプのトランジスタ９のコレクタ電
流４９をＮＰＮタイプのトランジスタ２８のコレクタ電
流４７に対応した電流とする働きをする。
べる。抵抗１１，１０４および１３０、ＰＮＰタイプの
トランジスタ９、ＮＰＮタイプのトランジスタ１２８、
ダイオード１２９および１８１はカレントミラー構成を
とり、ＰＮＰタイプのトランジスタ９が飽和しない範囲
において、ＰＮＰタイプのトランジスタ９のコレクタ電
流４９をＮＰＮタイプのトランジスタ２８のコレクタ電
流４７に対応した電流とする働きをする。
【００４５】ダイオード１８１は電流伝達手段の温度補
正を行うものであり、温度変化によりＮＰＮタイプのト
ランジスタ２８のコレクタ電流４７とＰＮＰタイプのト
ランジスタ９のコレクタ電流４９の比、すなわちミラー
比が変化することをおさえ、抵抗１１、ＰＮＰタイプの
トランジスタ９、ツェナーダイオード９５および９６の
損失が増大することをおさえる働きをしている。
正を行うものであり、温度変化によりＮＰＮタイプのト
ランジスタ２８のコレクタ電流４７とＰＮＰタイプのト
ランジスタ９のコレクタ電流４９の比、すなわちミラー
比が変化することをおさえ、抵抗１１、ＰＮＰタイプの
トランジスタ９、ツェナーダイオード９５および９６の
損失が増大することをおさえる働きをしている。
【００４６】ここで、スイッチング指令信号４２が’
Ｈ’レベルから’Ｌ’レベルに変化した瞬間を考察する
と、ＰＮＰタイプのトランジスタ９のコレクタ電圧が下
降する際、ＰＮＰタイプのトランジスタ９のベース電圧
がコレクタ出力容量Ｃobを流れる電流によって低下し、
ＰＮＰタイプのトランジスタ９のコレクタに電流を漏洩
する結果となって、ゲート信号電圧５０の下降時間が長
くなり、パワーＭＯＳ−ＦＥＴのスイッチング損失を増
大するという結果になる。そこでＮＰＮタイプのトラン
ジスタ１２８とダイオード１２９は、ＰＮＰタイプのト
ランジスタ９のコレクタ電圧が下降する際に、コレクタ
出力容量Ｃobを流れる電流をＮＰＮタイプのトランジス
タ１２８のエミッタ電流によって補う働きをし、ＰＮＰ
タイプのトランジスタ９のベース電圧の低下を防止し、
スイッチング損失を低減する働きをする。抵抗１０４
は、ＮＰＮタイプのトランジスタ１２８のエミッタおよ
びダイオード１２９に電流が流れていない状態において
ＰＮＰタイプのトランジスタ９のベース電圧を直流電源
１５のプラス端子と同電位に固定する働きをし、結果的
にＰＮＰタイプのトランジスタ９のリーク電流を小さく
する働きをする。
Ｈ’レベルから’Ｌ’レベルに変化した瞬間を考察する
と、ＰＮＰタイプのトランジスタ９のコレクタ電圧が下
降する際、ＰＮＰタイプのトランジスタ９のベース電圧
がコレクタ出力容量Ｃobを流れる電流によって低下し、
ＰＮＰタイプのトランジスタ９のコレクタに電流を漏洩
する結果となって、ゲート信号電圧５０の下降時間が長
くなり、パワーＭＯＳ−ＦＥＴのスイッチング損失を増
大するという結果になる。そこでＮＰＮタイプのトラン
ジスタ１２８とダイオード１２９は、ＰＮＰタイプのト
ランジスタ９のコレクタ電圧が下降する際に、コレクタ
出力容量Ｃobを流れる電流をＮＰＮタイプのトランジス
タ１２８のエミッタ電流によって補う働きをし、ＰＮＰ
タイプのトランジスタ９のベース電圧の低下を防止し、
スイッチング損失を低減する働きをする。抵抗１０４
は、ＮＰＮタイプのトランジスタ１２８のエミッタおよ
びダイオード１２９に電流が流れていない状態において
ＰＮＰタイプのトランジスタ９のベース電圧を直流電源
１５のプラス端子と同電位に固定する働きをし、結果的
にＰＮＰタイプのトランジスタ９のリーク電流を小さく
する働きをする。
【００４７】以上が電流伝達手段９８の動作についての
説明である。ここで、スイッチング指令信号４２とＰＮ
Ｐタイプのトランジスタ９のコレクタ電流４９の関係を
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
の時にはコレクタ電流４９は０で、次にスイッチング指
令信号４２が‘Ｈ’レベルに変化してから遅延時間ＴＡ
が経過するまでコレクタ電流４９は比較的大きな電流値
となり、遅延時間ＴＡが経過するとコレクタ電流４９は
比較的小さな電流値となり、スイッチング指令信号４２
が‘Ｌ’レベルになるとコレクタ電流４９は０となる。
説明である。ここで、スイッチング指令信号４２とＰＮ
Ｐタイプのトランジスタ９のコレクタ電流４９の関係を
考察すると、スイッチング指令信号４２が‘Ｌ’レベル
の時にはコレクタ電流４９は０で、次にスイッチング指
令信号４２が‘Ｈ’レベルに変化してから遅延時間ＴＡ
が経過するまでコレクタ電流４９は比較的大きな電流値
となり、遅延時間ＴＡが経過するとコレクタ電流４９は
比較的小さな電流値となり、スイッチング指令信号４２
が‘Ｌ’レベルになるとコレクタ電流４９は０となる。
【００４８】これらを整理すると、スイッチング指令信
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。ただし、本実施例においては、第
５の電流値１６８，第６の電流値１６９，第７の電流値
１７０，第８の電流値１７１を０としている。
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。ただし、本実施例においては、第
５の電流値１６８，第６の電流値１６９，第７の電流値
１７０，第８の電流値１７１を０としている。
【００４９】以上が電流伝達手段９８、電流制御手段１
２６および１２７、電流制御信号手段１２４および１２
５の動作についての説明である。
２６および１２７、電流制御信号手段１２４および１２
５の動作についての説明である。
【００５０】次に、電圧リミット手段９７の働きについ
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流伝達手段９８のＰＮ
Ｐタイプのトランジスタ９が少なくとも第２の電流値１
６５が流れているときに飽和しないようにＰＮＰタイプ
のトランジスタ９のコレクタ電圧の上限を制限する働き
をしていると同時にパワーＭＯＳ−ＦＥＴ１および２の
ゲート電圧の上限を制限する働きをしている。また、ツ
ェナーダイオード９５および９６で構成された電圧リミ
ット手段９７は、電流制御手段１２６のＮＰＮタイプの
トランジスタ２９が少なくとも第４の電流値１６７が流
れているときに飽和しないようにＮＰＮタイプのトラン
ジスタ２９のコレクタ電圧の下限を制限する働きをして
いると同時にパワーＭＯＳ−ＦＥＴ１および２のゲート
電圧の下限を制限する働きをしている。
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流伝達手段９８のＰＮ
Ｐタイプのトランジスタ９が少なくとも第２の電流値１
６５が流れているときに飽和しないようにＰＮＰタイプ
のトランジスタ９のコレクタ電圧の上限を制限する働き
をしていると同時にパワーＭＯＳ−ＦＥＴ１および２の
ゲート電圧の上限を制限する働きをしている。また、ツ
ェナーダイオード９５および９６で構成された電圧リミ
ット手段９７は、電流制御手段１２６のＮＰＮタイプの
トランジスタ２９が少なくとも第４の電流値１６７が流
れているときに飽和しないようにＮＰＮタイプのトラン
ジスタ２９のコレクタ電圧の下限を制限する働きをして
いると同時にパワーＭＯＳ−ＦＥＴ１および２のゲート
電圧の下限を制限する働きをしている。
【００５１】ここで、パワーＭＯＳ−ＦＥＴ１および２
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮでき得る電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦでき得る電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮでき得る電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦでき得る電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
のゲート電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分
にＯＮでき得る電圧で、かつパワーＭＯＳ−ＦＥＴ２が
十分にＯＦＦでき得る電圧で、かつパワーＭＯＳ−ＦＥ
Ｔ１および２のゲートとソース間の耐圧を越えない値と
する必要がある。また、パワーＭＯＳ−ＦＥＴ１および
２のゲート電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十
分にＯＮでき得る電圧で、かつパワーＭＯＳ−ＦＥＴ１
が十分にＯＦＦでき得る電圧で、かつパワーＭＯＳ−Ｆ
ＥＴ１および２のゲートとソース間の耐圧を越えない値
とする必要がある。
【００５２】一般的にＮチャンネルタイプのパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。
【００５３】ここで、スイッチング指令信号４２と直流
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。まず、スイッチング指令信号
４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、Ｐ
ＮＰタイプのトランジスタ９のコレクタ電流４９が流れ
ゲート信号電圧５０は急上昇し、ツェナーダイオード９
５および９６が導通した時点で電圧が固定される。この
ゲート信号電圧５０が上昇するに必要な上昇時間ＴＲ
は、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイオ
ード９５および９６などに含まれる静電容量とコレクタ
電流４９との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないためコレクタ電流４９
を非常に小さな電流としてもその電圧を維持でき、実際
には抵抗１０５を流れる電流値以上に設定すれば十分で
ある。したがって、信号遅延手段２６の遅延時間ＴＡを
上昇時間ＴＲよりやや大きい程度に設定しておけば、上
昇時間ＴＲを小さくでき、かつＰＮＰタイプのトランジ
スタ９や抵抗１１などの電力損失も最小限にできる。
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。まず、スイッチング指令信号
４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、Ｐ
ＮＰタイプのトランジスタ９のコレクタ電流４９が流れ
ゲート信号電圧５０は急上昇し、ツェナーダイオード９
５および９６が導通した時点で電圧が固定される。この
ゲート信号電圧５０が上昇するに必要な上昇時間ＴＲ
は、パワーＭＯＳ−ＦＥＴ１および２やツェナーダイオ
ード９５および９６などに含まれる静電容量とコレクタ
電流４９との関係より定まる。またツェナーダイオード
９５および９６が導通している状態においては、ゲート
信号電圧５０が大きく変化しないためコレクタ電流４９
を非常に小さな電流としてもその電圧を維持でき、実際
には抵抗１０５を流れる電流値以上に設定すれば十分で
ある。したがって、信号遅延手段２６の遅延時間ＴＡを
上昇時間ＴＲよりやや大きい程度に設定しておけば、上
昇時間ＴＲを小さくでき、かつＰＮＰタイプのトランジ
スタ９や抵抗１１などの電力損失も最小限にできる。
【００５４】次に、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、ＮＰＮタイプの
トランジスタ２９のコレクタ電流４８が流れゲート信号
電圧５０は急下降し、ツェナーダイオード９５および９
６が導通した時点で電圧が固定される。このゲート信号
電圧５０が下降するのに必要な時間ＴＦは、パワーＭＯ
Ｓ−ＦＥＴ１および２やツェナーダイオード９５および
９６などに含まれる静電容量とコレクタ電流４８との関
係より定まる。また、ツェナーダイオード９５および９
６が導通している状態においてはゲート信号電圧５０が
大きく変化しないため、コレクタ電流４８を非常に小さ
な電流としてもその電圧を維持でき、実際には抵抗１０
５を流れる電流値以上に設定すれば十分である。したが
って、信号遅延手段２７の遅延時間ＴＢを下降時間ＴＦ
よりやや大きい程度に設定しておけば、下降時間ＴＦを
小さくでき、かつＮＰＮタイプのトランジスタ２９や抵
抗３５などの電力損失も最小限にできる。
レベルから‘Ｌ’レベルに変化すると、ＮＰＮタイプの
トランジスタ２９のコレクタ電流４８が流れゲート信号
電圧５０は急下降し、ツェナーダイオード９５および９
６が導通した時点で電圧が固定される。このゲート信号
電圧５０が下降するのに必要な時間ＴＦは、パワーＭＯ
Ｓ−ＦＥＴ１および２やツェナーダイオード９５および
９６などに含まれる静電容量とコレクタ電流４８との関
係より定まる。また、ツェナーダイオード９５および９
６が導通している状態においてはゲート信号電圧５０が
大きく変化しないため、コレクタ電流４８を非常に小さ
な電流としてもその電圧を維持でき、実際には抵抗１０
５を流れる電流値以上に設定すれば十分である。したが
って、信号遅延手段２７の遅延時間ＴＢを下降時間ＴＦ
よりやや大きい程度に設定しておけば、下降時間ＴＦを
小さくでき、かつＮＰＮタイプのトランジスタ２９や抵
抗３５などの電力損失も最小限にできる。
【００５５】次に、パワーＭＯＳ−ＦＥＴ１および２の
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にあり得ない。
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にあり得ない。
【００５６】次に、ダイオード５，６，７および８の働
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別に付
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別に付けてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有する。した
がって、逆回復時間ｔｒｒが短いダイオード５を別に付
けてかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電
流が流れないようにダイオード７を取り付けている。こ
のダイオード５の逆回復時間ｔｒｒが長いとスイッチン
グ損失が増大するため、なるべくダイオード５は逆回復
時間の短いものを選定することが好ましい。同様に、Ｄ
の状態における電動機巻線端子電圧５１は、電動機巻線
端子５２を流れる電流により下降し、ダイオード６が導
通した時点で固定される。一般的に、Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴにはドレインからソースに電
流を流す働きをする寄生ダイオードが存在するが、この
寄生ダイオードの逆回復時間ｔｒｒが非常に長いという
欠点を有する。したがって、逆回復時間ｔｒｒが短いダ
イオード６を別に付けてかつパワーＭＯＳ−ＦＥＴ２の
寄生ダイオードに電流が流れないようにダイオード８を
取り付けている。このダイオード６の逆回復時間ｔｒｒ
が長いとスイッチング損失が増大するため、なるべくダ
イオード６は逆回復時間の短いものを選定することが好
ましい。
【００５７】以上の説明によりスイッチング指令信号４
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。
【００５８】さらに、ＰＮＰタイプのトランジスタ９の
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８の電流値を変えることにより、ゲート
信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦをある
程度の範囲内で自由に設定でき、これにともなって電動
機巻線端子電圧５１の上昇時間および下降時間もある程
度の範囲内で自由に設定できるという長所を有する。通
常、電動機巻線端子電圧５１の上昇時間および下降時間
は小さくするほどパワーＭＯＳ−ＦＥＴ１およびパワー
ＭＯＳ−ＦＥＴ２などの電力損失が小さくできるため好
ましいが、電気雑音が大きくなるという欠点がある。し
たがって、電気雑音を特に小さくしたい用途ではあえて
電動機巻線端子電圧５１の上昇時間および下降時間を大
きくすることが必要であり、これに容易に対応できる構
成である。
コレクタ電流４９とＮＰＮタイプのトランジスタ２９の
コレクタ電流４８の電流値を変えることにより、ゲート
信号電圧５０の上昇時間ＴＲおよび下降時間ＴＦをある
程度の範囲内で自由に設定でき、これにともなって電動
機巻線端子電圧５１の上昇時間および下降時間もある程
度の範囲内で自由に設定できるという長所を有する。通
常、電動機巻線端子電圧５１の上昇時間および下降時間
は小さくするほどパワーＭＯＳ−ＦＥＴ１およびパワー
ＭＯＳ−ＦＥＴ２などの電力損失が小さくできるため好
ましいが、電気雑音が大きくなるという欠点がある。し
たがって、電気雑音を特に小さくしたい用途ではあえて
電動機巻線端子電圧５１の上昇時間および下降時間を大
きくすることが必要であり、これに容易に対応できる構
成である。
【００５９】また、図１におけるパワーＭＯＳ−ＦＥＴ
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
１および２のゲートとソース間にコンデンサを接続する
ことにより、さらに電動機巻線端子電圧５１の上昇時間
および下降時間を大幅に長くできることはいうまでもな
い。
【００６０】以上が電動機解放信号１５６が‘Ｈ’レベ
ル、つまりフリーランでない状態を指令している場合に
おける電流伝達手段９８、電流制御手段１２６および１
２７、電流制御信号手段１２４および１２５の動作につ
いての説明であるが、次に電動機解放信号１５６が
‘Ｌ’レベル、つまりフリーラン状態を指令している場
合における電流伝達手段９８、電流制御手段１２６およ
び１２７、電流制御信号手段１２４および１２５の動作
についての説明を付け加える。
ル、つまりフリーランでない状態を指令している場合に
おける電流伝達手段９８、電流制御手段１２６および１
２７、電流制御信号手段１２４および１２５の動作につ
いての説明であるが、次に電動機解放信号１５６が
‘Ｌ’レベル、つまりフリーラン状態を指令している場
合における電流伝達手段９８、電流制御手段１２６およ
び１２７、電流制御信号手段１２４および１２５の動作
についての説明を付け加える。
【００６１】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号４２にかかわらず論理積否定手段１０６お
よび１０７の出力信号はともに‘Ｈ’レベルとなり、し
たがって電流制御手段１２７の信号入力端子２０３への
入力信号は‘Ｌ’レベル、電流制御手段１２６の信号入
力端子２０１への入力信号は‘Ｌ’レベルとなる。
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号４２にかかわらず論理積否定手段１０６お
よび１０７の出力信号はともに‘Ｈ’レベルとなり、し
たがって電流制御手段１２７の信号入力端子２０３への
入力信号は‘Ｌ’レベル、電流制御手段１２６の信号入
力端子２０１への入力信号は‘Ｌ’レベルとなる。
【００６２】この状態はいわゆる第５の状態で、第９の
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。
【００６３】第５の状態となると、パワーＭＯＳ−ＦＥ
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となりフリーラン状態が実現できる。第５の状態は、
主に何らかのトラブルが発生した場合などにおいて、電
動機の運転を中断して電動機および制御装置を保護する
ために用いられる。第５の状態への移行は、前記第１の
状態，第２の状態，第３の状態および第４の状態のいず
れの状態からも可能で、電動機解放信号１５６が‘Ｌ’
レベルに変化した瞬間に移行する。逆に、第５の状態か
らは、電動機解放信号１５６が‘Ｈ’レベルに変化した
瞬間に第１の状態または第３の状態へ移行するように構
成している。これは、第５の状態から第２の状態または
第４の状態に移行すると、ゲート信号電圧５０の上昇ま
たは下降に要する時間が非常に長くなり、パワーＭＯＳ
−ＦＥＴ１および２に過大な発熱を生じるため、この防
止策である。しかしながら、第５の状態から他の状態へ
の移行は中断していた電動機の運転を再開することを目
的とする場合が主であり、この場合においては頻度が多
くても数秒に１回程度と低いため、パワーＭＯＳ−ＦＥ
Ｔ１および２の耐量が十分あれば第５の状態から他のす
べての状態へ移行できるような構成とすることもでき
る。
Ｔ１および２のゲート信号電圧５０は抵抗１０５により
電動機巻線端子電圧５１とほぼ同電位となる。したがっ
て、パワーＭＯＳ−ＦＥＴ１および２はともにＯＦＦ状
態となりフリーラン状態が実現できる。第５の状態は、
主に何らかのトラブルが発生した場合などにおいて、電
動機の運転を中断して電動機および制御装置を保護する
ために用いられる。第５の状態への移行は、前記第１の
状態，第２の状態，第３の状態および第４の状態のいず
れの状態からも可能で、電動機解放信号１５６が‘Ｌ’
レベルに変化した瞬間に移行する。逆に、第５の状態か
らは、電動機解放信号１５６が‘Ｈ’レベルに変化した
瞬間に第１の状態または第３の状態へ移行するように構
成している。これは、第５の状態から第２の状態または
第４の状態に移行すると、ゲート信号電圧５０の上昇ま
たは下降に要する時間が非常に長くなり、パワーＭＯＳ
−ＦＥＴ１および２に過大な発熱を生じるため、この防
止策である。しかしながら、第５の状態から他の状態へ
の移行は中断していた電動機の運転を再開することを目
的とする場合が主であり、この場合においては頻度が多
くても数秒に１回程度と低いため、パワーＭＯＳ−ＦＥ
Ｔ１および２の耐量が十分あれば第５の状態から他のす
べての状態へ移行できるような構成とすることもでき
る。
【００６４】なお、本実施例の電流伝達手段９８、電流
制御手段１２６および１２７、電流制御信号手段１２４
および１２５は、第５の電流値１６８，第６の電流値１
６９，第７の電流値１７０および第８の電流値１７１を
０としているが、第１の電流値１６４が第７の電流値１
７０よりも大きな電流値とし、第２の電流値１６５が第
８の電流値１７１よりも大きな電流値とし、第３の電流
値１６６が第５の電流値１６８よりも大きな電流値と
し、第４の電流値１６７が第６の電流値１６９よりも大
きな電流値とし、第１の電流値１６４と第７の電流値１
７０の差が第２の電流値１６５第８のと電流値１７１の
差より大きくし、第３の電流値１６６と第５の電流値１
６８の差が第４の電流値１６７と第６の電流値１６９の
差より大きくすれば、第５の電流値１６８，第６の電流
値１６９，第７の電流値１７０および第８の電流値１７
１を０以外の値とできることはいうまでもない。図２
（ｂ）にその一例を示す。また本実施例の電流伝達手段
９８、電流制御手段１２６および１２７、電流制御信号
手段１２４および１２５は、第５の状態における第９の
電流値も０としているが、第９の電流値も０以外の値と
できることはいうまでもない。つまり、ＰＮＰタイプの
トランジスタ９のコレクタ電流４９とＮＰＮタイプのト
ランジスタ２９のコレクタ電流４８を同一の電流値とす
れば０以外の値とすることができる。
制御手段１２６および１２７、電流制御信号手段１２４
および１２５は、第５の電流値１６８，第６の電流値１
６９，第７の電流値１７０および第８の電流値１７１を
０としているが、第１の電流値１６４が第７の電流値１
７０よりも大きな電流値とし、第２の電流値１６５が第
８の電流値１７１よりも大きな電流値とし、第３の電流
値１６６が第５の電流値１６８よりも大きな電流値と
し、第４の電流値１６７が第６の電流値１６９よりも大
きな電流値とし、第１の電流値１６４と第７の電流値１
７０の差が第２の電流値１６５第８のと電流値１７１の
差より大きくし、第３の電流値１６６と第５の電流値１
６８の差が第４の電流値１６７と第６の電流値１６９の
差より大きくすれば、第５の電流値１６８，第６の電流
値１６９，第７の電流値１７０および第８の電流値１７
１を０以外の値とできることはいうまでもない。図２
（ｂ）にその一例を示す。また本実施例の電流伝達手段
９８、電流制御手段１２６および１２７、電流制御信号
手段１２４および１２５は、第５の状態における第９の
電流値も０としているが、第９の電流値も０以外の値と
できることはいうまでもない。つまり、ＰＮＰタイプの
トランジスタ９のコレクタ電流４９とＮＰＮタイプのト
ランジスタ２９のコレクタ電流４８を同一の電流値とす
れば０以外の値とすることができる。
【００６５】（実施例２） 以下本発明の第２の実施例について、図面を参照しなが
ら説明する。
ら説明する。
【００６６】図４において、１２６および１２７は電流
制御手段、９８は電流伝達手段、１２４および１２５は
電流制御信号手段、１０９は信号処理手段、１４は直流
主電源、１５および１６は直流電源、１０５は抵抗、９
７はツェナーダイオード９５および９６で構成された電
圧リミット手段で、以上は図１の構成と同様なものであ
る。
制御手段、９８は電流伝達手段、１２４および１２５は
電流制御信号手段、１０９は信号処理手段、１４は直流
主電源、１５および１６は直流電源、１０５は抵抗、９
７はツェナーダイオード９５および９６で構成された電
圧リミット手段で、以上は図１の構成と同様なものであ
る。
【００６７】図１の構成と異なるのは、パワーＭＯＳ−
ＦＥＴ１および２とダイオード５，６，７および８を、
逆回復時間ｔｒｒの短い寄生ダイオードを有するＮチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャンネ
ルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点である。
ＦＥＴ１および２とダイオード５，６，７および８を、
逆回復時間ｔｒｒの短い寄生ダイオードを有するＮチャ
ンネルタイプのパワーＭＯＳ−ＦＥＴ１ａとＰチャンネ
ルタイプのパワーＭＯＳ−ＦＥＴ２ａとした点である。
【００６８】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減を図ることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減を図ることができる。
【００６９】
【発明の効果】以上のように本発明は実施例１の構成と
することにより、フローティング状態が本質的になくフ
ローティング時間が０でスイッチング指令信号と電動機
巻線端子の平均電圧が一義的に定まることにより制御誤
差が非常に小さく、温度特性が優れ、かつ消費電力も少
ない優れたＰＷＭインバータ用出力回路を安価に提供す
ることができるものである。さらに必要に応じて、電気
雑音の発生が非常に小さな優れたＰＷＭインバータ用出
力回路を安価に提供することができる。
することにより、フローティング状態が本質的になくフ
ローティング時間が０でスイッチング指令信号と電動機
巻線端子の平均電圧が一義的に定まることにより制御誤
差が非常に小さく、温度特性が優れ、かつ消費電力も少
ない優れたＰＷＭインバータ用出力回路を安価に提供す
ることができるものである。さらに必要に応じて、電気
雑音の発生が非常に小さな優れたＰＷＭインバータ用出
力回路を安価に提供することができる。
【００７０】また第２実施例２の構成とすることによ
り、実施例１と同等な効果を得ることができる。
り、実施例１と同等な効果を得ることができる。
【００７１】最近、パワーＭＯＳ−ＦＥＴの技術が発達
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減を図ることができる。
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては本構成をとることができ、部
品点数の削減を図ることができる。
【図１】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の構成図
タ用出力回路の構成図
【図２】（ａ）本発明の第１の実施例におけるＰＷＭイ
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第１の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第１の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の動作を示す図
【図３】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図
タ用出力回路の動作を示す図
【図４】本発明の第２の実施例におけるＰＷＭインバー
タ用出力回路の構成図
タ用出力回路の構成図
【図５】一般的なＰＷＭインバータの構成を示す略線図
【図６】従来のＰＷＭインバータ用出力回路の構成図
【図７】従来のＰＷＭインバータ用出力回路の動作を示
す図
す図
１，１ａ ＮチャンネルタイプのパワーＭＯＳ−ＦＥＴ ２，２ａ ＰチャンネルタイプのパワーＭＯＳ−ＦＥＴ ５，６，７，８，７８，７９，１２９，１８１，１８２
ダイオード ９ ＰＮＰタイプのトランジスタ １１，３２，３３，３４，３５，８３，８４，８５，８
６，８７，８８，８９，９０，９１，９２，１０４，１
０５，１３０ 抵抗 １４ 直流主電源 １５，１６，９３，９４ 直流電源 ２０，２１，２２，２３，２４，２５，６５ 論理反転
手段 ２６，２７ 信号遅延手段 ２８，２９，７４，７５，７６，７７，１２８ ＮＰＮ
タイプのトランジスタ３０，３１ Ｎチャンネルタイプ
のＭＯＳ−ＦＥＴ ４２，６１，６２ スイッチング指令信号 ４３，４５，４６ 入力信号４７，４８，４９ コレク
タ電流 ５０ ゲート信号電圧 ５２，６３，６４ 電動機巻線端子 ５３ ＰＷＭインバータ用出力回路 ５４ 第１の状態 ５５ 第２の状態 ５６ 第３の状態 ５７ 第４の状態 ５８ 周波数電圧設定手段 ５９ ＰＷＭ制御回路 ６０ 電動機 ６６，６７ オンディレイ回路 ６８，６９ ベースドライブ回路 ７０，７１ パワートランジスタ ７２，７３ ホトカプラ ８０ 反転スイッチング信号 ８１ 上アーム制御信号 ８２ 下アーム制御信号 ５１，５１Ａ，５１Ｂ 電動機巻線端子電圧 ９５，９６ ツェナーダイオード ９７ 電圧リミット手段 ９８ 電流伝達手段 １０６，１０７ 論理積否定手段 １０９ 信号処理手段 １２４，１２５ 電流制御信号手段 １２６，１２７ 電流制御手段 １５６ 電動機解放信号 １５７，１５８ 論理積手段 １５９ 上アームスイッチング信号 １６０ 下アームスイッチング信号 １９０ 制御電源プラス端子 ２０１，２０２，２０３，２０４ 信号入力端子
ダイオード ９ ＰＮＰタイプのトランジスタ １１，３２，３３，３４，３５，８３，８４，８５，８
６，８７，８８，８９，９０，９１，９２，１０４，１
０５，１３０ 抵抗 １４ 直流主電源 １５，１６，９３，９４ 直流電源 ２０，２１，２２，２３，２４，２５，６５ 論理反転
手段 ２６，２７ 信号遅延手段 ２８，２９，７４，７５，７６，７７，１２８ ＮＰＮ
タイプのトランジスタ３０，３１ Ｎチャンネルタイプ
のＭＯＳ−ＦＥＴ ４２，６１，６２ スイッチング指令信号 ４３，４５，４６ 入力信号４７，４８，４９ コレク
タ電流 ５０ ゲート信号電圧 ５２，６３，６４ 電動機巻線端子 ５３ ＰＷＭインバータ用出力回路 ５４ 第１の状態 ５５ 第２の状態 ５６ 第３の状態 ５７ 第４の状態 ５８ 周波数電圧設定手段 ５９ ＰＷＭ制御回路 ６０ 電動機 ６６，６７ オンディレイ回路 ６８，６９ ベースドライブ回路 ７０，７１ パワートランジスタ ７２，７３ ホトカプラ ８０ 反転スイッチング信号 ８１ 上アーム制御信号 ８２ 下アーム制御信号 ５１，５１Ａ，５１Ｂ 電動機巻線端子電圧 ９５，９６ ツェナーダイオード ９７ 電圧リミット手段 ９８ 電流伝達手段 １０６，１０７ 論理積否定手段 １０９ 信号処理手段 １２４，１２５ 電流制御信号手段 １２６，１２７ 電流制御手段 １５６ 電動機解放信号 １５７，１５８ 論理積手段 １５９ 上アームスイッチング信号 １６０ 下アームスイッチング信号 １９０ 制御電源プラス端子 ２０１，２０２，２０３，２０４ 信号入力端子
フロントページの続き (72)発明者 岸 亨 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−284740（ＪＰ，Ａ) 特開 平６−121540（ＪＰ，Ａ) 特開 平６−233548（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 H02M 7/537 H02M 7/5387
Claims (4)
- 【請求項１】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、第１，第２，第３および第４のダイオード
と、 電流流入端子と第１および第２の電流流出端子を有し、
前記第２の電流流出端子から流出する電流に対応した電
流を前記第１の電流流出端子から流出させる働きをする
電流伝達手段と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する第１の電流制御手段と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する第２の電流制御手段と、 直流主電源と、 前記直流主電源のプラス端子にマイナス端子を接続した
第１の直流電源と、 前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと第３のダイオードのカソードを接続し、 第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、 第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流伝達手段の第１の電流
流出端子と前記第２の電流制御手段の電流入力端子を接
続し、 前記電流伝達手段の第２の電流流出端子と前記第１の電
流制御手段の電流入力端子を接続し、 前記第１の直流電源のプラス端子と前記電流伝達手段の
電流流入端子を接続し、第１または第２のパワーＭＯＳ
−ＦＥＴのゲートとソース間に抵抗と正および負の双方
向の電圧に対してツェナー現象を有する電圧リミット手
段を並列に接続した構成を有し、 前記電流伝達手段および前記第２の電流制御手段が、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第１の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第１の電流より小さな電流を第
７の電流値として、第１の電流値と第７の電流値の差で
第１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第２の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第２の電流より小さな電流を第
８の電流値として、第２の電流値と第８の電流値の差で
第１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第
２の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第５の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第５の電流より小さな電流を第
３の電流値として、第５の電流値と第３の電流値の差で
第１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第６の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第６の電流より小さな電流を第
４の電流値として、第６の電流値と第４の電流値の差で
第２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第
４の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第９の電流値とし前記第２の電流制御手段の電流入
力端子より流入する電流も第９の電流値として第１のパ
ワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双
方を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記第２の電流制御手段が、 ＮＰＮタイプのトランジスタとＮチャンネルタイプの第
３のＭＯＳ−ＦＥＴと第５のダイオードを有し、 前記ＮＰＮタイプのトランジスタのコレクタを電流入力
端子とし、 前記ＮＰＮタイプのトランジスタのエミッタと前記第３
のＭＯＳ−ＦＥＴのドレインを抵抗を介して接続し、 前記ＮＰＮタイプのトランジスタのベースと前記第５の
ダイオードのアノードを接続したものを第１の信号入力
端子とし、 前記第５のダイオードのカソードを制御電源プラス端子
に接続し、 前記第３のＭＯＳ−ＦＥＴのゲートを第２の信号入力端
子とし、 前記ＮＰＮタイプのトランジスタのエミッタを抵抗を介
して前記第２の直流電源のマイナス端子に接続し、 前記第３のＭＯＳ−ＦＥＴのソースを前記第２の直流電
源のマイナス端子に接続した構成を有するＰＷＭインバ
ータ用出力回路。 - 【請求項２】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、 電流流入端子と第１および第２の電流流出端子を有し、
前記第２の電流流出端子から流出する電流に対応した電
流を前記第１の電流流出端子から流出させる働きをする
電流伝達手段と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する第１の電流制御手段と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する第２の電流制御手段と、 直流主電源と、 前記直流主電源のプラス端子にマイナス端子を接続した
第１の直流電源と、 前記直流主電源のマイナス端子にプラス端子を接続した
第２の直流電源を備え、第１のパワーＭＯＳ−ＦＥＴの
ドレインと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流伝達手段の第１の電流
流出端子と前記第２の電流制御手段の電流入力端子を接
続し、 前記電流伝達手段の第２の電流流出端子と前記第１の電
流制御手段の電流入力端子を接続し、 第１の直流電源のプラス端子と前記電流伝達手段の電流
流入端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段を並列に接続した構成
を有し、 前記電流伝達手段および前記第２の電流制御手段が、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第１の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第１の電流より小さな電流を第
７の電流値として、第１の電流値と第７の電流値の差で
第１のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを導通状態から非導通
状態へと移行させる第１の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第２の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第２の電流より小さな電 流を第
８の電流値として、第２の電流値と第８の電流値の差で
第１のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第
２の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第５の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第５の電流より小さな電流を第
３の電流値として、第５の電流値と第３の電流値の差で
第１のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態
へ、第２のパワーＭＯＳ−ＦＥＴを非導通状態から導通
状態へと移行させる第３の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第６の電流値とし前記第２の電流制御手段の電流入
力端子より流入し、前記第６の電流より小さな電流を第
４の電流値として、第６の電流値と第４の電流値の差で
第２のパワーＭＯＳ−ＦＥＴの導通状態を持続させる第
４の状態と、 前記電流伝達手段の第１の電流流出端子より流出する電
流を第９の電流値とし前記第２の電流制御手段の電流入
力端子より流入する電流も第９の電流値として第１のパ
ワーＭＯＳ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双
方を非導通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成とし、前記第２の電流制御手段が、 ＮＰＮタイプのトランジスタとＮチャンネルタイプの第
３のＭＯＳ−ＦＥＴと第５のダイオードを有し、 前記ＮＰＮタイプのトランジスタのコレクタを電流入力
端子とし、 前記ＮＰＮタイプのトランジスタのエミッタと前記第３
のＭＯＳ−ＦＥＴのドレインを抵抗を介して接続し、 前記ＮＰＮタイプのトランジスタのベースと前記第５の
ダイオードのアノードを接続したものを第１の信号入力
端子とし、 前記第５のダイオードのカソードを制御電源プラス端子
に接続し、 前記第３のＭＯＳ−ＦＥＴのゲートを第２の信号入力端
子とし、 前記ＮＰＮタイプのトランジスタのエミッタを抵抗を介
して前記第２の直流電源のマイナス端子に接続し、 前記第３のＭＯＳ−ＦＥＴのソースを前記第２の直流電
源のマイナス端子に接続した構成を有するＰＷＭインバ
ータ用出力回路。 - 【請求項３】前記第５の電流値、または前記第６の電流
値または前記第７の電流値または前記第８の電流値また
は前記第９の電流値を０とした、請求項１または請求項
２記載のＰＷＭインバータ用出力回路。 - 【請求項４】正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段が、互いのアノードま
たはカソードを共通にかつ直列に接続した２個のツェナ
ーダイオードとした、請求項１または請求項２または請
求項３記載のＰＷＭインバータ用出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08528695A JP3228058B2 (ja) | 1995-04-11 | 1995-04-11 | Ｐｗｍインバータ用出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08528695A JP3228058B2 (ja) | 1995-04-11 | 1995-04-11 | Ｐｗｍインバータ用出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08289557A JPH08289557A (ja) | 1996-11-01 |
| JP3228058B2 true JP3228058B2 (ja) | 2001-11-12 |
Family
ID=13854334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08528695A Expired - Fee Related JP3228058B2 (ja) | 1995-04-11 | 1995-04-11 | Ｐｗｍインバータ用出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228058B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3678891B2 (ja) * | 1997-08-07 | 2005-08-03 | 松下電器産業株式会社 | Ｐｗｍインバータ用出力回路 |
-
1995
- 1995-04-11 JP JP08528695A patent/JP3228058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08289557A (ja) | 1996-11-01 |
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