KR0146203B1 - 반도체 집적회로의 회로소자값 조정회로 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 회로소자값 조정회로에 관한 것으로, 특히 일정 전류를 흘러주면 녹는 소자인 재핑(ZAPPING)소자를 이용하여 저항등의 수동소자 값을 사용자가 원하는 특정한 값으로 조정하는 회로소자값 조정회로에 관한 것이다.
본 발명의 반도체 집적회로의 회로소자값 조정회로는 재핑을 실행하기 위한 재핑인에이블신호EN, 재핑데이타를 입력하기 위한 다수의 입력신호 A1~An, 입력된 재핑데이타에 따라 재핑을 실행하는 다수의 재핑회로(100, 200, 300), 재핑실행후 재핑이 정상적으로 실행된 경우 더 이상의 재핑이 실행되지 않도록 입력된 데이타를 차단하고 재핑의 정상여부를 알 수 있는 모니터출력신호 MONB를 출력하는 입력신호차단회로(400), 다수의 재핑회로(100, 200, 300)로부터 출력되는 다수의 제1제어신호들에 따라 X단과 Y단 사이에 사용자가 원하는 최적의 임피던스를 갖기 위하여 수동소자인 다수의 저항 R1~Rn과 각각의 저항에 병렬로 연결된 다수의 스윙칭수단S21~S2n으로 구성된 임피던스조정회로(500)로 구성되어 있다.

Description

반도체 집적회로의 회로소자값 조정회로
제1도는 종래의 반도체 집적회로의 회로소자값 조정회로.
제2도는 본 발명의 반도체 집적회로의 회로소자값 조정회로이다.
본 발명은 반도체 집적회로의 회로소자값 조정회로에 관한 것으로, 특히 일정 전류를 흘러주면 녹는 소자인 재핑(ZAPPING)소자를 이용하여 저항등의 수동소자 값을 사용자가 원하는 특정한 값으로 조정하는 회로소자값 조정회로에 관한 것이다.
정밀하고 특정한 값이 요구되는 수동소자를 포함하는 반도체 집적회로 설계시 각 수동소자를 특정한 값으로 조정하기 위하여 메탈(METAL), 폴리실리콘(POLYSILICON), 또는 제너(ZENER)다이오드등을 재핑소자로 사용한다.
제1도는 재핑소자를 사용하여 X단과 Y단 사이의 저항값을 다수의 입력신호에 의하여 조정할 수 있는 종래의 회로소자값 조정회로에 관한 것으로 입력차단신호LOCK을 수신하여 다수의 재핑소자의 재핑이 실행된 후 입력신호들을 차단하는 입력신호차단회로(10), 다수의 재핑소자를 녹이거나(퓨징:FUSING) 또는 재핑소자를 퓨징되지 않도록 하는 재핑을 실행하여 재핑소자의 퓨징여부가 결정되는 재핑회로(20) 및 수동소자인 다수의 저항 R1~Rn과 각각의 저항에 병렬로 연결된 다수의 스윙칭수단S11~S1n으로 구성된 임피던스조정회로(30)으로 구성되어 있다.
제1도에서 재핑인에이블신호EN이 하이논리값을 가질 때 재핑을 실행하며 재핑 실행 결과 X단과 Y단 사이의 저항값들이 사용자가 원하는 특정한 최적의 임피던스를 갖으면 입력차단신호LOCK에 하이논리값을 입력하여 다수의 입력신호 A1~An은 차단되어 더 이상의 재핑은 실행되지 않는다.
상기의 종래의 반도체 집적회로의 회로소자값 조정회로는 재핑을 실행한 후 재핑이 정상적으로 수행되었는지를 확인하기 위하여 별도의 테스트를 행하여야하고 재핑이 정상적으로 수행되었음을 확인한 후 노이즈에 의한 재핑회로의 오동작을 방지하기 위하여 외부에서 하이논리값을 입력하기 위한 입력차단신호LOCK가 반드시 있어야 하는 문제점을 가지고 있다.
본 발명의 목적은 재핑이 정상적으로 수행되었는지를 내부회로에서 스스로 인식하여 재핑이 정상적으로 수행되었으면 다수의 입력신호를 스스로 차단함으로써 더 이상의 재핑이 수행되지 않도록 하는 반도체 집적회로의 회로소자값 조정회로를 제공하는데 있다.
본 발명의 다른 목적은 재핑실행후 재핑이 정상적으로 수행되었는지를 알 수 있는 신호를 외부로 출력하는 반도체 집적회로의 회로소자값 조정회로를 제공하는데 있다.
상기의 목적들을 달성하기 위하여 본 발명의 반도체 집적회로의 회로소자값 조정회로는 일정 전류가 흐르면 녹는 소자인 다수의 재핑소자를 이용하여 두 단자 사이에 결정된 회로소자값을 특정한 값으로 조정하기 위한 회로에 있어서, 입력신호를 반전시킨 신호를 수신하여 입력신호의 데이타값에 따라 상기의 재핑소자에 전류를 흘려주어 재핑소자를 퓨징시키거나 전류를 흘려주지 않아 재핑소자가 퓨징되지 않게 하여 상기의 두 단자 사이의 회로소자값을 조정하기 위한 제어신호를 출력하고, 상기의 재핑소자를 퓨징하고자 하는 경우 정상적으로 퓨징이 수행되었는지의 여부를 나타내는 재핑신호를 출력하는 적어도 한쌍의 재핑회로들, 상기의 제어신호들에 따라 상기의 두 단자 사이의 회로소자값을 조정할 수 있는 임피던스조정수단 및 상기의 재핑신호들에 따라 상기의 재핑회로들의 입력신호들을 차단하는 모니터출력신호를 출력하는 입력신호차단수단을 구비한 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 반도체 집적회로의 회로소자값 조정회로에 관해서 더욱 상세히 설명하고자 한다.
제1도는 종래의 반도체 집적회로의 회로소자값 조정회로로 이의 동작은 다음과 같다.
재핑인에이블신호EN와 입력차단신호LOCK에 각각 로우논리값을 입력하여 비활성화(INACTIVE)상태로 만들어 주고 다수의 입력신호A1~An에 하이 또는 로우 논리값을 입력해 주면 입력신호에 입력된 데이터에 따라 스위치S11~S1n은 단락(SHORT) 또는 개방(OPEN)되어 X단과 Y단 사이의 사용자가 원하는 최적의 저항값을 갖을 수 있는 최적의 입력데이타인 재핑데이타를 알 수 있다. 재핑을 실행하기 위하여 재핑인에이블신호EN에 하이 논리값을 입력하고 다수의 입력신호A1~An에 재핑데이타를 입력한다. 예를들어 i번째의 입력신호Ai의 입력데이타가 로우일경우에는 스위치S1i는 오프되어 재핑소자Zi는 퓨징되지 않고 입력신호Ai의 입력데이타가 하이일경우에는 스위치S1i는 온되어 재핑소자Zi는 퓨징된다. 재핑실행후 재핑이 정상적으로 실행되었는지를 확인하기 위하여 X단과 Y단에 연결된 외부회로를 통해 테스트를 한다. 테스트 결과 사용자가 원하는 최적의 임피던스가 아닌 경우, 즉 재핑소자가 퓨징되어야 할 곳이 퓨징되지 않은 경우에는 다시 재핑소자를 퓨징하기 위하여 재핑을 실행한다. 재핑이 정상적으로 수행되어 회로소자값 조정회로가 사용자가 원하는 최적의 임피던스를 갖는 경우에는 노이즈에 의하여 재핑이 더 이상 실행되지 않도록 외부에서 입력차단신호LOCK에 하이논리값을 입력함으로써 스위치S는 온되고 재핑소자Z21은 퓨징된다. 따라서 다수의 입력신호A1~An의 입력데이타들은 차단되므로 재핑은 더 이상 실행될 수 없다.
상기의 종래의 반도체 집적회로의 회로소자값 조정회로는 재핑을 실행한 후 재핑이 정상적으로 수행되었는지를 확인하기 위하여 별도의 테스트를 행하여야하고 재핑이 정상적으로 수행되었음을 확인한 후 노이즈에 의한 재핑회로의 오동작을 방지하기 위하여 외부에서 하이논리값을 입력하기 위한 입력차단신호LOCK가 반드시 필요하다.
제2도는 본 발명의 반도체 집적회로의 회로소자값 조정회로이다.
본 발명의 반도체 집적회로의 회로소자값 조정회로는 재핑을 실행하기 위한 재핑인에이블신호EN, 재핑데이타를 입력하기 위한 다수의 입력신호A1~An, 입력된 재핑데이타에 따라 재핑을 실행하는 다수의 재핑회로(100, 200, 300), 재핑실행후 재핑이 정상적으로 실행된 경우 더 이상의 재핑이 실행되지 않도록 입력된 데이터를 차단하고 재핑의 정상여부를 알 수 있는 모니터출력신호MONB를 출력하는 입력신호차단회로(400), 다수의 재핑회로(100, 200, 300)로부터 출력되는 다수의 제1제어신호들에 따라 X단과 Y단 사이에 사용자가 원하는 최적의 임피던스를 갖기 위하여 수동소자인 다수의 저항 R1~Rn과 각각의 저항에 병렬로 연결된 다수의 스윙칭수단S21~S2n으로 구성된 임피던스조정회로(500)로 구성되어 있으며 다수의 재핑회로들은 각각 동일한 구성으로 구현되어 있다.
제1재핑회로(100)는 재핑소자를 가지고 있는 재핑블록(110), 재핑블록(110)의 재핑소자를 제어하는 제1스위칭제어수단인 제1낸드게이트(140), 제2낸드게이트(150), 임피던스조정회로(500)의 스위칭수단S21를 제어하기 위한 제1제어신호B1을 출력하는 제1앤드게이트(160), 재핑의 정상여부를 나타내는 재핑신호M1을 출력하는 제1배타논리합회로(170)로 구성되며 재핑블록(110)은 제1스위칭제어수단(140)의 논리값에 따라 단락 또는 개방되는 제1스위칭수단S1, 제1스위칭수단S1과 직렬로 연결된 저항R12, 제1스위칭수단S1이 개방된 경우 퓨징이 이루어지지 않고 제1스위칭수단S1이 단락된 경우 퓨징이 일어나는 재핑소자(130), 재핑소자를 퓨징하고자 하는 경우 짧은시간에 퓨징이 이루어질 수 있도록 재핑소자의 퓨징구동전류를 증가시키기 위한 바이폴라트랜지스터Q1, 재핑소자가 퓨징된 경우 공급전압으로 풀업(PULL-UP)하기 위한 풀업저항R11 및 재핑소자가 퓨징된 경우 로우논리값을 출력하고 퓨징되지 않은 경우 하이논리값을 출력하는 제1인버터(120)로 구성되어 있다.
제1재핑회로(100)에서 제1스위칭수단인 제1낸드게이트(140)의 제1입력은 재핑인에이블신호EN과 연결되어 있고 제2입력은 입력신호A1을 반전시킨 제2인버터(180)의 출력과 연결되어 있으며 제3입력은 입력신호차단회로(400)의 출력인 모니터출력신호MONB와 연결되어 있다. 제2낸드게이트(150)의 제1입력은 제2인버터(180)의 출력과 연결되어 있고 제2입력은 모니터출력신호MONB와 연결되어 있다. 제2낸드게이트(150)의 출력은 제2스위칭제어수단인 제1앤드게이트(160)의 제1입력 및 제1배타논리합회로(170)의 제1입력과 연결되어 있다. 제1앤드게이트(160)의 다른 입력 및 제1배타논리합회로(170)의 다른 입력은 제1인버터(120)의 출력과 연결되어 있다. 입력신호차단회로(400)는 재핑회로의 재핑블록(110)과 동일한 구성을 갖는 재핑블록(410), 제2인버터(420), 재핑소자(430) 및 재핑블록(410)의 제3스위칭수단S3의 온 또는 오프를 제어하기 위한 스위칭제어수단(440)으로 구성되어 있다. 스위칭제어수단(440)은 제3낸드게이트(441)와 제1노아게이트(442)로 구성되어 있으며 제3낸드게이트(441)의 하나의 입력은 재핑인에이블신호EN과 연결되어 있고 다른 입력은 제1노아게이트(442)의 출력과 연결되어 있다. 제1노아게이트(442)의 입력은 다수의 재핑회로(100, 200, 300)의 출력인 재핑신호들 M1~Mn과 각각 연결되어 있다.
본 발명의 실시예에서는 N개의 입력신호A1~An으로 구성되어 있으므로 다수의 재핑회로도 N개 필요하다.
본 발명의 실시예에서 재핑블록(110)의 제1스위칭수단S1과 재핑블록(410)의 제3스위칭수단S3는 피모스(PMOS)트랜지스터로 구현되어 있으나 이들을 씨모스(CMOS)전송게이트로도 구현할 수 있다.
본 발명의 실시예에서 수동소자인 저항들을 사용자가 원하는 특정값으로 조정하기 위한 반도체 집적회로의 회로소자값 조정회로이나 임피던스조정회로(500)에 저항들 대신에 저항 이외의 수동소자인 캐패시터를 사용함으로서 X단과 Y단 사이의 캐패시터를 사용자가 원하는 특정값으로 조정할 수 있다.
상기의 구성에 의거 본 발명의 반도체 집적회로의 회로소자값 조정회로의 동작은 다음과 같다.
다수의 재핑회로는 동일한 구성을 가지므로 제1재핑회로의 동작만을 설명한다. X단과 Y단 사이에 구비된 수동소자 R1~Rn을 조합하여 사용자가 원하는 최적의 임피던스값을 갖도록 회로소자값을 조정하기 위하여 먼저 재핑소자를 퓨징하거나 퓨징되지 않도록 하기 위한 최적의 입력데이타를 찾기 위하여 재핑인에이블신호EN에 로우논리값을 입력한다. 로우논리값에 의해 제1스위칭제어수단(140)의 출력은 재핑블록(110)의 제1스위칭수단S1은 오프되고 재핑소자(130)은 퓨징되지 않으므로 제1인버터(120)의 출력은 하이가 된다. 입력신호차단회로(400)의 제3낸드게이트(441)는 로우논리값을 갖는 재핑인에이블신호EN이 입력되므로 제3스위칭제어수단(440)은 하이논리값을 갖게되고 재핑블록(410)의 재핑소자(430)는 퓨징이 발생되지 않으므로 제3인버터(420)의 출력인 모니터출력신호MONB는 하이논리값을 갖게된다. 따라서 임피던스조정회로(500)의 제2스위칭수단들을 제어하는 제1제어신호들B1~Bn은 각각 입력신호에 입력된 입력데이타와 동일한 데이터를 갖는다. 예를들어 입력신호A1이 하이일 경우 제1제어신호B1은 하이논리값을 갖으며 이는 임피던스조정회로(500)의 제2스위칭수단S2를 오프시키므로 제1임피던스회로(510)의 임피던스값은 R1이 된다. 반대로 입력신호A1에 로우논리값을 입력하면 제2스위칭수단S2는 온되어 단락되므로 제1임피던스회로(510)의 임피던스값은 영이 된다. 상기와 같은 방법으로 입력신호A2~An의 입력데이타를 변화시켜 임피던스조정회로(500)의 X단과 Y단에 연결된 외부회로에 의해 X단과 Y단 사이에 사용자가 원하는 최적의 임피던스값을 얻을 수 있는 최적의 입력데이타를 찾을 수 있다. 최적의 입력데이타를 찾은 후 재핑을 실행하기 위하여 재핑인에이블신호EN에 하이논리값을 입력하고 입력신호A1~An에 최적의 입력데이타를 입력한다.
제1재핑회로(100)의 입력신호A1에 입력되는 최적의 입력데이타가 하이논리값을 갖는다면 제1스위칭제어수단인 제1낸드게이트(140)의 출력은 하이가 되어 재핑블록(110)의 제1스위칭수단S1은 오프되어 재핑소자(130)은 퓨징되지 않는다. 따라서 제2스위칭제어수단인 제1앤드게이트(160)의 출력은 하이가 되어 임피던스조정회로(500)의 제1임피던스회로(510)의 제2스위칭수단S21은 오프되어 제1임피던스회로(510)의 임피던스값은 R1이 된다. 제1재핑회로(100)의 출력인 재핑신호M1은 로우논리값을 갖는다.
반대로 제1재핑회로(100)의 입력신호A1에 입력되는 최적의 입력데이타가 로우논리값을 갖는다면 제1스위칭제어수단(140)의 출력은 로우가 되어 제1스위칭수단S1은 온된다. 제1스위칭수단S1과 직렬로 연결된 저항R12에 흐르는 전류를 I라 하면 바이폴라트랜지스터Q1에 의해 공급전압Vdd로부터 바이폴라트랜지스터Q1에 흐르는 전류는 바이폴라트랜지스터Q1의 전송률(Transport factor)을 β라 하면 βI의 높은 전류가 흐른다.
따라서 재핑소자(130)에 I+βI의 높은 전류가 흘러 재핑소자(130)는 퓨징되고 제1인버터(120)의 출력은 재핑블록(110)의 풀업저항R11에 의해 로우가 되며 제2스위칭제어수단인 제1앤드게이트(160)의 출력인 제1제어신호B1은 로우가 된다. 임피던스조정회로(500)의 제1임피던스회로(510)의 제2스위칭수단S21은 온되어 단락되므로 제1임피던스회로(510)의 임피던스값은 영이 된다. 제1재핑회로(100)의 재핑신호(M1)은 로우논리값을 출력한다.
상기와 같은 방법으로 제2재핑회로(200), 제n재핑회로(300)은 사용자가 원하는 최적의 입력데이타의 논리값에 따라 각각의 재핑소자의 퓨징여부가 결정되고 이에 따라 임피던스조정회로(500)의 X단과 Y단 사이의 임피던스값은 사용자가 원하는 최적의 값으로 고정된다.
상기와 같이 사용자가 재핑소자를 퓨징시키기 위한 입력데이타를 입력하여 재핑소자가 올바르게 퓨징되거나 재핑소자를 퓨징시키지 않는 입력데이타를 입력하여 재핑소자가 퓨징되지 않은 경우, 즉 다수의 재핑회로들이 모두 다 정상적으로 재핑을 수행한 경우에는 각각의 재핑신호들 M1~Mn은 모두 로우논리값을 가지므로 입력신호차단회로(400)의 제3스위칭제어수단(440)은 로우논리값을 출력하여 재핑블록(410)의 제3스위칭수단(410)은 온되어 재핑소자(430)는 퓨징되고 모니터출력신호MONB는 로우논리값을 출력하여 재핑이 정상적으로 수행되었음을 외부에서 모니터 할 수 있다. 모니터출력신호MONB는 제1재핑회로(100)의 제2낸드게이트(150), 제2재핑회로(200)의 제2낸드게이트(150), n번째의 제n재핑회로(300)의 제2낸드게이트(150)의 하나의 입력에 입력되므로 제2낸드게이트들의 출력은 항상 하이논리값을 갖는다. 따라서 정상적으로 재핑이 실행되면 회로소자값 조정회로는 입력신호차단회로(400)의 재핑소자(430)를 퓨징시키고 더 이상의 재핑이 실행되지 않도록 모니터출력신호MONB에 의해 입력신호A1~An에 입력된 입력데이타에 영향을 받지 않도록 제2낸드게이트들에 의해서 입력신호A1~An는 차단된다.
그러나 재핑블록의 재핑소자를 퓨징하고자 하였으나 퓨징이 되지 않은 경우, 즉 입력신호에 노이즈가 발생하거나 퓨징시간이 충분히 길지않아서 비정상적으로 재핑이 발생한 경우 예를들어 제1재핑회로(100)의 재핑소자(130)를 퓨징하고자 입력신호A1에 로우논리값을 입력하였으나 퓨징이 이루어지지 않았다면 제1인버터(120)의 출력은 하이논리값을 갖게되어 배타논리합회로(170)의 출력인 제1재핑신호M1은 하이논리값을 출력하고 입력신호차단회로(400)의 제3스위칭제어수단(440)의 출력은 하이논리값을 갖게되어 재핑블록(410)의 재핑소자(430)는 퓨징이 실행되지 않고 모니터출력신호MONB는 전의 상태와 동일한 하이논리값을 출력한다. 따라서 사용자는 하이논리값을 갖는 모니터출력신호MONB에 의해 비정상적으로 재핑이 수행된 것을 알 수 있으며 정상적인 재핑을 실행하도록 다시 재핑을 실행한다.
상기와 같이 본 발명의 반도체 집적회로의 회로소자값 조정회로는 재핑이 정상적으로 수행되었는지를 내부회로에서 스스로 인식하여 재핑이 정상적으로 수행되었으면 더 이상의 재핑이 수행되지 않도록 입력신호를 차단함으로서 별도의 입력차단신호가 필요없고 사용자는 재핑의 정상여부를 확인하기 위하여 별도의 테스트를 할 필요가 없다.

Claims (16)

  1. 전류가 흐르면 녹는 소자인 다수의 재핑소자를 이용하여 두 단자 사이에 결정된 회로소자값을 특정한 값으로 조정하기 위한 회로에 있어서, 입력신호를 반전시킨 신호를 수신하여 입력신호의 데이타값에 따라 상기의 재핑소자에 전류를 흘려주어 재핑소자를 퓨징시키거나 전류를 흘려주지 않아 재핑소자가 퓨징되지 않게 하여 상기의 두 단자 사이의 회로소자값을 조정하기 위한 제어신호를 출력하고, 상기의 재핑소자를 퓨징하고자 하는 경우 정상적으로 퓨징이 수행되었는지의 여부를 나타내는 재핑신호를 출력하는 적어도 한쌍의 재핑회로들; 상기의 제어신호들에 따라 상기의 두 단자 사이의 회로소자값을 조정할 수 있는 임피던스조정수단; 및 상기의 재핑신호들에 따라 상기의 재핑회로들의 입력신호들을 차단하는 모니터출력신호를 출력하는 입력신호차단수단을 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  2. 제1항에 있어서, 상기의 재핑회로는 입력신호에 따라 재핑소자의 퓨징여부를 제어하는 제1스위칭제어수단; 상기의 제1스위칭제어수단의 출력이 로우일 때 재핑소자가 퓨징되어 로우논리값을 출력하고 하이일 때 재핑소자가 퓨징되지 않아 하이 논리값을 출력하는 재핑블록; 입력신호를 반전시킨 신호와 상기의 모니터출력신호를 부정논리곱하는 제1낸드게이트수단; 상기의 재핑블록의 출력 및 상기의 제1낸드게이트수단의 출력을 수신하여 임피던스조정수단의 회로소자값을 특정한 임피던스값을 갖도록 제어하기 위한 상기의 제어신호들을 출력하는 제2스위칭제어수단; 상기의 재핑블록의 출력 및 상기의 제1낸드게이트수단의 출력을 수신하여 재핑소자의 퓨징여부가 정상적으로 수행될 때에는 로우논리값을 출력하고 비정상적으로 수행될 때에는 하이논리값을 출력하는 배타논리곱수단을 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  3. 제2항에 있어서, 상기의 재핑블록은 상기의 제1스위칭제어수단의 출력이 로우일 때 단락되어 재핑소자에 전류를 흘려주어 재핑소자를 퓨징시키고 하이일 때 개방되어 재핑소자가 퓨징되지 않도록 하는 제1스위칭수단; 재핑소자가 퓨징될 때 전압을 풀업(PULL-UP)하기 위한 풀업저항; 재핑소자가 퓨징될 때 로우논리값을 출력하고 퓨징되지 않을 때 하이논리값을 출력하는 인버터수단을 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  4. 제3항에 있어서, 상기의 재핑블록은 상기의 제1스위칭수단이 단락될 때 더 높은 전류를 재핑소자에 흐르게 해 주는 바이폴라트랜지스터를 더 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  5. 제2항에 있어서, 상기의 제1스위칭제어수단은 부정논리곱수단으로 구성되고 부정논리곱수단의 제1입력은 재핑인에이블신호가 입력되고 제2입력은 입력신호를 반전시킨 신호가 입력되고 제3입력은 상기의 모니터출력신호가 입력되는 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  6. 제2항에 있어서, 상기의 제2스위칭제어수단은 논리곱수단으로 구성되고 논리곱수단의 제1입력은 상기의 재핑블록의 출력과 연결되고 제2입력은 상기의 부정논리곱수단의 출력과 연결되어 있는 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  7. 제3항에 있어서, 상기의 제1스위칭수단은 피모스트랜지스터로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  8. 제3항에 있어서, 상기의 제1스위칭수단은 씨모스전송게이트로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  9. 제1항에 있어서, 상기의 임피던스조정수단은 상기의 제어신호들에 따라 온 또는 오프 되는 제2스위칭수단들; 및 상기의 각각의 제2스위칭수단들과 병렬로 연결된 수동소자인 저항들로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  10. 제1항에 있어서, 상기의 임피던스조정수단은 상기의 제어신호들의 논리값에 따라 온 또는 오프 되는 제2스위칭수단들; 및 상기의 각각의 제2스위칭수단들과 병렬로 연결된 수동소자인 캐패시터들로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  11. 제1항에 있어서, 상기의 입력신호차단수단은 상기의 재핑신호들에 따라 재핑소자의 퓨징여부를 제어하는 제3스위칭제어수단; 및 상기의 제3스위칭제어수단의 출력이 로우일 때 재핑소자가 퓨징되어 로우논리값을 출력하고 하이일 때 재핑소자가 퓨징되지 않아 하이 논리값을 출력하는 재핑블록을 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  12. 제11항에 있어서, 상기의 재핑블록은 상기의 제3스위칭제어수단의 출력이 로우일 때 단락되어 재핑소자에 전류를 흘려주어 재핑소자를 퓨징시키고 하이일 때 개방되어 재핑소자가 퓨징되지 않도록 하는 제3스위칭수단; 재핑소자가 퓨징될 때 전압을 풀업(PULL-UP)하기 위한 풀업저항; 재핑소자가 퓨징될 때 로우논리값을 퓨징되지 않을 때 하이논리값을 출력하는 인버터수단을 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  13. 제12항에 있어서, 상기의 재핑블록은 상기의 제3스위칭수단이 단락될 때 더 높은 재핑소자에 흐르게 해 주는 바이폴라트랜지스터를 더 구비한 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  14. 제11항에 있어서, 상기의 제3스위칭제어수단은 상기의 재핑신호들을 수신하여 이들을 부정논리합하는 부정논리합수단; 및 상기의 부정논리합수단의 출력과 상기의 재핑인에이블신호가 입력되어 이들을 부정논리곱하는 제2낸드게이트로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  15. 제12항에 있어서, 상기의 제3스위칭수단은 피모스트랜지스터로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
  16. 제12항에 있어서, 상기의 제3스위칭수단은 씨모스전송게이트로 구성된 것을 특징으로 하는 반도체 집적회로의 회로소자값 조정회로.
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