CN102163604B - 一种电阻修正电路 - Google Patents
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Abstract
本发明涉及一种电阻修正电路，它包括第一熔丝、第二熔丝、第一MOS晶体管、第二MOS晶体管、依次串联的第二电阻、第五电阻、第六电阻和第三电阻以及依次串联在一电源与地之间的第四电阻和第三熔丝，其中，所述第一熔丝与第五、第六电阻并联，所述第二熔丝与第二电阻并联；所述第一MOS晶体管与第三电阻并联，所述第二MOS晶体管与第六电阻并联，且该第一MOS晶体管和第二MOS晶体管的栅极同时连接到所述第四电阻和第三熔丝之间。本发明在设置熔丝的不同状态时，可以根据要求随意独立的设定修正电阻减小或者增大的步长，从而使得集成电路的电流精度满足指标范围。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种电阻修正电路。
背景技术
集成电路制造过程中产生的工艺偏差、设计时采用的器件模型与实际器件有偏差等原因，会造成集成电路成品的某些参数值与设计指标之间有偏差。例如，同一批集成电路的基准电压不会是一个固定的值，这些值往往呈现为高斯分布。当这些随机分布值达不到产品指标所要求的精度时，必须采用一些方法将它们修正到所要求的精度。由于这些值经常与集成电路里面电阻值的大小有一定的数学关系，因此，通过修正电阻值的大小，可以将这些偏差进行修正。
如图1所示，现有的电阻修正电路包括依次串联的第二电阻R2’、第一电阻R1’和第三电阻R3’，还包括依次串联在电源VDD与地之间的第四电阻R4’和第三熔丝F3’，且第二电阻R2’两端并联有第二熔丝F2’，第一电阻R1’两端并联有第一熔丝F1’，第三电阻R3’两端并联有MOS晶体管M1’，该MOS晶体管M1’的栅极连接在第四电阻R4’和第三熔丝F3’之间。熔丝没有熔断时，其电阻值非常小，为短路状态；熔丝熔断后，电阻值非常大，为开路状态。若第三熔丝F3’没有熔断，则MOS晶体管M1’的栅极电平为低，MOS晶体管M1’关断，此时，节点NOD1与节点NOD3之间的电阻值为第三电阻R3’的电阻值；若第三熔丝F3’熔断，则MOS晶体管M1’的栅极电平为高，MOS晶体管M1’导通，此时，节点NOD1与节点NOD3之间短路。由此可知，只要改变第一熔丝F1’、第二熔丝F2’和第三熔丝F3’的状态，就可以修正节点NOD1与节点NOD2之间的电阻值。
第一熔丝F1’、第二熔丝F2’和第三熔丝F3’的状态与节点NOD1、节点NOD2之间的电阻值的对应关系见表1：
表1
由表1可见，通过设置不同的熔丝状态，可以将节点NOD1和节点NOD2之间的电阻值增大或者减少，即可以设定修正电阻的增大步长和减少步长。
但是，现有的电阻修正电路存在这样一个缺点，即一旦根据基于增大这两个节点电阻值的要求而设定了第一电阻R1’、第二电阻R2’、第三电阻R3’的大小，那么这两个节点电阻的减小值也相应的设定了。例如：当第一熔丝F1’烧断，即对应表1中的001状态时，当期望这两个节点的电阻值增大R1’时，只需设定第一电阻R1’的值，但是这就会使得在第三熔丝F3’和第一熔丝F1’熔断，即对应表1中101状态时，则这两个节点的电阻值肯定为第一电阻R1’大小，而实际上期望的却可能是另外一个比第一电阻R1’小(或者大)的值，因此，现有电阻修正电路的修正精度较低，迫切需要对其进行改进。
发明内容
为了解决上述现有技术存在的问题，本发明旨在提供一种改进的电阻修正电路，以实现可以独立设定修正电阻的增大步长和减少步长的目的。
本发明所述的一种电阻修正电路，它包括第一熔丝、第二熔丝、第一MOS晶体管、第二MOS晶体管、依次串联的第二电阻、第五电阻、第六电阻和第三电阻以及依次串联在一电源与地之间的第四电阻和第三熔丝，其中，
所述第一熔丝与第五、第六电阻并联，所述第二熔丝与第二电阻并联；
所述第一MOS晶体管与第三电阻并联，所述第二MOS晶体管与第六电阻并联，且该第一MOS晶体管和第二MOS晶体管的栅极同时连接到所述第四电阻和第三熔丝之间。
在上述的电阻修正电路中，所述第二MOS晶体管的栅极通过一非门连接到所述第四电阻和第三熔丝之间。
由于采用了上述的技术解决方案，本发明通过设置了第五电阻和第六电阻，即将图1中的第一电阻R1’分成了两部分，并在第六电阻上并联一第二MOS晶体管，从而可以通过设定第五电阻和第六电阻的大小来分别设定修正电阻增大和减小的步长，即当设置熔丝的不同状态时，可以根据要求随意独立的设定修正电阻减小或者增大的步长，从而使得集成电路的电流精度满足指标范围。
附图说明
图1是现有技术的电阻修正电路的结构示意图；
图2是本发明一种电阻修正电路的较佳实施例之一的结构示意图；
图3是本发明一种电阻修正电路的较佳实施例之二的结构示意图。
具体实施方式
下面结合附图，对本发明的实施例进行详细说明。
如图2所示，本发明的较佳实施例之一，即一种电阻修正电路包括第一熔丝F1、第二熔丝F2、第一MOS晶体管M1、第二MOS晶体管M2、依次串联的第二电阻R2、第五电阻R5、第六电阻R6和第三电阻R3以及依次串联在一电源VDD与地之间的第四电阻R4和第三熔丝F3，其中，
第一熔丝F1并联在第五电阻R5和第六电阻R6两端，第二熔丝F2与第二电阻R2并联；第一MOS晶体管M1与第三电阻R3并联，第二MOS晶体管M2与第六电阻R2并联，且该第一MOS晶体管M2和第二MOS晶体管M2的栅极同时连接到第四电阻R4和第三熔丝R3之间。
基于上述电路结构，第一熔丝F1、第二熔丝F2和第三熔丝F3的状态与节点NOD1、节点NOD2之间的电阻值的对应关系可见表2：
表2
以第一熔丝F1烧断的情况以及第一熔丝F1、第三熔丝F3同时烧断的情况，即表2中001状态和101状态为例：001状态时，节点NOD1、节点NOD2之间的电阻值为R3+R5+R6，电阻增大的步长为R5+R6；101状态时，节点NOD1、节点NOD2之间的电阻值为R5，电阻减小的步长为R3-R5。由此可见，电阻增大和减小的步长可分别独立的设定，从而提高了修正精度。
如图3所示，本发明的较佳实施例之二，即在图1所示的电阻修正电路结构的基础上，使第二MOS晶体管M2的栅极通过一非门1连接到第四电阻R4和第三熔丝F3之间。此时，第一熔丝F1、第二熔丝F2和第三熔丝F3的状态与节点NOD1、节点NOD2之间的电阻值的对应关系可见表3：
表3
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
Claims (2)
1.一种电阻修正电路，其特征在于，所述修正电路包括第一熔丝、第二熔丝、第一MOS晶体管、第二MOS晶体管、依次串联的第二电阻、第五电阻、第六电阻和第三电阻以及依次串联在一电源与地之间的第四电阻和第三熔丝，第一MOS晶体管和第二MOS晶体管的类型相同，且均为N型MOS晶体管，其中，
所述第一熔丝与第五、第六电阻并联，所述第二熔丝与第二电阻并联；
所述第一MOS晶体管与第三电阻并联，所述第二MOS晶体管与第六电阻并联，且该第一MOS晶体管和第二MOS晶体管的栅极同时连接到所述第四电阻和第三熔丝之间。
2.根据权利要求1所述的电阻修正电路，其特征在于，所述第二MOS晶体管的栅极通过一非门连接到所述第四电阻和第三熔丝之间。
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