CN101958640A - 带有带隙基准结构的欠压锁存电路 - Google Patents

Abstract

本发明公开了一种带有带隙基准结构的欠压锁存电路，包括分压器、带隙基准电路、比较器和逻辑电路，其特征在于：所述带隙基准电路和比较器采用带隙基准比较器实现，带隙基准比较器由带隙基准结构和负载构成，分压器的分压电压输出端连接带隙基准比较器的比较电压输入端，带隙基准比较器的输出端连接逻辑电路的输入端，经逻辑电路整形后构成欠压锁存电路的控制输出端；逻辑电路与分压器间设有反馈控制回路，当带隙基准比较器输出高电平时，逻辑电路经反馈控制回路使分压器输出较高的分压电压。本发明通过设计带隙基准结构构建了带隙基准比较器，电路结构明显简化，电路面积更小，成本更低；响应速度快；温度漂移小；功耗低。

Description

带有带隙基准结构的欠压锁存电路

技术领域

本发明涉及一种电源的保护电路，具体涉及一种欠压锁存电路，特别适用于电源管理集成电路中使用。

背景技术

随着集成电路技术的发展，人们对电源管理芯片的开关频率、传输延迟、稳定性、功耗等各种要求越来越高，以保证电源在电压波动的情况下能够可靠的工作。

一般的电源芯片上电启动时，电源会通过输入端的等效电阻和电容对其充电，使得电源芯片的电压逐步上升，直到电压上升到芯片的开启电压时电路正常工作。然而若系统的负载电流较大，有可能把电路的电压拉低到开启电压以下，出现一开启就关断的情况。为了保证电路正常进入启动状态并且稳定工作，同时也为了电路工作时电源电压的波动不会对整个电路和系统造成损害，一般使用所谓的欠压锁存（UVLO，Under Voltage Lock Out）电路对电源电压进行实时监控和锁存。

绝大多数芯片的UVLO电路结构是由电源分压电路、带隙基准电路、比较器（电压比较触发器）和数字逻辑组成，如附图1所示。

 VCC通过分压电路产生的分压信号V _A 与带隙基准电路产生的稳定信号（代表V _on 和V _off 相对于分压信号相同的分压比例）进行迟滞比较：

当V _CC 由低到高变化时，若V _CC <V _on ，则UVLO为“1”；

若V _CC >V _on ，则UVLO为“0”。

当V _CC 由高到低变化时，若V _CC >V _off ，则UVLO为“0”；

若V _CC <V _off ，则UVLO为“1”。

电压特性曲线如附图2所示。

实现图1中的带隙基准电路和电压比较触发器电路的方法有很多种，但是绝大多数方法都是把它们当作分立模块对待，先利用成熟的带隙基准技术和电压比较技术做出相应的模块，再把它们拼接到一起。

这些方法中存在的问题主要是：

(1)虽然带隙基准电路可以在电源电压正常变化范围内产生一个精准的参考电压值，但是这不是说带隙基准电路正常工作对电源电压没有要求。任何过大或者过小的电源电压都不会使得带隙基准电路产生正确的电压值以供比较器参考，这势必会对欠压锁存功能产生重大影响。

 (2)通常用CMOS工艺实现比较器，虽然功耗较低，但是响应速度不高，这会影响芯片的可靠性。

 (3)电路占用面积过大，在实现整个功能时，需要分别制作电阻分压电路、带隙基准电路、比较器电路和数字逻辑电路，不利于成本的降低，同时功耗也相对较高。

发明内容

本发明目的是提供一种带有带隙基准结构的欠压锁存电路，通过改进电路结构，提高芯片的可靠性，节省芯片面积。

为达到上述目的，本发明采用的技术方案是：一种带隙基准比较器，由带隙基准结构和负载构成，所述带隙基准结构由第一三极管、第二三极管、第一电阻和第二电阻构成，第一三极管和第二三极管的基极连接构成比较电压输入端，第一三极管的发射极经第一电阻连接第二三极管的发射极，第二三极管的发射极经第二电阻接地，所述负载包括三对镜像电流源，第一镜像电流源的电流源支路串联在电源和第一三极管的集电极之间，第二镜像电流源的电流源支路串联在电源和第二三极管的集电极之间，第三镜像电流源的电流源支路串联在第一镜像电流源的镜像支路与地之间，第三镜像电流源的镜像支路串联在第二镜像电流源的镜像支路与地之间，第二镜像电流源镜像支路与第三镜像电流源镜像支路的连接点为带隙基准比较器的输出端。

一种带有带隙基准结构的欠压锁存电路，包括分压器、带隙基准电路、比较器和逻辑电路，所述带隙基准电路和比较器采用上述带隙基准比较器实现，分压器的分压电压输出端连接带隙基准比较器的比较电压输入端，带隙基准比较器的输出端连接逻辑电路的输入端，经逻辑电路整形后构成欠压锁存电路的控制输出端(UVLO)；逻辑电路与分压器间设有反馈控制回路，当带隙基准比较器输出高电平时，逻辑电路经反馈控制回路使分压器输出较高的分压电压。

上述技术方案中，所述带隙基准比较器的电源端经齐纳管与供电电源连接。

上述技术方案中，参见附图3所示，第一三极管Q₁、第二三极管Q₂、第一电阻R₁和第二电阻R₂构成带隙基准结构，I₁～I₆为镜像电流源做负载，带隙基准结构和负载共同构成带隙基准比较器，其输出接逻辑电路，最终输出UVLO控制电源的关闭或开启。该逻辑电路同时反馈到分压器中，控制芯片的开启电压和关闭电压，以及滞回区间（图2所示）。芯片电源V_CC经过分压器产生的电压V_A输送到Q₁、Q₂的基极，在带隙基准结构中，取Q1与Q2的发射极面积比为n:1，那么两个晶体管的跨导关系是：

                                                (1)

由于R₁和R₂的射极反馈作用，所以Q₁和Q₂的等效跨导是：

                                       (2)

将(2)式中

用(1) 式代入并整理，得：

            (3)

而，

                                         (4)

一般选择g_m2R₁>>1，则G_m1<G_m2。于是，当芯片的电源电压V_CC波动时，Q₁的集电极电流I_C1相对于Q₂的集电极电流I_C2变化量要小。正是基于这种集电极电流变化量的快慢，带隙基准比较器以I_C1为参考端来比较I_C1和I_C2大小，最终通过镜像负载输出高低电平，详细分析如下：

当V_CC由低压逐步上升时分以下三种情况：

1：当V_CC <V_on时，V_A<V_REF，I_C1< I_C2，I₆工作在线形区，V_X=“0”，逻辑电路反馈控制不动作，V_A仍小于V_REF（注：V_REF为当I_C1=I_C2时V_A电压值）。

2：当V_CC =V_on时，V_A=V_REF，I_C1=I_C2，这时所有镜像对管都处于饱和区且电流相等。

3：当V_CC >V_on时，V_A>V_REF，I_C1> I_C2，I₄工作在线形区，V_X=“1”，逻辑电路反馈控制与情况1相反动作，V_A进一步大于V_REF。

当V_CC由高压逐步下降时亦分以下三种情况：

1：当V_CC>V_off时，同上3。但是注意此时的V_off不等于V_on，这是因为在上述情况3与上述情况1中逻辑电路反馈控制不同，导致分压器在A点的电压值V_CC乘以不同的系数。

2：当V_CC=V_off时，类似于上述2。

3：当V_CC<V_off时，同上1。

从上面的分析可知，当I_C1=I_C2时，带隙基准比较器各个镜像对管都工作在饱和区，此时V_A的电压值非常关键。设此时V_A电压为V_REF，根据带隙基准原理可以得到

                     (8)

由于V_BE具有负的温度系数，V_T具有正的温度系数，只要适当的选择R₁、R₂的比值，就可以实现几乎零温度系数的带隙电压。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：

1．本发明通过设计带隙基准结构构建了带隙基准比较器，电路结构明显简化，电路面积更小，成本更低；响应速度快；温度漂移小；功耗低。

以电源控制芯片为例：

面积：

改进前，以CSMC 0.5um BCD工艺要580um×300um=0.174mm ² ，

改进后，以CSMC 0.5um BCD工艺要320um×150um=0.048 mm ² 。

    面积减少：(0.174-0.048)/ 0.174×100%=72.4%

响应时间：  

改进前，响应时间为100ns，

改进后，响应时间为60ns

响应时间降低：(100-60)/100*100%=40%

温度系数：  

改进前，温度系数为1428ppm/℃，

改进后，温度系数为1391ppm/℃

温漂提高：(1428-1391)/1428*100%=1.0%

功耗：  

改进前，功耗为4.6mW，

改进后，功耗为150uW

功耗降低：(4.6-0.15)/4.6*100%=96.7%。

 2．本发明通过设置反馈控制回路由逻辑电路控制分压器输出不同的分压电压，从而不需要设置两种基准电压，只要在两种情况下分别获得不同的分压即可实现带隙比较，简化了电路结构。

附图说明

图1是现有技术中欠压锁存电路的结构框图；

图2是欠压锁存电路的电压特性曲线图；

图3是本发明实施例的欠压锁存电路的结构图；

图4是实施例的电路图。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

实施例一：参见附图3所示，一种带有带隙基准结构的欠压锁存电路，包括分压器、带隙基准比较器和逻辑电路，所述带隙基准比较器，由带隙基准结构和负载构成，所述带隙基准结构由第一三极管Q₁、第二三极管Q₂、第一电阻R₁和第二电阻R₂构成，第一三极管Q₁和第二三极管Q₂的基极连接构成比较电压输入端，第一三极管Q₁的发射极经第一电阻R₁连接第二三极管Q₂的发射极，第二三极管Q₂的发射极经第二电阻R₂接地，所述负载包括三对镜像电流源，第一镜像电流源的电流源支路I₁串联在电源和第一三极管的集电极之间，第二镜像电流源的电流源支路I₂串联在电源和第二三极管的集电极之间，第三镜像电流源的电流源支路I₅串联在第一镜像电流源的镜像支路I₃与地之间，第三镜像电流源的镜像支路I₆串联在第二镜像电流源的镜像支路I₄与地之间，第二镜像电流源镜像支路I₄与第三镜像电流源镜像支路I₆的连接点为带隙基准比较器的输出端V_x。分压器的分压电压输出端V_A连接带隙基准比较器的比较电压输入端，带隙基准比较器的输出端连接逻辑电路的输入端，经逻辑电路整形后构成欠压锁存电路的控制输出端UVLO；逻辑电路与分压器间设有反馈控制回路，当带隙基准比较器输出高电平时，逻辑电路经反馈控制回路使分压器输出较高的分压电压。其中，所述带隙基准比较器的电源端V_aa经齐纳管与供电电源连接。

图4为本实施例的一种具体结构电路。在该结构中Q₁、Q₂、R₁和R₂构成带隙基准结构，电流镜M₁、M₂、M₃、M₄、M₅和M₆为其有源负载，R₃、R₄、R₅、R₆和M₉组成电阻分压器，R₇、M₇、R₈和M₈是两个比较器构成逻辑电路。V_CC为芯片外接电源引脚，引脚V_aa是V_CC经过齐纳管得到的电源电压，引脚UVLO 的值为“高电平”时关闭芯片所有逻辑操作，起到欠压锁存的目的，反之欠压锁存无效。

当V_CC由低压逐步上升时分以下三种情况：

1：当V_CC <V_on时，I_C1< I_C2，M6工作在线形区，V_X=“0”，M₉导通，UVLO=“1”。

2：当V_CC =V_on时，I_C1=I_C2，这时所有镜像对管都处于饱和区且电流相等。由于PMOS导通电阻较NMOS导通电阻大2~3倍，选择V_aa=5V，则X点电位大于M₇的阈值电压， M₇管导通且首先工作在饱和区，选择M₇，M₈管的宽长比相等，R₇=R₈，此时UVLO=V_GS9=V_aa-I_D7R₇，只要适当选择M₇、M₈管的宽长比和电阻R₇、R₈的大小，就能使得UVLO仍然输出高电平，从而达到关断基准电源和锁存整个芯片的目的。此时，M₉导通。

3：当V_CC >V_on时，I_C1> I_C2，M4工作在线形区，V_X=“1”，M₉关闭，UVLO=“0”。

当V_CC由高压逐步下降时亦分以下三种情况：

1：当V_CC>V_off时，同上3。

2：当V_CC=V_off时，类似于上2，但M₇首先工作于线性区，M₉ 关闭，UVLO=“0”。

3：当V_CC<V_off时，同上1。

现在再分别计算V_on和V_off。当电源电压V_CC升高到尚未达到UVLO的开启电压V_on时，UVLO输出高电平，且M₉处于导通状态（忽略其导通电阻），此时A点电压为

                               (9)

只有V_A>V_REF时，UVLO的电平才会翻转，这样就得到了开启电压的门限值V_on

                                     (10)

                              (11)

同理

                                       (12)

那么，UVLO的滞回区间是

                  (13)

上述例子仅是本发明的特定实例，决不能视为对本发明的限制。

Claims (3)

1.一种带隙基准比较器，其特征在于：由带隙基准结构和负载构成，所述带隙基准结构由第一三极管、第二三极管、第一电阻和第二电阻构成，第一三极管和第二三极管的基极连接构成比较电压输入端，第一三极管的发射极经第一电阻连接第二三极管的发射极，第二三极管的发射极经第二电阻接地，所述负载包括三对镜像电流源，第一镜像电流源的电流源支路串联在电源和第一三极管的集电极之间，第二镜像电流源的电流源支路串联在电源和第二三极管的集电极之间，第三镜像电流源的电流源支路串联在第一镜像电流源的镜像支路与地之间，第三镜像电流源的镜像支路串联在第二镜像电流源的镜像支路与地之间，第二镜像电流源镜像支路与第三镜像电流源镜像支路的连接点为带隙基准比较器的输出端。

2.一种带有带隙基准结构的欠压锁存电路，包括分压器、带隙基准电路、比较器和逻辑电路，其特征在于：所述带隙基准电路和比较器采用权利要求1所述带隙基准比较器实现，分压器的分压电压输出端连接带隙基准比较器的比较电压输入端，带隙基准比较器的输出端连接逻辑电路的输入端，经逻辑电路整形后构成欠压锁存电路的控制输出端(UVLO)；逻辑电路与分压器间设有反馈控制回路，当带隙基准比较器输出高电平时，逻辑部件经反馈控制回路使分压器输出较高的分压电压，反之输出较低的分压电压。

3.根据权利要求2所述的带有带隙基准结构的欠压锁存电路，其特征在于：所述带隙基准比较器的电源端经齐纳管与供电电源连接。

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