CN106774601A - 一种并联稳压电路 - Google Patents

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Abstract

一种并联稳压电路，属于电子集成电路技术领域。包括由第一PMOS管M1、第二PMOS管M2、第一三极管Q1、第二三极管Q2、第一电阻R1和第二电阻R2组成的基准部分，以及由第二三极管Q2、第三电阻R3、第四电阻R4、第三PMOS管M3和第一电容C1构成的反馈部分，实现了齐纳管的I‑V特性，可替代齐纳管在电路中工作。本发明可利用普通BCD工艺实现，工艺简单；具有较小的静态电流，降低了功耗；采用负反馈结构实现并联稳压结构，有较高的稳压精度。

Description

一种并联稳压电路
技术领域
本发明涉及集成电路设计领域，具体来说是设计一种替代齐纳管在宽输入范围电压调整器中工作的电路。
背景技术
随着科技的发展与社会的进步，便携式设备已经深入到了每个人的日常生活之中，而长续航的要求，需要更加高效的功率变换器。
根据功率管工作状态的不同，功率变换器有开关变换器和线性变换器之分。开关变换器中的功率管有两个工作状态，即导通状态ON和完全截止状态OFF。开关变换器具有高效率、高输出电流、低静态电流等特点，随着集成度的提高，许多新型DC-DC转换器的外围电路仅需电感和滤波电容。但该类电源控制器的输出纹波和开关噪声较大、成本相对较高。LDO即low dropout regulator，是一种低压差线性稳压器。相比之下，低压差线性稳压器的突出优点是具有最低的成本，最低的噪声和最低的静态电流。
常规利用齐纳管的低压差线性稳压器LDO如图1所示，该电路由调整管MT、取样电阻R1和R2、放大器A、齐纳管D和电流源IB组成。其中齐纳管工作在反向击穿状态，其阴极电压为基准电压VREF。采样电压VF在放大器A的反相输入端，与加在同相输入端的基准电压VREF相比较。两者的差值经放大器A放大后，控制调整管MT的栅极电压，从而稳定输出电压VOUT。当输出电压VOUT降低时，采样电压VF低于基准电压VREF，因此放大器A的输出电压增加，从而使电压调整器的输出电压VOUT升高。相反，若输出电压VOUT超过设定值，即采样电压VF高于基准电压VREF，放大器A的输出电压降低，从而使电压调整器的输出电压VOUT降低。
利用齐纳管的击穿特性的线性稳压器，由于结构简单、鲁棒性好等优点得到了广泛应用。尤其是齐纳管的线性稳压器不需要启动电流，稳定性好，所以更加受高输入电压应用的青睐。但齐纳管有以下3个缺点：第一，工艺复杂，需要BCD工艺中额外的掩膜版Mask；第二，其工作电流较大，限制了应用范围；第三，受工艺的影响，精度不高。
发明内容
本发明所要解决的，就是发明一种具有齐纳管稳压特性，可以替代齐纳管工作的稳压电路，本发明可以利用普通BCD工艺实现，且具有较小的静态电流，较高的稳压精度。
本发明的技术方案为：
一种并联稳压电路，包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一三极管Q1、第二三极管Q2和第一电容C1，
所述第一PMOS管M1和第二PMOS管M2构成电流镜，第一PMOS管M1的栅极和漏极互连并连接第二PMOS管M2的栅极和第一三极管Q1的集电极，第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极相连，第二PMOS管M2的漏极连接第三PMOS管M3的栅极和第二三极管Q2的集电极；
第一电容C1连接在第三PMOS管M3的源极和栅极之间，第三PMOS管M3的漏极接地；
第一三极管Q1的发射极通过第一电阻R1和第二电阻R2的串联结构后接地，第一电阻R1和第二电阻R2的串联点接第二三极管Q2的发射极，第二PMOS管M2的源极通过第三电阻R3和第四电阻R4的串联结构后接地，第一三极管Q1和第二三极管Q2的基极相连并连接第三电阻R3和第四电阻R4的串联点。
本发明的有益效果为：采用电路结构代替齐纳管，可以利用普通BCD工艺实现；具有较小的静态电流，降低了功耗；采用带隙基准以及负反馈结构实现并联稳压结构，有较高的稳压精度。
附图说明
图1是传统低压差线性稳压器LDO结构示意图。
图2是采用齐纳管的常规电压调整器。
图3是本发明提出的一种并联稳压电路。
图4是本发明提出的一种并联稳压电路的I-V特性图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
选取宽输入范围电压调整器为一实施例，在本实施例中，将本发明提供的一种并联稳压电路代替齐纳管工作。
如图2所示为齐纳管在宽输入范围电压调整器中的典型应用电路图，包括第一NMOS管M4，第二NMOS管M5，第五电阻R5，第一齐纳管Z1；第一NMOS管M4的漏极连接第二NMOS管M5的栅极和第五电阻R5的一端，第五电阻R5的另一端和第二NMOS管M5的漏极连接输入电压VIN，第一NMOS管M4的源极接齐纳管Z1的阴极，齐纳管Z1的阳极接地；第一NMOS管M4的栅极与第二NMOS管M5的源极相连并作为该宽输入范围电压调整器的输出节点，输出电压为VOUT。
其中第二NMOS管M5充当调整管，第一NMOS管M4是反馈中重要的一环。若因为负载原因负载电流ILOAD从ILOAD2突降为ILOAD1(ILOAD2>ILOAD1)，而第二NMOS管M5的电流IDS5并不能突然降低，因此在那个瞬间IDS5>ILOAD1，表现为对输出节点充电，输出电压VOUT的电压升高。因为第一齐纳管Z1的稳压特性，第一NMOS管M4的源端电压VP保持不变，因此第一NMOS管M4的栅源电压差VGS4升高，流过第一NMOS管M4的电流IDS4增加，进而第二NMOS管M5的栅电压即H点电压VH＝Vin-R5*IDS4降低。对第二NMOS管M5进行分析，其栅电压VH降低，源电压VOUT升高，因此栅源电压差VGS5＝VH-VOUT降低，导致IDS5减小。此刻，IDS5<ILOAD1表现为输出节点放电，输出电压VOUT降低。
负载电流ILOAD升高时，根据同样的分析方法可知，输出电压VOUT仍保持恒定。因此，整个过程是个负反馈过程，输出电压VOUT保持恒定。
如图3所示，是本发明提出的一种并联稳压电路，可替代图2中的齐纳管。包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一三极管Q1、第二三极管Q2和第一电容C1，所述第一PMOS管M1和第二PMOS管M2构成电流镜，第一PMOS管M1的栅极和漏极互连并连接第二PMOS管M2的栅极和第一三极管Q1的集电极，第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极相连并连接图2中第一NMOS管M4的源极，第二PMOS管M2的漏极连接第三PMOS管M3的栅极和第二三极管Q2的集电极；第一电容C1连接在第三PMOS管M3的源极和栅极之间，第三PMOS管M3的漏极接地；第一三极管Q1的发射极通过第一电阻R1和第二电阻R2的串联结构后接地，第一电阻R1和第二电阻R2的串联点接第二三极管Q2的发射极，第二PMOS管M2的源极通过第三电阻R3和第四电阻R4的串联结构后接地，第一三极管Q1和第二三极管Q2的基极相连并连接第三电阻R3和第四电阻R4的串联点。
本发明的工作原理为：
首先分析主体部分，即由第一PMOS管M1，第二PMOS管M2，第一三极管Q1，第二三极管Q2，第一电阻R1，第二电阻R2组成的基准部分，第一三极管Q1和第二三极管Q2的基极电压为基准电压VREF。第一三极管Q1，第二三极管Q2的基极连接在一起，发射极通过第一电阻R1连接在一起。由此，第一电阻R1上的压降为
其中，VBE2和VBE1分别为Q2，Q1的发射结电压，VT为热电压，IC2和IC1分别为Q2，Q1的集电极电流，IS2和IS1分别为Q2，Q1的发射结反向饱和电流。AE1、AE2分别是第一三极管Q1、第二三极管Q2的发射极面积，设定
则第一电阻R1上的压降
VR1＝ΔVBE＝VT·lnn (3)
则第一电阻R1上的电流为PTAT电流，静态值较小。
第一PMOS管M1，第二PMOS管M2组成电流镜结构，设电流镜之比为1：m，则
其中，IDS2和IDS1分别为M2，M1的电流，和分别为M2，M1的宽长比。对于第一三极管Q1和第二三极管Q2，基极电流很小，则
IE1≈IDS1 (6)
IE2＝IR1≈IDS2 (7)
联立上式，得
IE2≈IR1·m (8)
则流过第二电阻R2的电流为
则基准电压VREF为
由上式可知，基于VT具有正温度系数，VBE具有负温度系数，合适选取m、n的取值和第一电阻R1与第二电阻R2的比值，可以实现基准电压VREF的零温漂特性。
然后分析由第二三极管Q2、第三电阻R3、第四电阻R4、第三PMOS管M3和第一电容C1构成的反馈部分。当基准电压VREF升高ΔV时，第二三极管Q2集电极电流IC2的增量为ΔIC2，第一三极管Q1集电极电流IC1的增量为ΔIC1。分析第一三极管Q1、第二三极管Q2和第一电阻R1组成的网络可知，ΔIC2>ΔIC1，即IC2>IC1。第一PMOS管M1、第二PMOS管M2构成电流镜，使得IDS2＝IDS1＝IC1。考虑第二PMOS管M2的漏极即节点A可知，IDS2<IC2，所以节点A电压VA降低。对于第三PMOS管M3而言，第三PMOS管M3的源端电压VP降低。由于右侧第四电阻R4、第三电阻R3组成的分压支路存在，故基准电压VREF亦降低，最终基准电压VREF稳定在预设值，即上文基准部分的分析。
同理，当基准电压VREF降低时，节点A的电压VA升高。对于第三PMOS管M3而言，第三PMOS管M3的源端电压VP升高。由于右侧第四电阻R4、第三电阻R3组成的分压支路存在，故基准电压VREF亦升高，最终VREF也将稳定在预设值。
因此，整个过程是个负反馈结构，带隙基准以及负反馈结构实现并联稳压结构。基准电压VREF保持恒定，也即第三PMOS管M3的源端电压VP保持恒定。图3所示电路实现了电流变化时，电压保持不变的特性，因此可以代替图2中的第一齐纳管Z1。
图3所示的一种并联稳压电路的I-V特性如图4所示，可见本发明所提出的电路实现了齐纳管的I-V特性，也即齐纳管在反向击穿时，其电流增加而电压保持恒定。而且此电路实现的反向电压可通过电阻R3与R4的比例进行调整。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种并联稳压电路，包括第一PMOS管(M1)、第二PMOS管(M2)、第三PMOS管(M3)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一三极管(Q1)、第二三极管(Q2)和第一电容(C1)，
其特征在于，所述第一PMOS管(M1)和第二PMOS管(M2)构成电流镜，第一PMOS管(M1)的栅极和漏极互连并连接第二PMOS管(M2)的栅极和第一三极管(Q1)的集电极，第一PMOS管(M1)、第二PMOS管(M2)和第三PMOS管(M3)的源极相连，第二PMOS管(M2)的漏极连接第三PMOS管(M3)的栅极和第二三极管(Q2)的集电极；
第一电容(C1)连接在第三PMOS管(M3)的源极和栅极之间，第三PMOS管(M3)的漏极接地；
第一三极管(Q1)的发射极通过第一电阻(R1)和第二电阻(R2)的串联结构后接地，第一电阻(R1)和第二电阻(R2)的串联点接第二三极管(Q2)的发射极，第二PMOS管(M2)的源极通过第三电阻(R3)和第四电阻(R4)的串联结构后接地，第一三极管(Q1)和第二三极管(Q2)的基极相连并连接第三电阻(R3)和第四电阻(R4)的串联点。
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