CN111049502B - 低压锁存电路 - Google Patents

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Abstract

本发明揭示了一种低压锁存电路，所述低压锁存电路包括：低压锁存单元，包括若干MOS管、分压电阻及比较器，用于将第一电压VB与参考电压VREF进行比较并输出锁存电压信号VOUT；低压比较单元，用于产生与第一电压VB进行比较的第二电压VA，所述低压比较单元包括与电源电压VDD相连的第一电阻R1、与第一电阻R1相连的第三MOS管M2、及与第一电阻R1和比较器相连的第四MOS管M3，第一电阻R1和第四MOS管连接处的电压为第二电压VA。本发明的低压锁存电路能够避免电源电压VDD较小时由于VREF输出不正确导致的误判，能够保证电源电压VDD较小时输出准确的锁存电压信号。

Description

低压锁存电路
技术领域
本发明属于电源电路技术领域，具体涉及一种低压锁存电路。
背景技术
低压锁存电路（UVLO，under voltage lock out）是电源管理芯片中一种常用的保护电路，其可以用来检测电源的的电平响应，当电源电压低于电压阈值时，输出为低电平，反之输出为高电平。
参图1a、图1b所示为现有技术中低压锁存电路的电路原理图，其包括MOS管M4、MOS管M5、电阻R3和R4、电流源I1及比较器，MOS管M4、MOS管M5为NMOS管，其构成比较器的输入级，MOS管M4的栅极电压为参考电压VREF，MOS管M5的栅极电压为电源电压VDD通过电阻R3和R4分压后的电压，即VB=(R4/(R3+R4))*VDD，MOS管M4和MOS管M5的漏极输出电压VC和VD通过比较器得到输出电压VOUT，当VDD＜(1+R3/R4)*VREF时，VOUT输出低电平，反之VOUT输出高电平。
上述低压锁存电路中，由于VDD较小时，VREF输出很低，VREF不在正确的值，这样会让VDD在较低的电压出现VOUT输出为高电平，从而发生误判。
因此，针对上述技术问题，有必要提供一种低压锁存电路。
发明内容
本发明的目的在于提供一种低压锁存电路，以避免电源电压较低时电路发生的误判。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种低压锁存电路，所述低压锁存电路包括：
低压锁存单元，包括MOS管、分压电阻及比较器，用于将第一电压VB与参考电压VREF或第二电压VA进行比较并输出锁存电压信号VOUT；
低压比较单元，用于产生与第一电压VB进行比较的第二电压VA，所述低压比较单元包括与电源电压VDD相连的第一电阻R1、与第一电阻R1相连的第三MOS管M2、及与第一电阻R1和比较器相连的第四MOS管M3，第一电阻R1和第四MOS管连接处的电压为第二电压VA；
当参考电压VREF大于或等于第二电压VA时，比较器比较第一电压VB与参考电压VREF并输出锁存电压信号VOUT，当参考电压VREF小于第二电压VA时，比较器比较第一电压VB与第二电压VA并输出锁存电压信号VOUT。
一实施例中，所述低压锁存单元包括第五MOS管M4和第六MOS管M5、分压电阻R3和R4、电流源I1及比较器，第五MOS管M4和第六MOS管M5构成比较器的输入级，分压电阻R3和R4电性连接于电源电压VDD和基准电位之间，第五MOS管M4的栅极电压为参考电压VREF，第六MOS管M5的栅极电压为分压电阻R3和R4之间的第一电压VB。
一实施例中，所述第四MOS管M3的漏极与第五MOS管M4的漏极相连，第四MOS管M3的源极与第五MOS管M4的源极相连，第四MOS管M3的栅极接第一电阻R1与电源电压VDD相连。
一实施例中，所述第三MOS管M2的源极接基准电位，栅极与漏极接第二电阻R2后与第一电阻R1和第四MOS管M3相连，第二电阻R2的阻值小于第一电阻R1的阻值。
一实施例中，所述第一电阻R1和电源电压VDD之间连接有第一MOS管M0，第一MOS管M0的栅极驱动信号为锁存电压信号VOUT，电路正常工作后锁存电压信号VOUT为高电平，第一MOS管M0关断。
一实施例中，所述第三MOS管M2的漏极与低压锁存单元之间连接有第十二MOS管M11，第十二MOS管M11用于提高低压锁存电路工作过程中的响应速度，电路正常工作后第十二MOS管M11关断。
一实施例中，所述低压锁存电路还包括延时单元，所述延时单元包括若干与电源电压VDD相连的反相器，延时单元输出使能信号EN。
一实施例中，所述延时单元包括级联设置的第一反相器和第二反相器，第一反相器包括连接于电源电压VDD和基准电位之间的第八MOS管M7和第九MOS管M8，第二反相器包括连接于电源电压VDD和基准电位之间的第十MOS管M9和第十一MOS管M10。
一实施例中，所述低压比较单元中，第一电阻R1和第三MOS管M2之间连接有第二MOS管M1，第二MOS管M1的栅极驱动信号为使能信号EN，漏极与第一电阻R1相连，源极与第三MOS管M2的栅极和漏极相连。
一实施例中，所述低压锁存单元中，分压电阻R3和第六MOS管M5之间连接有第七MOS管M6，第七MOS管M6的栅极驱动信号为使能信号EN，漏极与分压电阻R3相连，源极与第六MOS管M5的栅极相连。
与现有技术相比，本发明具有以下优点：
本发明的低压锁存电路能够避免电源电压VDD较小时由于VREF输出不正确导致的误判，能够保证电源电压VDD较小时输出准确的锁存电压信号；
低压锁存的响应速度较快，电路元器件较少，大大减小电路的面积，且可以减小整个电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a、1b为现有技术中低压锁存电路的电路原理图；
图2为本发明一实施例中低压锁存电路的电路原理图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种低压锁存电路，其包括：
低压锁存单元，包括若干MOS管、分压电阻及比较器，用于将第一电压VB与参考电压VREF进行比较并输出锁存电压信号VOUT；
低压比较单元，用于产生与第一电压VB进行比较的第二电压VA，低压比较单元包括与电源电压VDD相连的第一电阻R1、与第一电阻R1相连的第三MOS管M2、及与第一电阻R1和比较器相连的第四MOS管M3，第一电阻R1和第四MOS管连接处的电压为第二电压VA；
当参考电压VREF大于或等于第二电压VA时，比较器比较第一电压VB与参考电压VREF并输出锁存电压信号VOUT，当参考电压VREF小于第二电压VA时，比较器比较第一电压VB与第二电压VA并输出锁存电压信号VOUT。
以下结合具体实施例对本发明作进一步说明。
参图2所示为本发明一具体实施例中低压锁存电路的电路原理图，该低压锁存电路包括：
低压锁存单元10，包括若干MOS管、分压电阻及比较器，用于将第一电压VB与参考电压VREF进行比较并输出锁存电压信号VOUT；
低压比较单元20，用于产生与第一电压VB进行比较的第二电压VA，低压比较单元包括与电源电压VDD相连的第一电阻R1、与第一电阻R1相连的第三MOS管M2、及与第一电阻R1和比较器相连的第四MOS管M3，第一电阻R1和第四MOS管连接处的电压为第二电压VA。
本实施例中，当参考电压VREF大于或等于第二电压VA时，比较器比较第一电压VB与参考电压VREF并输出锁存电压信号VOUT，当参考电压VREF小于第二电压VA时，比较器比较第一电压VB与第二电压VA并输出锁存电压信号VOUT。
具体地，本实施例中的低压锁存单元10包括第五MOS管M4和第六MOS管M5、分压电阻R3和R4、电流源I1及比较器，第五MOS管M4和第六MOS管M5构成比较器的输入级，分压电阻R3和R4电性连接于电源电压VDD和基准电位之间，第五MOS管M4的栅极电压为参考电压VREF，第六MOS管M5的栅极电压为分压电阻R3和R4之间的第一电压VB。
参背景技术所述，低压锁存单元10中通过分压电阻R3和R4进行分压后，第一电压VB=(R4/(R3+R4))*VDD，第五MOS管M4和第六MOS管M5的漏极输出电压VC和VD通过比较器得到输出电压VOUT，当VDD＜(1+R3/R4)*VREF时，VOUT输出低电平，反之VOUT输出高电平。
本实施例中的低压比较单元20包括第一电阻R1、第二电阻R2、第一MOS管M0、第二MOS管M1、第三MOS管M2、第四MOS管M3及第十二MOS管M11，其中：
第四MOS管M3的漏极与第五MOS管M4的漏极相连，第四MOS管M3的源极与第五MOS管M4的源极相连，第四MOS管M3的栅极接第一电阻R1与电源电压VDD相连；
第三MOS管M2的源极接基准电位，栅极与漏极接第二电阻R2后与第一电阻R1和第四MOS管M3相连，第二电阻R2的阻值小于第一电阻R1的阻值；
本实施例中的第一电阻R1和电源电压VDD之间连接有第一MOS管M0，第一MOS管M0的栅极驱动信号为锁存电压信号VOUT，电路正常工作后锁存电压信号VOUT为高电平，第一MOS管M0关断；
第三MOS管M2的漏极与低压锁存单元之间连接有第十二MOS管M11，第十二MOS管M11用于提高低压锁存电路工作过程中的响应速度，电路正常工作后第十二MOS管M11关断；
第一电阻R1和第三MOS管M2之间连接有第二MOS管M1，第二MOS管M1的栅极驱动信号为使能信号EN，漏极与第一电阻R1相连，源极与第三MOS管M2的栅极和漏极相连。
另外，本实施例的低压锁存单元中，分压电阻R3和第六MOS管M5之间连接有第七MOS管M6，第七MOS管M6的栅极驱动信号为使能信号EN，漏极与分压电阻R3相连，源极与第六MOS管M5的栅极相连。
优选地，本实施例中的低压锁存电路还包括延时单元，延时单元包括若干与电源电压VDD相连的反相器，延时单元输出使能信号EN。
具体地，延时单元包括级联设置的第一反相器和第二反相器，第一反相器包括连接于电源电压VDD和基准电位之间的第八MOS管M7和第九MOS管M8，第二反相器包括连接于电源电压VDD和基准电位之间的第十MOS管M9和第十一MOS管M10。
由于电源电压VDD较小时，参考电压VREF输出很低导致VREF不在正确的值，这样会让电源电压VDD在较低的电压时出现锁存电压信号VOUT为高电平，造成误判。本发明中通过引入第一电阻R1、第三MOS管M2及第四MOS管M3，在电源电压VDD较小时产生第二电压VA，此时第二电压VA作为与第一电压VB的比较电压，VA>VB，输出的锁存电压信号VOUT为低电平。
低压锁存电路中通过第二MOS管M1和第七MOS管M6的设置，当电源电压快速变化时，比如电源快速上升时，使能信号EN还处于较低电位， M1和M6处于关断状态，这样VA>VB，输出的锁存电压信号VOUT依然为低电平，不会误判。
通过第十二MOS管M11的设置，在电路工作过程中，电流较大，电路响应快；但电路工作稳定后，M11关断。
通过在电源电压VDD和第一电阻R1之间设置第一MOS管M0，在电路正常工作后，输出的锁存电压信号VOUT为高电平，M0关断，不会引入额外的功耗，降低了整个电路的功耗。
上技术方案可以看出，本发明具有以下有益效果：
本发明的低压锁存电路能够避免电源电压VDD较小时由于VREF输出不正确导致的误判，能够保证电源电压VDD较小时输出准确的锁存电压信号；
低压锁存的响应速度较快，电路元器件较少，大大减小电路的面积，且可以减小整个电路的功耗。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种低压锁存电路，其特征在于，所述低压锁存电路包括：
低压锁存单元，包括MOS管、分压电阻及比较器，用于将第一电压VB与参考电压VREF或第二电压VA进行比较并输出锁存电压信号VOUT；
低压比较单元，用于产生与第一电压VB进行比较的第二电压VA，所述低压比较单元包括与电源电压VDD相连的第一电阻R1、与第一电阻R1相连的第三MOS管M2、及与第一电阻R1和比较器相连的第四MOS管M3，第一电阻R1和第四MOS管连接处的电压为第二电压VA；
当参考电压VREF大于或等于第二电压VA时，比较器比较第一电压VB与参考电压VREF并输出锁存电压信号VOUT，当参考电压VREF小于第二电压VA时，比较器比较第一电压VB与第二电压VA并输出锁存电压信号VOUT。
2.根据权利要求1所述的低压锁存电路，其特征在于，所述低压锁存单元包括第五MOS管M4和第六MOS管M5、分压电阻R3和R4、电流源I1及比较器，第五MOS管M4和第六MOS管M5构成比较器的输入级，分压电阻R3和R4电性连接于电源电压VDD和基准电位之间，第五MOS管M4的栅极电压为参考电压VREF，第六MOS管M5的栅极电压为分压电阻R3和R4之间的第一电压VB。
3.根据权利要求2所述的低压锁存电路，其特征在于，所述第四MOS管M3的漏极与第五MOS管M4的漏极相连，第四MOS管M3的源极与第五MOS管M4的源极相连，第四MOS管M3的栅极接第一电阻R1与电源电压VDD相连。
4.根据权利要求1所述的低压锁存电路，其特征在于，所述第三MOS管M2的源极接基准电位，栅极与漏极接第二电阻R2后与第一电阻R1和第四MOS管M3相连，第二电阻R2的阻值小于第一电阻R1的阻值。
5.根据权利要求3所述的低压锁存电路，其特征在于，所述第一电阻R1和电源电压VDD之间连接有第一MOS管M0，第一MOS管M0的栅极驱动信号为锁存电压信号VOUT，电路正常工作后锁存电压信号VOUT为高电平，第一MOS管M0关断。
6.根据权利要求4所述的低压锁存电路，其特征在于，所述第三MOS管M2的漏极与低压锁存单元之间连接有第十二MOS管M11，第十二MOS管M11用于提高低压锁存电路工作过程中的响应速度，电路正常工作后第十二MOS管M11关断。
7.根据权利要求2所述的低压锁存电路，其特征在于，所述低压锁存电路还包括延时单元，所述延时单元包括与电源电压VDD相连的反相器，延时单元输出使能信号EN。
8.根据权利要求7所述的低压锁存电路，其特征在于，所述延时单元包括级联设置的第一反相器和第二反相器，第一反相器包括连接于电源电压VDD和基准电位之间的第八MOS管M7和第九MOS管M8，第二反相器包括连接于电源电压VDD和基准电位之间的第十MOS管M9和第十一MOS管M10。
9.根据权利要求7所述的低压锁存电路，其特征在于，所述低压比较单元中，第一电阻R1和第三MOS管M2之间连接有第二MOS管M1，第二MOS管M1的栅极驱动信号为使能信号EN，漏极与第一电阻R1相连，源极与第三MOS管M2的栅极和漏极相连。
10.根据权利要求7所述的低压锁存电路，其特征在于，所述低压锁存单元中，分压电阻R3和第六MOS管M5之间连接有第七MOS管M6，第七MOS管M6的栅极驱动信号为使能信号EN，漏极与分压电阻R3相连，源极与第六MOS管M5的栅极相连。
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