CN110837267B - 一种高可靠性上电复位电路 - Google Patents
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Abstract
本发明公开了一种上电复位电路，包括：自偏置电路、启动电路和比较电路。在本发明的实施例中，使用自偏置电流源，进行电流比较产生2倍Vth的POR监测电压。在既有的电流比较电路中，增加第四节点N4到GND的电阻通路(R2、R3)，基本可以避免POR输出不定态。
Description
技术领域
本发明涉及集成电路技术领域。具体而言，本发明涉及一种高可靠性上电复位电路。
背景技术
芯片上电时需要上电复位POR(Power-on-Reset)电路产生复位信号将内部寄存器复位。常用的电路方式有电容电阻结构和电平触发结构。
图1示出现有技术的一种上电复位电路的示意图。如图1所示，该上电复位电路包括延迟生成部分110和脉冲生成部分120。该上电复位电路利用电容电阻乘积的时间常数做延迟在POR-PG端口130产生复位信号。
图2示出现有技术的一种上电复位电路的示意图。该上电复位电路由PMOS型晶体管MP0、电阻R0、电容C0和2个反相器构成。当电源电压低于晶体管MP0的阈值电压时，N1节点是低电平，POR输出等于0。当电源电压VCC上升到大于晶体管MP0的阈值电压Vth后，晶体管MP0产生电流，开始给电阻R0和电容C0充电。当N1节点的电压大于反相器的翻转阈值电压时，POR输出1。
图3示出现有技术的一种上电复位电路的示意图。该上电复位电路由2个PMOS晶体管MP1、MP2、2个NMOS晶体管MN1、MN2，施密特电路IC1和反相器U1构成。晶体管MP1属于弱上拉管，晶体管MN2属于弱下拉管。当电源电压低于阈值电压Vth时，POR输出不定。当电源电压介于Vth和2倍Vth之间，晶体管MP1和晶体管MN2导通，施密特输入电压N1为低电平，POR输出0。当电源电压大于2倍Vth时，晶体管MP2和晶体管MN1导通。由于晶体管MP2驱动能力比晶体管MN2驱动能力大，因此施密特输入N1变成高电平，POR输出1。
图4示出现有技术的一种上电复位电路的示意图。该上电复位电路由带隙基准电压源、比较器、分压模块构成。电源分压和基准电压源通过比较器进行比较。当电源分压V1大于基准电压源Vref时，POR输出高。该电路优点是监测电压相对比较精确。
图1所示现有技术无法在慢速上电中产生复位信号。
图2所示现有技术的POR监测电压低。当POR监测电压需要较高时，偏差会比较大。
图3所示现有技术电路功耗较大，而且当掉电速度较快时，节点N1会处于高阻态，OUT输出电压不确定。
图4所示现有技术不适合低电压应用。电源电压低于比较器最低工作电压时，POR输出不定，另外由于基准电压的建立时间和比较器的响应时间限制，电路无法对快速上电产生复位信号。
因此，本领域需要对上电复位电路进行改进。
发明内容
针对现有技术中的上电复位电路存在的问题，本发明的一个实施例提供一种上电复位电路，包括：
自偏置电路、启动电路和比较电路，
其中所述自偏置电路包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2，第一电阻R1连接在电源VCC与第一节点N1之间；第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第一节点N1；第二PMOS晶体管MP2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极连接到第二节点N2；第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第三节点N3；第二NMOS晶体管MN2的源级接地，漏极和栅极相互连接并且连接到第三节点N3，
所述启动电路连接在第二节点N2和接地之间，
所述比较电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第二电阻R2、第三电阻R3以及反相器INV，第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第一节点N1；第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4；第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第三节点N3；第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级；第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级接地；反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
本发明的另一个实施例提供一种上电复位电路，包括：
自偏置电路、启动电路和比较电路，
所述自偏置电路包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2，第一电阻R1连接在接地GND与第一节点N1之间；第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第三节点N3；第二PMOS晶体管MP2的源级连接到电源VCC，漏极和栅极相连并连接到第三节点N3；第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第一节点N1；第二NMOS晶体管MN2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极相连接到第二节点N2，
所述启动电路连接在第二节点N2和电源VCC之间。
所述比较电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第二电阻R2、第三电阻R3以及反相器INV，第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第三节点N3；第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4；第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第一节点N1；第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级；第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级接地；反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
在本发明的实施例中，所述启动电路是电阻器。
在本发明的实施例中，所述启动电路是MOS晶体管。
在本发明的实施例中，所述的上电复位电路还包括设置在第四PMOS晶体管MP4的源级或漏极处的电阻。
在本发明的实施例中，所述的上电复位电路还包括设置在第四PMOS晶体管MP4的源级处的第五PMOS晶体管MP5，源级连接到电源VCC，漏极连接到第四PMOS晶体管MP4的源级，栅极连接到第三PMOS晶体管MP3的栅极。
在本发明的实施例中，上电复位电路还包括第五NMOS晶体管MN5，所述第五NMOS晶体管MN5的源级接地，漏极连接到第四NMOS晶体管MN4的源级，栅极连接到第三NMOS晶体管MN3的栅极。
在本发明的实施例中，上电复位电路还包括第四电阻，所述第四电阻连接在第四NMOS晶体管MN4的源级和接地之间。
在本发明的实施例中，上电复位电路还包括设置在第四PMOS晶体管MP4的源级或漏极处的电阻。
在本发明的实施例中，上电复位电路还包括设置在第四PMOS晶体管MP4的源级处的第五PMOS晶体管MP5，源级连接到电源VCC，漏极连接到第四PMOS晶体管MP4的源级，栅极连接到第三PMOS晶体管MP3的栅极。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术的一种上电复位电路的示意图。
图2示出现有技术的一种上电复位电路的示意图。
图3示出现有技术的一种上电复位电路的示意图。
图4示出现有技术的一种上电复位电路的示意图。
图5示出根据本发明的第一实施例的上电复位电路的示意图。
图6示出图5所示的电路的时序图。
图7示出根据本发明的第二实施例的上电复位电路的示意图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
图5示出根据本发明的第一实施例的上电复位电路的示意图。该上电复位电路包括自偏置电路510、启动电路520和比较电路530。
自偏置电路510包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2。第一电阻R1连接在电源VCC与第一节点N1之间。第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第一节点N1。第二PMOS晶体管MP2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极连接到第二节点N2。第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第三节点N3。第二NMOS晶体管MN2的源级接地，漏极和栅极相互连接并且连接到第三节点N3。
启动电路520包括电阻器R0。电阻器R0连接在第二节点N2和接地之间。
比较电路530包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第二电阻R2、第三电阻R3以及反相器INV。第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第一节点N1。第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4。第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第三节点N3。第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级。第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级与第五NMOS晶体管MN5的漏极相连接。第五NMOS晶体管MN5的源级接地，栅极连接到第三节点N3。反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
图6示出图5所示的电路的时序图。图中左边第一个竖直虚线的含义是比vth小很多的电压，比如0.1V左右，这里是为了说明POR输出的不定态Vx电平很低，基本可以忽略。第二个竖直虚线的含义是2Vth，Vth指的是第一PMOS晶体管MP1的阈值电压。VDET是POR电路的监测电压，也就是2Vth。
当电源电压VCC低于2倍Vth时，第一节点N1高电平，第二节点N2、第四节点N4低电平，POR输出0。
当电源电压VCC大于2倍Vth时，第一PMOS晶体管MP1、第三PMOS晶体管MP3导通，第四节点N4充电至高电平，POR输出1。
在本发明电路中，电源电压VCC上电和掉电过程中，产生不定态的电源电压Vx电平很低，这样POR电路就变得非常可靠。
和图1所示的现有结构相比，克服其电源慢速上电无法产生复位信号的问题。
和图2所示的现有结构相比，POR监测电压从Vth提高到2Vth附近，适合MCU产品应用。
和图3所示的现有结构相比，增加N4-R3-R2-GND通路，在电源快速上电/掉电时，能够将第四节点N4下拉到地，确保POR输出固定值，不会产生不定态。
和图4所示的现有结构相比，采用的电流比较判决电路，POR输出不会受到电压比较器最低工作电压的影响。
图7示出根据本发明的第二实施例的上电复位电路的示意图。该上电复位电路包括自偏置电路、启动电路和比较电路。图7所示的自偏置电路可以从NMOS换成PMOS。
自偏置电路包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2。第一电阻R1连接在接地GND与第一节点N1之间。第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第三节点N3。第二PMOS晶体管MP2的源级连接到电源VCC，漏极和栅极相连并连接到第三节点N3。第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第一节点N1。第二NMOS晶体管MN2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极相连接到第二节点N2。
启动电路包括电阻器R0。电阻器R0连接在第二节点N2和电源VCC之间。
比较电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第二电阻R2、第三电阻R3以及反相器INV。第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第三节点N3。第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4。第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第一节点N1。第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级。第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级与第五NMOS晶体管MN5的漏极相连接。第五NMOS晶体管MN5的源级接地，栅极连接到第一节点N1。反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
在本发明的一些实施例中，可以使用MOS管代替图5和图7所示的上电复位电路中的电阻R0。该MOS的栅极连接到VCC。
在本发明的一些实施例中，可以在图5和图7所示的上电复位电路中的第四PMOS晶体管MP4的源端或者漏端加入电阻。
在本发明的一些实施例中，可以在图5和图7所示的上电复位电路中的第四PMOS晶体管MP4的源端加入PMOS晶体管，并将其栅极接到第三PMOS晶体管MP3的栅极。
在本发明的一些实施例中，可以使用电阻代替图5和图7所示的上电复位电路中的第五NMOS晶体管MN5，并在第四PMOS晶体管MP4的源端或者漏端加入电阻。
在本发明的一些实施例中，可以使用电阻代替图5和图7所示的上电复位电路中的第五NMOS晶体管MN5，第四PMOS晶体管MP4的源端加入PMOS晶体管，并将其栅极接到第三PMOS晶体管MP3的栅极。
在本发明的一些实施例中，去除在图5和图7所示的上电复位电路中的第五NMOS晶体管MN5。
在本发明的实施例中，使用自偏置电流源，进行电流比较产生2倍Vth的POR监测电压。在既有的电流比较电路中，增加第四节点N4到GND的电阻通路(R2、R3)，基本可以避免POR输出不定态。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。
Claims (10)
1.一种上电复位电路，包括：
自偏置电路、启动电路和比较电路，
其中所述自偏置电路包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2，第一电阻R1连接在电源VCC与第一节点N1之间；第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第一节点N1；第二PMOS晶体管MP2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极连接到第二节点N2；第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第三节点N3；第二NMOS晶体管MN2的源级接地，漏极和栅极相互连接并且连接到第三节点N3，
所述启动电路连接在第二节点N2和接地之间，
所述比较电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第二电阻R2、第三电阻R3以及反相器INV，第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第一节点N1；第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4；第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第三节点N3；第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级；第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级接地；反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
2.一种上电复位电路，包括：
自偏置电路、启动电路和比较电路，
所述自偏置电路包括第一电阻R1、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN2，第一电阻R1连接在接地GND与第一节点N1之间；第一PMOS晶体管MP1的源级连接到电源VCC、漏极连接到第二节点N2，栅极连接到第三节点N3；第二PMOS晶体管MP2的源级连接到电源VCC，漏极和栅极相连并连接到第三节点N3；第一NMOS晶体管MN1的源级接地，漏极连接到第二节点N2，栅极连接到第一节点N1；第二NMOS晶体管MN2的源级连接到第一节点N1，漏极连接到第三节点N3，栅极连接到第二节点N2，
所述启动电路连接在第二节点N2和电源VCC之间，
所述比较电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第二电阻R2、第三电阻R3以及反相器INV，第三PMOS晶体管MP3的源级连接到电源VCC、漏极连接到第四节点N4，栅极连接到第三节点N3；第四PMOS晶体管MP4的源级连接到电源VCC、漏极连接到第五节点N5，栅极连接到第四节点N4；第三NMOS晶体管MN3的源级通过第二电阻R2接地、漏极连接到第四节点N4，栅极连接到第一节点N1；第三电阻R3的一端连接到第四节点N4，另一端连接到第三NMOS晶体管MN3的源级；第四NMOS晶体管MN4漏极连接到第五节点N5，栅极连接到第四节点N4，源级接地；反相器INV的输入端连接到第五节点N5，输出端连接到输出POR。
3.如权利要求1或2所述的上电复位电路，其特征在于，所述启动电路是电阻器。
4.如权利要求1或2所述的上电复位电路，其特征在于，所述启动电路是MOS晶体管。
5.如权利要求1或2所述的上电复位电路，其特征在于，还包括设置在第四PMOS晶体管MP4的源级或漏极处的电阻。
6.如权利要求1或2所述的上电复位电路，其特征在于，还包括设置在第四PMOS晶体管MP4的源级处的第五PMOS晶体管MP5，所述第五PMOS晶体管的源级连接到电源VCC，第五PMOS晶体管的漏极连接到第四PMOS晶体管MP4的源级，第五PMOS晶体管的栅极连接到第三PMOS晶体管MP3的栅极。
7.如权利要求1或2所述的上电复位电路，其特征在于，还包括第五NMOS晶体管MN5，所述第五NMOS晶体管MN5的源级接地，漏极连接到第四NMOS晶体管MN4的源级，栅极连接到第三NMOS晶体管MN3的栅极。
8.如权利要求1或2所述的上电复位电路，其特征在于，还包括第四电阻，所述第四电阻连接在第四NMOS晶体管MN4的源级和接地之间。
9.如权利要求8所述的上电复位电路，其特征在于，还包括设置在第四PMOS晶体管MP4的源级或漏极处的电阻。
10.如权利要求8所述的上电复位电路，其特征在于，还包括设置在第四PMOS晶体管MP4的源级处的第五PMOS晶体管MP5，第五PMOS晶体管的源级连接到电源VCC，第五PMOS晶体管的漏极连接到第四PMOS晶体管MP4的源级，第五PMOS晶体管的栅极连接到第三PMOS晶体管MP3的栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911181486.2A CN110837267B (zh) | 2019-11-27 | 2019-11-27 | 一种高可靠性上电复位电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911181486.2A CN110837267B (zh) | 2019-11-27 | 2019-11-27 | 一种高可靠性上电复位电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110837267A CN110837267A (zh) | 2020-02-25 |
| CN110837267B true CN110837267B (zh) | 2021-01-08 |
Family
ID=69577542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911181486.2A Active CN110837267B (zh) | 2019-11-27 | 2019-11-27 | 一种高可靠性上电复位电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110837267B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111781984A (zh) * | 2020-08-29 | 2020-10-16 | 深圳市爱协生科技有限公司 | 一种por电路及其设计方法 |
| CN112000171A (zh) * | 2020-09-04 | 2020-11-27 | 中筑科技股份有限公司 | 一种应用于低功耗超声气体流量计的电压基准源电路 |
| CN113746461A (zh) * | 2021-08-19 | 2021-12-03 | 北京中科胜芯科技有限公司 | 一种低温漂复位点上电复位电路 |
| CN113746460A (zh) * | 2021-08-19 | 2021-12-03 | 北京中科胜芯科技有限公司 | 一种多电源上电复位电路 |
| CN116111697B (zh) * | 2023-04-12 | 2023-07-04 | 苏州贝克微电子股份有限公司 | 一种高可靠性的电路结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239630B1 (en) * | 1999-07-23 | 2001-05-29 | Analog Devices Inc | CMOS-compatible power-on reset circuit |
| CN204465489U (zh) * | 2015-02-17 | 2015-07-08 | 刘海清 | 一种新型低压上电复位电路 |
| CN107786191A (zh) * | 2017-12-04 | 2018-03-09 | 电子科技大学 | 一种上电复位自关断电路 |
| CN108418573B (zh) * | 2018-02-07 | 2024-02-06 | 中国科学院半导体研究所 | 电源采样电路及包括其的零功耗上电复位电路 |
| CN110297514B (zh) * | 2018-03-22 | 2020-12-01 | 华邦电子股份有限公司 | 电源开启重置电路 |
-
2019
- 2019-11-27 CN CN201911181486.2A patent/CN110837267B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN110837267A (zh) | 2020-02-25 |
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| SE01 | Entry into force of request for substantive examination | ||
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