CN110739942A - 一种上电复位电路 - Google Patents

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Abstract

本发明提供一种上电复位电路，应用于物联网SOC芯片中，包括动态电压产生电路、两级运放比较器、RC延迟单元、施密特触发器、D触发器，动态电压产生电路的输出端与两级运放比较器的输入端连接；两级运放比较器的输出端分别与RC延迟单元的输入端和D触发器的复位端连接；RC延迟单元的输出端与施密特触发器的输入端连接；施密特触发器的输出端经过反相器与D触发器的采样端连接，同时施密特触发器的输出端与动态电压产生电路的使能端连接；D触发器的输出端Q输出上电复位信号。本发明能使上电过程的动态功耗低，静态时功耗也仅为p瓦量级；可减小芯片面积，降低成本；并且快速/缓慢上电及重新上电都能准确实现上电复位功能，可靠性极高。

Description

一种上电复位电路
技术领域
本发明涉及集成电路设计技术领域,具体涉及一种上电复位电路。
背景技术
上电复位电路(Power-On Reset，以下简称POR)在片上系统(SOC)中是必不可少的模块，其主要功能是保证整个系统在上电过程中正确启动。POR电路在电源电压上升过程中一直保持低电平，使系统中各个功能模块、各个电路节点电压和逻辑电平处于被复位的已知状态；直到电源电压稳定达到系统规定的正常工作电压后才迅速产生一个高电平，使系统从一种确定的初始状态开始运行，避免造成系统的错误执行和破坏整个系统的正常工作能力。
随着CMOS工艺的不断进步以及SOC系统的发展需求，POR电路需要满足低功耗和高可靠性的要求，然而，传统POR电路在实际应用中具有较大缺陷，主要是功耗高和可靠性较差。
发明内容
针对上述POR电路在功耗和可靠性方面的问题，本发明提供一种上电复位电路，能显著降低电路功耗和芯片面积，同时保证快速/缓慢上电及重新上电复位的高可靠性。
为实现上述目的，本发明的技术方案如下：
一种上电复位电路，包括并联于电源vdd与地vss之间的动态电压产生电路、两级运放比较器、RC延迟单元、施密特触发器和D触发器；其中
所述动态电压产生电路的输出端与两级运放比较器的输入端连接；
所述两级运放比较器的输出端分别与RC延迟单元的输入端和D触发器的复位端连接；
所述RC延迟单元的输出端与施密特触发器的输入端连接；
所述施密特触发器的输出端经过反相器与D触发器的采样端连接，同时施密特触发器的输出端与动态电压产生电路的使能端连接；
所述D触发器的输出端Q输出上电复位信号。
进一步地，所述动态电压产生电路包括PMOS管M1、PMOS管M2、POMS管M3、NMOS管M4、NMOS管M5和电阻R1；其中PMOS管M1的源极和PMOS管M2的源极与电源vdd连接；NMOS管M4的源极和NMOS管M5的源极与地vss连接；PMOS管M1的栅极和漏极短接后与PMOS管M2的栅极和NMOS管M3的源极连接；NMOS管M3的栅极和漏极短接后与电阻R1的一端连接，并作为动态电压产生电路的第一输出端输出电压到两级运放比较器的第一输入端，电阻R1的另一端连接NMOS管M4的漏极，NMOS管M4的栅极作为动态电压产生电路1的使能端与施密特触发器的输出端以及反相器的输入端连接；NMOS管M5的栅极和漏极短接后与PMOS管M2的漏极连接，并作为动态电压产生电路的第二输出端输出电压到两级运放比较器的第二输入端。
进一步地，所述两级运放比较器包括PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12；其中NMOS管M10的栅极作为所述两级运放比较器的第一输入端，NMOS管M9的栅极作为所述两级运放比较器的第二输入端；PMOS管M6的源极、PMOS管M7的源极、PMOS管M8的源极与电源vdd连接；NMOS管M11的源极和NMOS管M12的源极与地vss连接；PMOS管M6的栅极和漏极短接后与PMOS管M7的栅极和NMOS管M9的漏极连接；PMOS管M8的栅极与PMOS管M7的漏极和NMOS管M10的漏极连接，NMOS管M11的漏极与NMOS管M9的源极和NMOS管M10的源极连接；PMOS管M8的漏极和NMOS管M12的漏极连接后作为两级运放比较器的输出端连接到RC延迟单元的输入端和D触发器的复位端。
进一步地，所述RC延迟单元包括电阻R2和NMOS管M13；电阻R2的一端作为RC延迟单元的输入端，NMOS管M13的漏极和源极短接后与地vss连接；NMOS管M13的栅极与电阻R2的另一端连接后作为RC延迟单元的输出端连接到施密特触发器的输入端。
进一步地，所述施密特触发器包括PMOS管M14、PMOS管M15、PMOS管M18、NMOS管M16、NMOS管M17和NMOS管M19；其中PMOS管M14的栅极、PMOS管M15的栅极、NMOS管M16的栅极、NMOS管M17的栅极相互连接并作为所述施密特触发器的输入端；PMOS管M14的源极和NMOS管M19的漏极与电源vdd连接；NMOS管M17的源极和PMOS管M18的漏极与地vss连接；PMOS管M14的漏极与PMOS管M15的源极和PMOS管M18的源极连接；NMOS管M17的漏极与NMOS管M16的源极和NMOS管M19的源极连接；PMOS管M15的漏极、PMOS管M18的栅极、NMOS管M16的漏极、NMOS管M19的栅极相互连接并作为所述施密特触发器的输出端连接反相器的输入端。
进一步地，所述D触发器是带复位的D触发器。
进一步地，其中D触发器的输入端D与电源vdd连接，D触发器的采样端clk与反相器的输出端连接，D触发器的输出端Q输出上电复位信号Vpor，D触发器的复位端Reset连接两级运放比较器的输出端。
优选的，所述D触发器是低电平复位。
优选的，所述动态电压产生电路的第一输出端输出正电压，所述动态电压产生电路的第二输出端输出负电压。
优选的，所述两级运放比较器的第一输入端为正输入端，所述两级运放比较器的第二输入端为负输入端。
本发明采用的各组成部分的作用为：
1)动态电压产生电路，包括PMOS管M1、PMOS管M2、POMS管M3、NMOS管M4、NMOS管M5和电阻R1。在整个电源电压上电过程中，动态电压产生电路有五个阶段。
第一阶段：当vdd很小，不足开启M4时，动态电压产生电路处于关断状态；
第二阶段：随着vdd的增大，M4导通，当vdd＜VTHM5＜VTHM1+VTHM3时，有V2≈vdd＞V1≈0；其中：V1是动态电压产生电路的第一输出端的输出电压，V2是动态电压产生电路的第二输出端的输出电压，VTHM5是M5的阈值电压，VTHM3是是M3的阈值电压；
第三阶段：随着vdd的继续增大，当VTHM5＜vdd＜VTHM1+VTHM3时，M5工作饱和区，有
Figure BDA0002192061710000041
第四阶段：当vdd＞VTHM1+VTHM3时，有
Figure BDA0002192061710000042
因为I1＝I2，所以V2的增大速度远远小于V1的增大速度，经过一小段时间，则有V2＜V1，其中当V2＝V1时所对应的vdd值被定义为上电复位电路的阈值电压Vth；
第五阶段：当上电复位完成后，电路进入静态工作状态时，动态电压产生电路被关断。
2)两级运放比较器，包括PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12。
当vdd增大到使两级运放正常工作时，当vdd＜Vth时，两级运放比较器保持低输出电平；当vdd＞Vth时，两级运放比较器输出高电平。
3)RC延迟单元，包括电阻R2和NMOS管M13。当vdd＜Vth时，MOS管M13的栅极电压V0为零，当vdd达到使施密特触发器中PMOS管M14和M15导通时，则有vdd＝Vfb；当vdd＞Vth时，开始通过R2对由M13构成的MOS电容充电，通过该充电来延迟上电复位电路输出Vpor达到高电平，保证该上电复位电路的高可靠性。
4)施密特触发器，包括PMOS管M14、PMOS管M15、PMOS管M18、NMOS管M16、NMOS管M17、NMOS管M19。当对MOS电容充电完成，即V0＞VTHM17时，M16和M17导通，Vfb被拉低，经反相器为D触发器提供上升沿；同时将关断动态电压产生电路，进而两级运放比较器也被关断。
5)D触发器，是带复位(低电平复位)的D触发器。当vdd＞Vth时，两级运放比较器输出高电平，即D触发器的复位端Reset的电压Vfb1为高，D触发器的复位失效，当施密特触发器的输出端经反相器为D触发器提供上升沿到来时，D触发器的输出端Q输出vdd，即此时有Vpor＝vdd。
本发明的有益效果为：
采用由1)～5)组成的上电复位电路，不仅使电源电压上电过程的动态功耗低，而且静态时功耗仅为p瓦量级；采用MOS电容，可减小芯片面积，降低成本；并且快速/缓慢上电及重新上电都能准确实现上电复位功能，可靠性极高。
附图说明
图1为本上电复位电路的原理图；
图2为本上电复位电路的电路框图。
图中标号：1，动态电压产生电路；2，两级运放比较器；3，RC延迟单元；4，施密特触发器；5，D触发器。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的解释说明，但不用限制本发明。
如图2所示，一种上电复位电路，应用于物联网SOC芯片中，并且超低功耗。包括动态电压产生电路1、两级运放比较器2、RC延迟单元3、施密特触发器4、D触发器5，其中：
所述动态电压产生电路1的输出端与两级运放比较器2连接，为两级运放比较器提供正负输入电压V1和V2；所述两级运放比较器2的输出端与RC延迟单元3的输入端连接，同时与D触发器5的复位端连接，通过比较电压值V1和V2来确定上电复位电路的阈值电路；所述RC延迟单元3的输出端与施密特触发器4的输入端连接，可保证电路的可靠性；所述施密特触发器4的输出端经过反相器与D触发器5的采样端连接，同时施密特触发器4的输出端与动态电压产生电路1的使能端连接，在电源电压上电过程中使Vfb随vdd上升，当延迟完成时，Vfb被拉低，并且经反相后，所述D触发器5利用上升沿采样输出高电平，经输出buffer后，输出上电复位信号Vpor，完成上电复位功能，同时动态电压产生电路被关断。
如图1所示，上述动态电压产生电路1、两级运放比较器2、RC延迟单元3、施密特触发器4和D触发器5各部分的具体组成电路如下：
动态电压产生电路1，在本发明的优选实施例中，上述动态电压产生电路1包括PMOS管M1、PMOS管M2、POMS管M3、NMOS管M4、NMOS管M5和电阻R1。其中M1的源极和M2的源极与电源vdd连接，M4的源极和M5的源极与地vss连接；M1的栅极和漏极短接后与M2的栅极和M3的源极连接，M3的栅极和漏极短接后与R1的一端连接，并作为动态电压产生电路1的第一输出端输出电压V1到两级运放比较器2中NMOS管M10的栅极，作为两级运放比较器2的第一输入端(即正输入端)；R1的另一端连接M4的漏极，M4的栅极作为动态电压产生电路1的使能端与施密特触发器的输出端(即与PMOS管M15的漏极、PMOS管M18的栅极、NMOS管M16的漏极、NMOS管M19的栅极的连接点)以及反相器的输入端连接；同时经反相后作为D触发器5的采样信号；M5的栅漏短接与M2的漏极连接后作为动态电压产生电路的第二输出端输出电压V2到两级运放比较器中NMOS管M9的栅极，同时与两级运放比较器中NMOS管M11和M12的栅极连接，作为两级运放比较器2的第二输入端(即负输入端)和尾电流管以及第二级电流管的基准电压。
两级运放比较器2，在本发明的优选实施例中，上述两级运放比较器2包括PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12。其中M6/M7/M8的源极与电源vdd连接，M11/M12的源极与地vss连接；M6的栅极和漏极短接后与M7的栅极和M9的漏极连接，M8的栅极与M7的漏极和M10的漏极连接，M11的漏极与M9的源极和M10的源极连接，M8的漏极和M12的漏极连接后作为两级运放比较器2的输出端连接到RC延迟单元的输入端(即R2的一端)和D触发器的复位端，通过比较动态电压产生电路1的两个输出电压的大小关系，来确定Vfb1的高低，当Vfb1为高电平时，开始对RC延迟单元3中有M13构成的MOS电容充电，同时D触发器5的复位失效。
RC延迟单元3，在本发明的优选实施例中，上述RC延迟单元3包括电阻R2和NMOS管M13。其中M13的漏极和源极短接后与地vss连接；M13的栅极与R2的另一端连接后作为RC延迟单元3的输出端连接到施密特触发器的输入端(即PMOS管M14的栅极、PMOS管M15的栅极、NMOS管M16的栅极、NMOS管M17的栅极的连接点)，根据Vfb1和MOS电容的大小来确定充电完成的时间，即延迟时间。
施密特触发器4，在本发明的优选实施例中，上述施密特触发器4包括PMOS管M14、PMOS管M15、PMOS管M18、NMOS管M16、NMOS管M17和NMOS管M19。其中M14的源极和M19的漏极与电源vdd连接，M17的源极和M18的漏极与地vss连接；M14的漏极与M15的源极和M18的源极连接，M17的漏极与M16的源极和M19的源极连接；M15的漏极、M18的栅极、M16的漏极、M19的栅极相互连接并作为所述施密特触发器的输出端，其输出作为动态电压比较器1的使能信号的同时经反相器为D触发器5提供采样信号。
D触发器5，在本发明的优选实施例中，上述D触发器5是带复位(低电平复位)的D触发器。其中输入端D与电源vdd连接；采样端clk连接施密特触发器输出的反相，输出端Q输出上电复位信号Vpor，当采样信号的上升沿到来时，有Vpor＝vdd，完成芯片的上电复位功能。
本发明的工作原理为：
RC延迟单元3中，NMOS管M13的漏源接地组成MOS电容，大大减小了芯片面积。NM13的栅极接施密特触发器4的输入端，在电源电压上电之前，电源电压V0＝0，在电源电压上电过程中，当
vdd-V0＝|VGSM14|＞|VTHM14| (1)
时，施密特触发器4中的PMOS管M14和M15导通，此时，Vfb将跟随vdd变化，即
Vfb＝vdd (2)
动态电压产生电路1中的NMOS管M4的栅极接施密特触发器4的输出端，并且其源极接地，即
VGSM4＝Vfb＝vdd (3)
随vdd着的上升，当vdd＞VTHM4时，M4导通，即动态电压产生电路1开始工作。其中：VGSM14是M14栅源极之间的电压，VTHM14是M14的阈值电压，VGSM4是M4栅源极之间的电压，以下因类似的符号表示相同意思。
动态电压产生电路1中，当vdd＜VTHM5＜VTHM1+VTHM3时，由于二极管连接方式的M5以及M1和M3阻抗很大，所以此时有
V2≈vdd＞V1≈0 (4)
当VTHM5＜vdd＜VTHM1+VTHM3时，M5工作饱和区，流过M5的电流可以表述为：
Figure BDA0002192061710000091
整理得
Figure BDA0002192061710000092
此时依然有
V2＞V1≈0 (7)
当vdd＞VTHM1+VTHM3时，V1的表达式可表示为：
Figure BDA0002192061710000093
其中r1是M1和M3的导通电阻之和，r2是M4的导通电阻，又因为M1和M2的尺寸相同，其组成的电流镜会1∶1复制电流，所以有
I1＝I2 (9)
所以随着vdd的继续上升，V2的增大速度远远小于V1的增大速度，当V1＞V2时，两级运放比较器2输出高电平，即Vfb1变成高电平(Vfb1从低电平反转为高电平时所对应的vdd值被定义为上电复位电路的阈值电压Vth)，使D触发器5的复位失效，同时开始给RC延迟单元3中MOS电容M13充电，V0逐渐升高，当
V0＝VGSM17＞VTHM17 (10)
时，施密特触发器4中的NMOS管M16和M17导通，Vfb被拉低，经反相反转成高电平的上升沿使D端接vdd的D触发器5采样输出vdd，有
Vpor＝vdd (11)
同时动态电压产生电路1中的M4被关断，即动态电压产生电路1、两级运放比较器2、施密特触发器4被关断。即上电复位功能完成后，前级电路将被关断，所以静态功耗极低，仅为p瓦量级。
以上仅为说明本发明的实施方式，并不用于限制本发明，对于本领域的技术人员来说，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种上电复位电路，其特征在于：包括动态电压产生电路、两级运放比较器、RC延迟单元、施密特触发器和D触发器，其中：
所述动态电压产生电路连接在电源电压vdd与地vss之间，所述动态电压产生电路的输出端与两级运放比较器的输入端连接；
所述两级运放比较器的输出端分别与RC延迟单元的输入端和D触发器的复位端连接；
所述RC延迟单元的输出端与施密特触发器的输入端连接；
所述施密特触发器的输出端经过反相器与D触发器的采样端连接，同时施密特触发器的输出端与动态电压产生电路的使能端连接；
所述D触发器的输出端Q输出上电复位信号。
2.根据权利要求1所述的上电复位电路，其特征在于：所述动态电压产生电路包括PMOS管M1、PMOS管M2、POMS管M3、NMOS管M4、NMOS管M5和电阻R1；其中PMOS管M1的源极和PMOS管M2的源极与电源电压vdd连接；NMOS管M4的源极和NMOS管M5的源极与地vss连接；PMOS管M1的栅极和漏极短接后与PMOS管M2的栅极和NMOS管M3的源极连接；NMOS管M3的栅极和漏极短接后与电阻R1的一端连接，并作为动态电压产生电路的第一输出端输出电压到两级运放比较器的第一输入端，电阻R1的另一端连接NMOS管M4的漏极，NMOS管M4的栅极作为动态电压产生电路的使能端与施密特触发器的输出端以及反相器的输入端连接；NMOS管M5的栅极和漏极短接后与PMOS管M2的漏极连接，并作为动态电压产生电路的第二输出端输出电压到两级运放比较器的第二输入端。
3.根据权利要求1所述的上电复位电路，其特征在于：所述两级运放比较器包括PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12；其中NMOS管M10的栅极作为所述两级运放比较器的第一输入端，NMOS管M9的栅极作为所述两级运放比较器的第二输入端；PMOS管M6的源极、PMOS管M7的源极、PMOS管M8的源极与电源电压vdd连接；NMOS管M11的源极和NMOS管M12的源极与地vss连接；PMOS管M6的栅极和漏极短接后与PMOS管M7的栅极和NMOS管M9的漏极连接；PMOS管M8的栅极与PMOS管M7的漏极和NMOS管M10的漏极连接，NMOS管M11的漏极与NMOS管M9的源极和NMOS管M10的源极连接；PMOS管M8的漏极和NMOS管M12的漏极连接后作为两级运放比较器的输出端连接到RC延迟单元的输入端和D触发器的复位端。
4.根据权利要求1所述的上电复位电路，其特征在于：所述RC延迟单元包括电阻R2和NMOS管M13；电阻R2的一端作为RC延迟单元的输入端，NMOS管M13的漏极和源极短接后与地vss连接；NMOS管M13的栅极与电阻R2的另一端连接后作为RC延迟单元的输出端连接到施密特触发器的输入端。
5.根据权利要求1所述的上电复位电路，其特征在于：所述施密特触发器包括PMOS管M14、PMOS管M15、PMOS管M18、NMOS管M16、NMOS管M17和NMOS管M19；其中PMOS管M14的栅极、PMOS管M15的栅极、NMOS管M16的栅极、NMOS管M17的栅极相互连接并作为所述施密特触发器的输入端；PMOS管M14的源极和NMOS管M19的漏极与电源电压vdd连接；NMOS管M17的源极和PMOS管M18的漏极与地vss连接；PMOS管M14的漏极与PMOS管M15的源极和PMOS管M18的源极连接；NMOS管M17的漏极与NMOS管M16的源极和NMOS管M19的源极连接；PMOS管M15的漏极、PMOS管M18的栅极、NMOS管M16的漏极、NMOS管M19的栅极相互连接并作为所述施密特触发器的输出端连接反相器的输入端。
6.根据权利要求1所述的上电复位电路，其特征在于：所述D触发器是带复位的D触发器。
7.根据权利要求6所述的上电复位电路，其特征在于：所述D触发器的输入端D与电源电压vdd连接，所述D触发器的采样端clk与反相器的输出端连接，所述D触发器的输出端Q输出上电复位信号，所述D触发器的复位端Reset连接两级运放比较器的输出端。
8.根据权利要求7所述的上电复位电路，其特征在于：所述D触发器是低电平复位。
9.根据权利要求2或3所述的上电复位电路，其特征在于：所述动态电压产生电路的第一输出端输出正电压，所述动态电压产生电路的第二输出端输出负电压。
10.根据权利要求9所述的上电复位电路，其特征在于：所述两级运放比较器的第一输入端为正输入端，所述两级运放比较器的第二输入端为负输入端。
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