CN107395180B - 掉电延迟使能电路 - Google Patents

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Abstract

本发明涉及芯片设计技术领域，公开了一种掉电延迟使能电路，包括迟滞阈值设置单元、第一RS触发器、第二RS触发器、电源上电延时电路、使能关断延时单元、电平转换单元和内部低压电源，电源上电延时电路、使能关断延时电路和电平转换电路按照两个RS触发器的触发及锁存时序实现了使能电路的端口复用、阈值迟滞以及掉电延迟三个功能的集成。本发明的掉电延迟使能电路，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，保证芯片上电的稳定性，使能掉电延时的存在又确保了芯片断电的可靠性，端口的使能功能和外部频率同步功能的复用。

Description

掉电延迟使能电路
技术领域
本发明涉及芯片设计技术领域，特别是涉及一种掉电延迟使能电路。
背景技术
目前在设计电源管理类芯片时，为了保证芯片系统上电时序的准确性，大多会为其设计专门的使能电路。根据系统电路的不同设计或是应用环境的差异，电源上电与使能上电的顺序不尽相同。其中应用较广的使能上电是直接利用电源上电的分压得到的，其好处是可避免多加一个外接电源，但电源电压输入范围较宽时，分压可能不再适用；其次，许多使能电路没有迟滞功能或着迟滞不受控，这样可能造成阈值附近处的使能振荡，损坏芯片；再者，芯片功能越来越复杂，集成度越来越高，体积也越来越小，而传统的功能模块端口专用造成了不必要的资源浪费。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足，提供一种掉电延迟使能电路。
为解决上述技术问题，本发明所采取的技术方案是：掉电延迟使能电路，其特征在于，包括：
迟滞阈值设置单元，用于设置迟滞阈值；
第一RS触发器，输入端与所述迟滞阈值设置单元的输出端相连；
电源上电延时单元，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；
使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；
电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和
内部低压电源，用于为电路提供工作电压。
进一步地，所述第一RS触发器包括第一与非门和第二与非门；
所述第一与非门的第一输入端与迟滞阈值设置单元的输出端相连，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一RS触发器的输出端相连，且所述第一与非门的输出端还与所述第二与非门的第一输入端连接，以及所述第一与非门的输出端还与所述使能关断延时单元的输入端相连；
所述第二与非门的第二输入端与所述使能关断延时单元的输出端连接，所述第二与非门的第三输入端与电源上电延时单元的输出端连接。
进一步地，所述第二RS触发器包括第一或非门和第二或非门；
所述第一或非门的第一输入端与所述第一RS触发器的输出端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第一或非门的输出端与所述第二RS触发器的输出端相连，且所述第一或非门的输出端还与所述第二或非门的第一输入端连接；
所述第二或非门的第二输入端与所述使能关断延时单元的输出端相连。
进一步地，所述第二或非门的第三输入端与所述第一反相器的输出端相连。
进一步地，所述迟滞阈值设置单元包括依次连接的施密特触发器、第一反相器和第二反相器；所述第二反相器的输出端与所述迟滞阈值设置单元的输出端相连。
进一步地，所述迟滞阈值设置单元还包括下拉电阻，所述施密特触发器包括第一MOS管、第二MOS管、第三MOS管、第三反相器和第四反相器；
所述第一MOS管栅极连接所述迟滞阈值设置单元的输入端口，漏极连接所述第三MOS管的漏极，源极连接所述第三反相器输入端和所述第二MOS管的漏极；所述第一MOS管为N型MOS管；
所述第二MOS管栅极连接所述迟滞阈值设置单元的输入端口，源极接地；所述第二MOS管为P型MOS管；
所述第三MOS管栅极连接所述第二反相器的输入端，源极连接第三反相器的输入端和所述第二MOS管的漏极；所述第三MOS管为N型MOS管；
所述第三反相器输出端与第四反相器输入端相连；
所述第四反相器输出端与所述第一反相器输入端相连；
所述下拉电阻一端连接所述迟滞阈值设置单元的输入端口，另一端接地。
进一步地，所述电平转换单元包括：
第一电平转换模块，输入端与所述第二RS触发器的输出端相连，输出端与所述电平转换单元的第一输出端连接；
第二电平转换模块，输入端与所述施密特触发器的输出端相连，输出端与所述电平转换单元的第二输出端连接。
进一步地，所述电源上电延时单元包括延时电路和整形电路；
所述延时电路包括相串联的延时电阻和第一电容；所述第一电容的第一端接地，第二端与所述延时电阻一端连接；所述延时电阻另一端连接所述内部低压电源；
所述整形电路包括相连接的第五反相器和第六反相器；所述第五反相器输入端与所述第一电容的第二端连接，输出端与所述第六反相器的输入端连接；所述第六反相器的输出端与所述电源上电延时单元的输出端连接。
进一步地，所述使能关断延时单元包括第七反相器、第八反相器、第四MOS管、第五MOS管、第六MOS管、电流源和第二电容；
所述电流源一端连接所述内部低压电源，另一端连接所述第二电容的第一端；
所述第二电容的另一端接地；
所述第六MOS管栅极连接所述延时电路的输出端，漏极连接所述内部低压电源，源极连接所述第五MOS管的漏极和所述第二电容的第一端；所述第六MOS管为N型MOS管；
所述第四MOS管栅极连接所述第二RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第四MOS管为P型MOS管；
所述第五MOS管栅极连接所述第一RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第五MOS管为P型MOS管；
所述第七反相器输入端连接所述第二电容的第一端，输出端连接所述第八反相器的输出端；所述第八反相器的输出端与所述使能关断延时单元的输出端连接。
采用上述技术方案所产生的有益效果在于：本发明的掉电延迟使能电路，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，使能掉电延时的存在又确保了芯片断电的可靠性，端口的使能功能和外部频率同步功能的复用。
附图说明
图1是本发明采用的技术方案；
图2是本发明实施例1的具体实现图；
图3是本发明实施例1当引脚作使能应用时的输入与输出信号示意图；
图4是本发明实施例1当引脚作外部频率同步时的输入与输出信号示意图。
具体实施方式
下面结合附图和具体实施例1对本发明做进一步的说明。
参照图1的掉电延迟使能电路，包括：
迟滞阈值设置单元101，用于设置迟滞阈值；
第一RS触发器104，输入端与所述迟滞阈值设置单元101的输出端相连；
电源上电延时单元102，与所述第一RS触发器104相连，用于为所述第一RS触发器104提供初始状态；
第二RS触发器105，输入端与所述第一RS触发器104的输出端相连；
使能关断延时单元103，输入端与所述第一RS触发器104的输出端相连，输出端与所述第二RS触发器105相连，用于为所述第二RS触发器105提供初始状态，以及根据所述第一RS触发器104的输出结果对所述第二RS触发器105进行延时处理；
电平转换单元106，与所述第二RS触发器105的输出端相连，用于将所述第二RS触发器105的输出信号转换为预设信号；和
内部低压电源VDD_EN，用于为电路提供工作电压。
进一步地，参照图1和图2，所述第一RS触发器104包括第一与非门nand1和第二与非门nand2；
所述第一与非门nand1的第一输入端与迟滞阈值设置单元101的输出端相连，所述第一与非门nand1的第二输入端与所述第二与非门nand2的输出端连接，所述第一与非门nand1的输出端与所述第一RS触发器104的输出端相连，且所述第一与非门nand1的输出端还与所述第二与非门nand2的第一输入端连接，以及所述第一与非门nand1的输出端还与所述使能关断延时单元103的输入端相连；
所述第二与非门nand2的第二输入端与所述使能关断延时单元103的输出端连接，所述第二与非门nand2的第三输入端与电源上电延时单元102的输出端连接。
进一步地，参照图1和图2，所述第二RS触发器105包括第一或非门nor1和第二或非门nor2；
所述第一或非门nor1的第一输入端与所述第一RS触发器104的输出端连接，所述第一或非门nor1的第二输入端与所述第二或非门nor2的输出端连接，所述第一或非门nor1的输出端与所述第二RS触发器105的输出端相连，且所述第一或非门nor1的输出端还与所述第二或非门nor2的第一输入端连接；
所述第二或非门nor2的第二输入端与所述使能关断延时单元103的输出端相连。
进一步地，参照图1和图2，所述第二或非门nor2的第三输入端与所述第一反相器N1的输出端相连。
进一步地，参照图1和图2，所述迟滞阈值设置单元101包括依次连接的施密特触发器smit、第一反相器N1和第二反相器N2；所述第二反相器N2的输出端与所述迟滞阈值设置单元101的输出端相连。
进一步地，参照图1和图2，所述迟滞阈值设置单元101还包括下拉电阻R1，所述施密特触发器smit包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第三反相器N3和第四反相器N4；
所述第一MOS管M1栅极连接所述迟滞阈值设置单元101的输入端口，漏极连接所述第三MOS管M3的漏极，源极连接所述第三反相器N3输入端和所述第二MOS管M2的漏极；所述第一MOS管M1为N型MOS管；
所述第二MOS管M2栅极连接所述迟滞阈值设置单元101的输入端口，源极接地；所述第二MOS管M2为P型MOS管；
所述第三MOS管M3栅极连接所述第二反相器N2的输入端，源极连接第三反相器N3的输入端和所述第二MOS管M2的漏极；所述第三MOS管M3为N型MOS管；
所述第三反相器N3输出端与第四反相器N4输入端相连；
所述第四反相器N4输出端与所述第一反相器N1输入端相连；
所述下拉电阻R1一端连接所述迟滞阈值设置单元101的输入端口，另一端接地。
进一步地，参照图1和图2，所述电平转换单元106包括：
第一电平转换模块，输入端与所述第二RS触发器105的输出端相连，输出端与所述电平转换单元106的第一输出端连接；
第二电平转换模块，输入端与所述施密特触发器smit的输出端相连，输出端与所述电平转换单元106的第二输出端连接。
进一步地，参照图1和图2，所述电源上电延时单元102包括延时电路和整形电路；所述延时电路包括相串联的延时电阻R2和第一电容C1；所述第一电容C1的第一端接地，第二端与所述延时电阻R2一端连接；所述延时电阻R2另一端连接所述内部低压电源VDD_EN；
所述整形电路包括相连接的第五反相器N5和第六反相器N6；所述第五反相器N5输入端与所述第一电容C1的第二端连接，输出端与所述第六反相器N6的输入端连接；所述第六反相器N6的输出端与所述电源上电延时单元102的输出端连接。
进一步地，参照图1和图2，所述使能关断延时单元103包括第七反相器N7、第八反相器N8、第四MOS管M4、第五MOS管M5、第六MOS管M6、电流源I1和第二电容C2；
所述电流源一端连接所述内部低压电源VDD_EN，另一端连接所述第二电容C2的第一端；所述第二电容C2的另一端接地；
所述第六MOS管M6栅极连接所述延时电路的输出端，漏极连接所述内部低压电源VDD_EN，源极连接所述第五MOS管M5的漏极和所述第二电容C2的第一端；所述第六MOS管M6为N型MOS管；
所述第四MOS管M4栅极连接所述第二RS触发器105的输出端，漏极连接所述第五MOS管M5的漏极和所述第二电容C2的第一端，源极接地；所述第四MOS管M4为P型MOS管；
所述第五MOS管M5栅极连接所述第一RS触发器104的输出端，漏极连接所述第五MOS管M5的漏极和所述第二电容C2的第一端，源极接地；所述第五MOS管M5为P型MOS管；
所述第七反相器N7输入端连接所述第二电容C2的第一端，输出端连接所述第八反相器N8的输出端；
所述第八反相器N8的输出端与所述使能关断延时单元103的输出端连接。
图2为本发明实施例1的具体实现图。
其中，I1为PTAT电流源I1，EN/SYNC为芯片使能引脚与外部同步频率引脚复用的输入端口，EN_OUT为芯片使能的输出端口，FREQ为芯片外部同步频率的输出端口，该电路的设计原理与图1技术方案一致，仅为该发明的一种典型应用情况，即使能引脚与外部同步频率引脚复用的带阈值迟滞功能的掉电延迟使能电路。
具体的工作过程为：
使能上电过程：当输入端电压EN/SYNC由0V上升至大于使能高阈值ENH时，第一MOS管M1关断，第二MOS管M2导通，经两级反相器N3、N4整形后K1为低电平，经反相器N1反向后K2为高电平，第三MOS管M3导通，经反相器N2和与第一与非门nand1、第二与非门nand2构成的第一RS触发器104置位后K5为高电平，再经第一或非门nor1、第二或非门nor2构成的第二RS触发器105复位后K4为低电平，第一电平转换将K4反向转换为内部低压电源VDD_EN的高电平，即使能输出EN_OUT为高电平，同理，第二电平转换将K1反向转换为内部低压电源VDD_EN的高电平，即外部同步频率的输出为高电平。此时，系统接收到使能信号，芯片开始启动，且无外部同步频率输入。
使能掉电过程：当输入端电压EN/SYNC由5V或3.3V下降至小于使能低阈值ENL时，第一MOS管M1导通，第二MOS管M2关断，经两级反相器N3、N4整形后K1为高电平，经反相器N1反向后K2为低电平，第三MOS管M3关断，由延时电阻R2和第一电容C1构成的使能偏置电源VDD_EN的延时电路经第五反相器N5和第六反相器N6整形后，为第一与非门nand1、第二与非门nand2构成的第一RS触发器104提供初始“0”状态，由于K3为逻辑“0”经过延时t1后变为逻辑“1”，触发器保持上一个状态，K5为低电平，第六MOS管M6导通t1时间，为第一或非门nor1、第二或非门nor2构成的第二RS触发器105提供初始“1”状态，第四MOS管M4关断，第六MOS管M6关断，PTAT电流源I1给第二电容C2充电，该充电过程经第七反相器N7和第八反相器N8整形后形成t2时间逻辑“0”的延时，经第一或非门nor1、第二或非门nor2构成的第二RS触发器105后，K4保持低电平直至第二电容C2电容C2上的电压达到反相器的翻转阈值，再经第一或非门nor1、第二或非门nor2构成的第二RS触发器105后，K4变为高电平，第五MOS管M5导通，第二电容C2电荷被释放，故K4端电平相比于K5端电平反向延迟了t2时间，第一电平转换将K4反向转换为内部低压电源VDD_EN的低电平，即使能输出EN_OUT相比于输入端EN/SYNC的掉电延迟了t2时间后变为低电平，同理，第二电平转换将K1反向转换为内部低压电源VDD_EN的低电平，即外部同步频率的输出为与输入端同步的低电平。其中，下拉电阻R1作用是保证引脚悬空时默认为低电平。此时，系统接收到使能掉电信号，经延迟t2时间后芯片开始关断，且无外部同步频率输入。
外部同步频率输入过程：当输入端电压EN/SYNC为频率信号时，第一MOS管M1和第二MOS管M2按照频率信号的高电平与低电平进行周期性的开关，经两级反相器N3、N4整形后K1为与输入频率EN/SYNC相位相反的频率信号。当频率信号为高电平时，K1为低电平，经反相器N1反向后K2为高电平，经第四反相器N4N4和第一与非门nand1、第二与非门nand2构成的第一RS触发器104置位后K5为高电平，再经第一或非门nor1、第二或非门nor2构成的第二RS触发器105复位后K4为低电平，第一电平转换将K4反向转换为内部低压电源VDD_EN的高电平，同理，第二电平转换将K1反向转换为内部低压电源VDD_EN的高电平，即频率信号为高电平时，使能输出EN_OUT为高电平，外部同步频率的输出FREQ也为高电平。当频率信号为低电平时，K1为高电平，经第三反相器N3反向后K2为低电平，第一与非门nand1、第二与非门nand2构成的第一RS触发器104保持其初始状态，K5为低电平，根据使能掉电过程的分析可知，K5为与输入电压同步的低电平，而K4则为将输入电压延迟t2时间后的高电平，这里我们设定延时t2必须大于外部同步频率信号的周期，故K4还未变为高电平前，频率信号已变为新一周期的高电平，因此，K4为低电平，第一电平转换将K4反向转换为内部低压电源VDD_EN的高电平，同理，第二电平转换将K1反向转换为内部低压电源VDD_EN的低电平，即频率信号为低电平时，使能输出EN_OUT为高电平，外部同步频率的输出FREQ为低电平。综上可知，输入信号EN/SYNC为外部同步频率时，使能输出EN_OUT一直保持为高电平，而外部同步频率的输出FREQ则为与输入同频同相的频率信号，即外部同步信号被读入芯片内部。
具体工作过程、使能上电过程与、使能掉电过程的输入信号与输出信号波形如图3所示；工作过程、外部同步频率输入过程的输入信号与输出信号波形如图4所示。
采用上述技术方案后，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，保证芯片上电的稳定性；同时，使能掉电延时的存在又确保了芯片断电的可靠性；其次，端口的使能功能和外部频率同步功能的复用，充分利用了外接引脚，既丰富了芯片的功能，又没有产生额外的外接电源，从而避免了体积的浪费。该电路结构关断电流小，静态功耗小，具有很高的工艺灵活性及可靠性，可广泛应用于电源管理类芯片的设计中。
本发明实施例可以应用于需要延迟信号的任意装置和系统，例如，本公开可以应用于下述系统，例如，移动电话、智能电话、个人数字助理、便携式多媒体播放器、数字照相机、摄像机、个人计算机、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏控制台、导航系统等。
前述是对示例实施例的举例说明，并且不应被解释为对示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易理解的是，在实质上不脱离本公开的新颖性教导和优点的情况下，示例实施例中的许多修改是可以的。因此，所有这些修改都意图被包括在如权利要求所限定的本公开的范围之内。因此，将理解的是，前述是对各种示例实施例的举例说明，而不应被解释为受限于所公开的特定的示例实施例，并且对所公开的示例实施例及其他示例实施例的修改意图包括在权利要求的范围之内。

Claims (9)

1.掉电延迟使能电路，其特征在于，包括：
迟滞阈值设置单元，用于设置迟滞阈值；
第一RS触发器，输入端与所述迟滞阈值设置单元的输出端相连；
电源上电延时单元，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；
使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；
电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和
内部低压电源，用于为电路提供工作电压。
2.根据权利要求1所述的掉电延迟使能电路，其特征在于，所述第一RS触发器包括第一与非门和第二与非门；
所述第一与非门的第一输入端与迟滞阈值设置单元的输出端相连，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一RS触发器的输出端相连，且所述第一与非门的输出端还与所述第二与非门的第一输入端连接，以及所述第一与非门的输出端还与所述使能关断延时单元的输入端相连；
所述第二与非门的第二输入端与所述使能关断延时单元的输出端连接，所述第二与非门的第三输入端与电源上电延时单元的输出端连接。
3.根据权利要求1所述的掉电延迟使能电路，其特征在于，所述第二RS触发器包括第一或非门和第二或非门；
所述第一或非门的第一输入端与所述第一RS触发器的输出端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第一或非门的输出端与所述第二RS触发器的输出端相连，且所述第一或非门的输出端还与所述第二或非门的第一输入端连接；
所述第二或非门的第二输入端与所述使能关断延时单元的输出端相连。
4.根据权利要求3所述的掉电延迟使能电路，其特征在于，所述迟滞阈值设置单元包括依次连接的施密特触发器、第一反相器和第二反相器；所述第二反相器的输出端与所述迟滞阈值设置单元的输出端相连。
5.根据权利要求4所述的掉电延迟使能电路，其特征在于，所述第二或非门的第三输入端与所述第一反相器的输出端相连。
6.根据权利要求4所述的掉电延迟使能电路，其特征在于，所述迟滞阈值设置单元还包括下拉电阻，所述施密特触发器包括第一MOS管、第二MOS管、第三MOS管、第三反相器和第四反相器；
所述第一MOS管栅极连接所述迟滞阈值设置单元的输入端口，漏极连接所述第三MOS管的漏极，源极连接所述第三反相器输入端和所述第二MOS管的漏极；所述第一MOS管为N型MOS管；
所述第二MOS管栅极连接所述迟滞阈值设置单元的输入端口，源极接地；所述第二MOS管为P型MOS管；
所述第三MOS管栅极连接所述第二反相器的输入端，源极连接第三反相器的输入端和所述第二MOS管的漏极；所述第三MOS管为N型MOS管；
所述第三反相器输出端与第四反相器输入端相连；
所述第四反相器输出端与所述第一反相器输入端相连；
所述下拉电阻一端连接所述迟滞阈值设置单元的输入端口，另一端接地。
7.根据权利要求4所述的掉电延迟使能电路，其特征在于，所述电平转换单元包括：
第一电平转换模块，输入端与所述第二RS触发器的输出端相连，输出端与所述电平转换单元的第一输出端连接；
第二电平转换模块，输入端与所述施密特触发器的输出端相连，输出端与所述电平转换单元的第二输出端连接。
8.根据权利要求1至7任一项所述的掉电延迟使能电路，其特征在于，所述电源上电延时单元包括延时电路和整形电路；
所述延时电路包括相串联的延时电阻和第一电容；所述第一电容的第一端接地，第二端与所述延时电阻一端连接；所述延时电阻另一端连接所述内部低压电源；
所述整形电路包括相连接的第五反相器和第六反相器；所述第五反相器输入端与所述第一电容的第二端连接，输出端与所述第六反相器的输入端连接；所述第六反相器的输出端与所述电源上电延时单元的输出端连接。
9.根据权利要求8所述的掉电延迟使能电路，其特征在于，所述使能关断延时单元包括第七反相器、第八反相器、第四MOS管、第五MOS管、第六MOS管、电流源和第二电容；
所述电流源一端连接所述内部低压电源，另一端连接所述第二电容的第一端；所述第二电容的另一端接地；
所述第六MOS管栅极连接所述延时电路的输出端，漏极连接所述内部低压电源，源极连接所述第五MOS管的漏极和所述第二电容的第一端；所述第六MOS管为N型MOS管；
所述第四MOS管栅极连接所述第二RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第四MOS管为P型MOS管；
所述第五MOS管栅极连接所述第一RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第五MOS管为P型MOS管；
所述第七反相器输入端连接所述第二电容的第一端，输出端连接所述第八反相器的输出端；所述第八反相器的输出端与所述使能关断延时单元的输出端连接。
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