CN106972846A - 一种上电复位电路 - Google Patents

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Abstract

本发明公开了一种上电复位电路，包括：触发电压产生电路，用于产生上电时的上电触发电压和掉电时的掉电触发电压；延迟电路，用于上电时将上电触发电压延时输出；整形电路，用于将该延迟电路输出的电压进行整形为数字电路所需的数字信号，本发明通过利用NMOS管的本身的阈值电压来建立电路的翻转电压，同时利用电容充放电的特点来改变其输出信号的延时时间，实现了一种结构简单，并且可以调整延时时间的上电复位电路。

Description

一种上电复位电路
技术领域
本发明涉及一种电路，特别是涉及一种新型的上电复位电路。
背景技术
目前常见的上电复位电路，为充电钳位上电复位电路，如图1所示为现有技术中常见上电复位电路的结构图。如图1所示，该上电复位电路包括左边的多个MOS管(PM1，PM2,…PMN)、右边的MOS管PM2、电容C0以及一反相器INV1，只有当电源电压高于左边N只MOS管的阈值电压之和时，右边的MOS管PM2才能给电容C0充电，该上电复位电路避免了没有器件限制电容C的充电时间而导致上电缓慢时复位失效的问题。但是，当电源快速掉电重启时，电容C存储的电荷来不及快速释放，这将导致二次复位失效，说明此上电复位电路不够稳定。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种上电复位电路，其通过利用NMOS管的本身的阈值电压(Vth)来建立电路的翻转电压(Trigger电压)，同时利用电容充放电的特点来改变其输出信号的延时时间。
为达上述及其它目的，本发明提出一种上电复位电路，包括：
触发电压产生电路，用于产生上电时的上电触发电压和掉电时的掉电触发电压；
延迟电路，用于上电时将上电触发电压延时输出；
整形电路，用于将该延迟电路输出的电压进行整形为数字电路所需的数字信号。
进一步地，该触发电压产生电路包括三个MOS管与一电阻。
进一步地，该触发电压产生电路包括三个NMOS管与一电阻。
进一步地，该触发电压产生电路包括包括第一NMOS管、第二NMOS管、第三NMOS管以及一电阻，该第一NMOS管NM1的栅极、该电阻之一端接电源正端，该电阻的另一端与第一NMOS管的漏极、第二NMOS管的漏极以及延迟电路相连组成节点Vtrig，该第二NMOS管的源极接该第三NMOS管的漏极，该第三NMOS管的源极接地，栅极接该整形电路。
进一步地，该延迟电路包括两个MOS管以及一延时电容。
进一步地，该延迟电路包括第一PMOS管、第四NMOS管以及延时电容，该第一PMOS管的源极接电源正端，其栅极与该电阻、该第一NMOS管的漏极、该第二NMOS管的漏极、以及该第四NMOS管的栅极组成该节点Vtrig，该第四NMOS管的源极与延时电容的一端接地，该第一PMOS管的漏极、第四NMOS管的漏极、该延时电容的另一端以及该整形电路相连组成节点Vdelay。
进一步地，该整形电路包括一施密特触发器、第一反相器和第二反相器。
进一步地，该施密特触发器的输入端连接该节点Vdelay，输出端与该第一反相器的输入端相连，该第一反相器的输出端与该第二反相器的输入端以及该第三NMOS管的栅极相连组成节点OUTB，该第二反相器的输出端为该上电复位电路的输出。
进一步地，该第三NMOS管为开关，由OUTB信号控制，当OUTB信号为高时，第二NMOS管与第一NMOS管并联，等效NMOS的宽长比减小，等效阈值电压下降。
进一步地，该第一PMOS管采用倒比管。
与现有技术相比，本发明一种上电复位电路通过利用MOS管的本身的阈值电压(Vth)来建立电路的翻转电压(Trigger电压)，同时利用电容充放电的特点来改变其输出信号的延时时间，实现了一种结构简单，并且可以调整延时时间的上电复位电路。
附图说明
图1为现有技术中常见的上电复位电路的结构图；
图2为本发明一种上电复位电路的电路结构图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种上电复位电路的电路结构图。如图2所示，本发明一种上电复位电路，包括：触发电压产生电路10、延迟电路20以及整形电路30。
其中，触发电压产生电路10包括NMOS管NM1、NM2、NM3以及电阻R0，用于产生上电时的上电触发电压(Trigger)和掉电时的掉电触发电压；延迟电路20由PMOS管PM0、NMOS管NM4以及延时电容C0组成，用于上电时将上电触发电压延时输出；整形电路30由施密特触发器INV0、反相器INV1和INV2组成，用于将延迟电路20输出的电压进行整形为数字电路所需的数字信号。
NMOS管NM1的栅极、PMOS管PM0的源极和电阻R0之一端接电源正端VDD，电阻R0之另一端与NMOS管NM1的漏极、NMOS管NM2的漏极、NMOS管NM4的栅极以及PMOS管PM0的栅极相连组成节点Vtrig，NMOS管NM2的源极接NMOS管NM3的漏极，NMOS管NM3的源极、NMOS管NM4的源极与延时电容C0之一端接电源负端(地)GND，PMOS管PM0的漏极、NMOS管NM4的漏极、延时电容C0的另一端以及施密特触发器INV0的输入端相连组成节点Vdelay，施密特触发器INV0的输出端与INV1的输入端相连，反相器INV1的输出端与INV2的输入端以及NMOS管NM3的栅极相连组成节点OUTB，反相器INV2的输出端为本发明一种新型上电复位电路的输出RESET。
NM3是开关，由OUTB信号控制，当OUTB为高时，NM2与NM1并联，等效NMOS的宽长比减小，等效阈值电压下降。
PM0使用特殊尺寸的MOS管，在本发明具体实施例中使用的是倒比管，这样与其后的电容C0可以形成充电慢，放电快的延时结构；
当电源电压VDD由0V逐渐升高，当电压升至NMOS管NM4的阈值电压时，由于电源电压通过电阻R0直接连接至NMOS管NM4的栅极，NMOS管NM4首先导通，延时电容C0被短接至电源负端(地)GND，经施密特触发器INV0和2个反相器反相后输出RESET为高电平(上电复位)，节点OUTB为低，开关管NM3截止，随着电源电压继续上升，使NM1打开，节点Vtrig电压被拉制电源负端(地)GND，NMOS管NM4截止，PMOS管PM0开始导通，电源VDD通过PMOS管PM0向延时电容C0充电，延时电容C0的电压Vdelay逐步开始上升，此时的电源电压为上电时的上电触发(Trigger)电压，此电压主要由NM1的阈值电压Vth0来决定，并通过PM0、NM4、C0组成产生的延时电路得到所需的延时时间Tdelay，经设定时间后，节点Vdelay电压上升至施密特触发器INV0的开启电压，施密特触发器INV0输出低电平，经反相器INV1反相后，节点OUTB输出高电平，反相器INV2最终输出信号RESET为低电平(上电复位完成)；上电完成后OUTB为高，开关NMOS管NM3导通，NMOS管NM2与NMOS管NM1并联；当电源VDD下降，由于NM2和NM1相当于并联状态，其等效的阈值电压比Vth0降低了，为Vth2，当VDD低于Vth2时，NMOS管NM2和NM1截止，NMOS管NM4导通，节点Vtrig电压被短接至电源负端(地)GND，经施密特触发器INV0和2个反相器反相后得到最终输出RESET为高电平，后续电路会得到下电翻转信号(掉电复位)。
可见，本发明通过MOS管的Vth的改变，来建立Trigger(触发)点以及迟滞电压，使电路设计相对简单，同时使用电容充放电的特性，使得本发明的延时时间根据自己的需要进行调节。
综上所述，本发明一种上电复位电路通过利用MOS管的本身的阈值电压(Vth)来建立电路的翻转电压(Trigger电压)，同时利用电容充放电的特点来改变其输出信号的延时时间，实现了一种结构简单，并且可以调整延时时间的上电复位电路。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种上电复位电路，包括：
触发电压产生电路，用于产生上电时的上电触发电压和掉电时的掉电触发电压；
延迟电路，用于上电时将上电触发电压延时输出；
整形电路，用于将该延迟电路输出的电压进行整形为数字电路所需的数字信号。
2.如权利要求1所述的一种上电复位电路，其特征在于：该触发电压产生电路包括三个MOS管与一电阻。
3.如权利要求2所述的一种上电复位电路，其特征在于：该触发电压产生电路包括三个NMOS管与一电阻。
4.如权利要求3所述的一种上电复位电路，其特征在于：该触发电压产生电路包括包括第一NMOS管、第二NMOS管、第三NMOS管以及一电阻，该第一NMOS管NM1的栅极、该电阻之一端接电源正端，该电阻的另一端与第一NMOS管的漏极、第二NMOS管的漏极以及延迟电路相连组成节点Vtrig，该第二NMOS管的源极接该第三NMOS管的漏极，该第三NMOS管的源极接地，栅极接该整形电路。
5.如权利要求4所述的一种上电复位电路，其特征在于：该延迟电路包括两个MOS管以及一延时电容。
6.如权利要求5所述的一种上电复位电路，其特征在于：该延迟电路包括第一PMOS管、第四NMOS管以及延时电容，该第一PMOS管的源极接电源正端，其栅极与该电阻、该第一NMOS管的漏极、该第二NMOS管的漏极、以及该第四NMOS管的栅极组成该节点Vtrig，该第四NMOS管的源极与延时电容的一端接地，该第一PMOS管的漏极、第四NMOS管的漏极、该延时电容的另一端以及该整形电路相连组成节点Vdelay。
7.如权利要求6所述的一种上电复位电路，其特征在于：该整形电路包括一施密特触发器、第一反相器和第二反相器。
8.如权利要求7所述的一种上电复位电路，其特征在于：该施密特触发器的输入端连接该节点Vdelay，输出端与该第一反相器的输入端相连，该第一反相器的输出端与该第二反相器的输入端以及该第三NMOS管的栅极相连组成节点OUTB，该第二反相器的输出端为该上电复位电路的输出。
9.如权利要求8所述的一种上电复位电路，其特征在于：该第三NMOS管为开关，由OUTB信号控制，当OUTB信号为高时，第二NMOS管与第一NMOS管并联，等效NMOS的宽长比减小，等效阈值电压下降。
10.如权利要求8所述的一种上电复位电路，其特征在于：该第一PMOS管采用倒比管。
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