CN204906360U - 一种高电源电压稳定性的环形时钟发生电路 - Google Patents

Abstract

本实用新型涉及集成电路技术领域，尤其涉及一种高电源电压稳定性的环形时钟发生电路。在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路包括偏置电流产生电路、核心延时电路和短暂延时电路；偏置电流产生电路由一可变电阻和多个MOS管构成，为电路提供偏置电流；核心延时电路由一可变电容和多个MOS管构成，进行核心延时；短暂延时电路进行短暂延时。在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路的时钟周期主要由可变电阻和可变电容的值决定，反相器的门延时时间占比较小，故时钟频率与电源电压的值弱相关，具有较高的电源电压稳定性。

Description

一种高电源电压稳定性的环形时钟发生电路

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种高电源电压稳定性的环形时钟发生电路。

背景技术

时钟发生电路是目前模数混合集成电路中不可或缺的核心组成部分，其能够提供一定频率的时钟信号，供给数字电路进行采样、同步等信号处理。

环形时钟发生电路，结构简单，占用芯片面积较小，被广泛应用于模数混合信号处理电路中。但传统反相器结构的环形时钟发生电路的电源电压稳定性很差，其时钟周期完全由反相器的门延时时间决定，在电源电压降低时，延时时间将急剧变大，产生很大的频率偏移。并且，时钟频率也容易随着工艺和温度的变化而变化。

实用新型内容

本实用新型的目的在于提供一种高电源电压稳定性的环形时钟发生电路，旨在解决传统反相器结构的环形时钟发生电路电源电压稳定性差的问题。

本实用新型是这样实现的，一种高电源电压稳定性的环形时钟发生电路，包括依次连接的第一反相器和第二反相器，所述高电源电压稳定性的环形时钟发生电路还包括：

输出端接所述第一反相器的输出端，提供偏置电流的偏置电流产生电路；

与所述偏置电流产生电路的输出端连接，进行核心延时的核心延时电路；

连接于所述核心延时电路的输出端和所述第一反相器的输入端之间，进行短暂延时的短暂延时电路。

进一步的，所述偏置电流产生电路包括：

可变电阻、第一NMOS管、第二NMOS管和第一PMOS管；

所述第一NMOS管的漏极通过所述可变电阻接正电源，所述第一NMOS管的源极接地，所述第一NMOS管的栅极同时接所述第一NMOS管的漏极和所述第二NMOS管的栅极，所述第二NMOS管的源极接地，所述第二NMOS管的漏极接所述第一PMOS管的漏极，所述第一PMOS管的源极接正电源，所述第一PMOS管的栅极同时接所述第一PMOS管的漏极和所述核心延时电路。

进一步的，所述核心延时电路包括：

可变电容、第三NMOS管、第四NMOS管、第二PMOS管和第三PMOS管；

所述第三NMOS管的栅极接所述第一NMOS管的栅极，所述第三NMOS管的源极接地，所述第三NMOS管的漏极接所述第二PMOS管的漏极，所述可变电容接在所述第三NMOS管的漏极和源极之间，所述第四NMOS管的栅极接所述第三NMOS管的漏极，所述第四NMOS管的源极接地，所述第四NMOS管的漏极同时接所述第三PMOS管的漏极和所述短暂延时电路，所述第二PMOS管的栅极接所述第一反相器的输出端，所述第二PMOS管的源极接正电源，所述第三PMOS管的栅极同时接所述第一PMOS管的栅极和所述短暂延时电路，所述第三PMOS管的源极接正电源。

进一步的，所述短暂延时电路包括：

第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管；

所述第六NMOS管的栅极接所述第一NMOS管的栅极，所述第六NMOS管的源极接地，所述第六NMOS管的漏极接所述第五NMOS管的源极，所述第八NMOS管的栅极接所述第一NMOS管的栅极，所述第八NMOS管的源极接地，所述第八NMOS管的漏极接所述第七NMOS管的源极，所述第五NMOS管的栅极同时接所述第四NMOS管的漏极和所述第四PMOS管的栅极，所述第五NMOS管的漏极同时接所述第四PMOS管的漏极、所述第七NMOS管的栅极和所述第六PMOS管的栅极，所述第六PMOS管的漏极同时接所述第七NMOS管的漏极和所述第一反相器，所述第四PMOS管的源极接所述第五PMOS管的漏极，所述第六PMOS管的源极接所述第七PMOS管的漏极，所述第五PMOS管的栅极接所述第一PMOS管的栅极，所述第五PMOS管的源极接正电源，所述第七PMOS管的栅极接所述第一PMOS管的栅极，所述第七PMOS管的源极接正电源。

进一步的，所述可变电阻包括：

第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管；

所述第五电阻、第四电阻、第三电阻、第二电阻和第一电阻依次串联于正电源和所述第一NMOS管的漏极之间，所述第九NMOS管的源极和漏极分别接所述第一电阻的两端，所述第十NMOS管的源极和漏极分别接所述第二电阻的两端，所述第十一NMOS管的源极和漏极分别接所述第三电阻的两端，所述第十二NMOS管的源极和漏极分别接所述第四电阻的两端。

进一步的，所述可变电容包括：

第一电容、第二电容、第三电容、第四电容、第五电容、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管；

所述第一电容、第二电容、第三电容、第四电容和第五电容的第一端均接所述第三NMOS管的漏极，所述第一电容、第二电容、第三电容和第四电容的第二端分别接所述第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管的漏极，所述第五电容的第二端接地，所述第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管的源极均接地。

在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路包括偏置电流产生电路、核心延时电路和短暂延时电路；偏置电流产生电路由一可变电阻和多个MOS管构成，为电路提供偏置电流，核心延时电路由一可变电容和多个MOS管构成，进行核心延时，短暂延时电路进行短暂延时。在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路的时钟周期主要由可变电容和可变电阻的值决定，反相器的门延时时间占比较小，故时钟频率与电源电压的值弱相关，具有较高的电源电压稳定性。

附图说明

图1是本实用新型实施例提供的高电源电压稳定性的环形时钟发生电路的模块图；

图2是本实用新型实施例提供的高电源电压稳定性的环形时钟发生电路的电路图；

图3是本实用新型实施例提供的可变电阻的实现电路图；

图4是本实用新型实施例提供的可变电容的实现电路图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

图1示出了本实用新型实施例提供的高电源电压稳定性的环形时钟发生电路的模块图。为了便于说明，仅示出了与本实用新型实施例相关的部分。

一种高电源电压稳定性的环形时钟发生电路，包括依次连接的第一反相器5和第二反相器6，所述高电源电压稳定性的环形时钟发生电路还包括：

输出端接第一反相器5的输出端，提供偏置电流的偏置电流产生电路1；

与偏置电流产生电路1的输出端连接，进行核心延时的核心延时电路2；

连接于核心延时电路2的输出端和第一反相器5的输入端之间，进行短暂延时的短暂延时电路3。

图2示出了本实用新型第一实施例提供的高电源电压稳定性的环形时钟发生电路的电路图。为了便于说明，仅示出了与本实用新型实施例相关的部分。

作为本实用新型的一实施例，偏置电流产生电路1包括：

可变电阻R_ADJ、第一NMOS管NM1、第二NMOS管NM2和第一PMOS管PM1；

第一NMOS管NM1的漏极通过可变电阻R_ADJ接正电源，第一NMOS管NM1的源极接地，第一NMOS管NM1的栅极同时接第一NMOS管NM1的漏极和第二NMOS管NM2的栅极，第二NMOS管NM2的源极接地，第二NMOS管NM2的漏极接第一PMOS管PM1的漏极，第一PMOS管PM1的源极接正电源，第一PMOS管PM1的栅极同时接第一PMOS管PM1的漏极和核心延时电路2。

作为本发明的一实施例，核心延时电路22包括：

可变电容C_ADJ、第三NMOS管NM3、第四NMOS管NM4、第二PMOS管PM2和第三PMOS管PM3；

第三NMOS管NM3的栅极接第一NMOS管NM1的栅极，第三NMOS管NM3的源极接地，第三NMOS管NM3的漏极接第二PMOS管PM2的漏极，可变电容C_ADJ接在第三NMOS管NM3的漏极和源极之间，第四NMOS管NM4的栅极接第三NMOS管NM3的漏极，第四NMOS管NM4的源极接地，第四NMOS管NM4的漏极同时接第三PMOS管PM3的漏极和短暂延时电路3，第二PMOS管PM2的栅极接第一反相器5的输出端，第二PMOS管PM2的源极接正电源，第三PMOS管PM3的栅极同时接第一PMOS管PM1的栅极和短暂延时电路3，第三PMOS管PM3的源极接正电源。

作为本实用新型的一实施例，短暂延时电路3包括：

第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6和第七PMOS管PM7；

第六NMOS管NM6的栅极接第一NMOS管NM1的栅极，第六NMOS管NM6的源极接地，第六NMOS管NM6的漏极接第五NMOS管NM5的源极，第八NMOS管NM8的栅极接第一NMOS管NM1的栅极，第八NMOS管NM8的源极接地，第八NMOS管NM8的漏极接第七NMOS管NM7的源极，第五NMOS管NM5的栅极同时接第四NMOS管NM4的漏极和第四PMOS管PM4的栅极，第五NMOS管NM5的漏极同时接第四PMOS管PM4的漏极、第七NMOS管NM7的栅极和第六PMOS管PM6的栅极，第六PMOS管PM6的漏极同时接第七NMOS管NM7的漏极和第一反相器5，第四PMOS管PM4的源极接第五PMOS管PM5的漏极，第六PMOS管PM6的源极接第七PMOS管PM7的漏极，第五PMOS管PM5的栅极接第一PMOS管PM1的栅极，第五PMOS管PM5的源极接正电源，第七PMOS管PM7的栅极接第一PMOS管PM1的栅极，第七PMOS管PM7的源极接正电源。

图3示出了本实用新型实施例提供的可变电阻的实现电路图。为了便于说明，仅示出了与本实用新型实施例相关的部分。

作为本实用新型的一实施例，可变电阻R_ADJ包括：

第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12；

第五电阻R5、第四电阻R4、第三电阻R3、第二电阻R2和第一电阻R1依次串联于正电源和第一NMOS管NM1的漏极之间，第九NMOS管NM9的源极和漏极分别接第一电阻R1的两端，第十NMOS管NM10的源极和漏极分别接第二电阻R2的两端，第十一NMOS管NM11的源极和漏极分别接第三电阻R3的两端，第十二NMOS管NM12的源极和漏极分别接第四电阻R4的两端。

图3中，第一电阻R1的阻值为R(R为一常数)，第二电阻R2的阻值为2R，第三电阻R3的阻值为4R，第四电阻R4的阻值为8R，第五电阻R5的阻值为16R。可通过逻辑电平控制信号TR<3:0>来控制开关的导通与断开，实现以单个R为步进来调节电阻。逻辑控制电路输出电平信号TR<3:0>至NMOS管NMOS9～NMOS12的栅极，高电平时NMOS管导通，相当于短路掉与之并联的电阻，即可减小可变电阻R_ADJ的阻值。设默认状态下，TR<3:0>＝1000，则可变电阻R_ADJ＝23R；若发现时钟频率偏快，可使TR<3:0>＝0111，则可变电阻R_ADJ＝24R，或增加更多的R；若发现时钟频率偏慢，可使TR<3:0>＝1001，则可变电阻R_ADJ＝22R，或减少更多的R。

图4示出了本实用新型实施例提供的可变电容的实现电路图。为了便于说明，仅示出了与本实用新型实施例相关的部分。

作为本实用新型的一实施例，可变电容C_ADJ包括：

第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16；

第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的第一端均接第三NMOS管的漏极，第一电容C1、第二电容C2、第三电容C3和第四电容C4的第二端分别接第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15和第十六NMOS管NM16的漏极，第五电容C5的第二端、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15和第十六NMOS管NM16的源极均接地。

图4中，第一电容C1的值为C(C为一常数)，第二电容C2的值为2C，第三电容C3的值为4C，第四电容C4的值为8C，第五电容C5的值为16C。可通过逻辑电平控制信号TC<3:0>来控制开关的导通与断开，实现以单个C为步进来调节电容。逻辑控制电路输出电平信号TC<3:0>至NMOS管NMOS13～NMOS16的栅极，低电平时NMOS管截止，相当于短路掉与之串联的电容，即可减小可变电容C_ADJ的阻值。设默认状态下，TC<3:0>＝1000，则可变电容C_ADJ＝24C；若发现时钟频率偏快，可使TC<3:0>＝1001，则可变电容C_ADJ＝25C，或增加更多的C；若发现时钟频率偏慢，可使TC<3:0>＝0111，则可变电容C_ADJ＝23C，或减少更多的C。

电容和电阻的灵活可调，使得发生工艺偏差是，可以将不同芯片均修正到同一时钟频率。

以下结合工作原理对本实用新型实施例做进一步说明：

如图2所示，可变电阻R_ADJ、第一NMOS管NM1、第二NMOS管NM2和第一PMOS管PM1为电路提供偏置电流I_B，其值为其中，VCC为电源电压，VGS_NM1为第一NMOS管NM1栅极和源极的压降。可变电容C_ADJ、第三NMOS管NM3、第四NMOS管NM4、第二PMOS管PM2和第三PMOS管PM3构成核心延时电路，第二PMOS管PM2的电流供给能力远大于第三NMOS管NM3的偏置电流泄放能力。设初始状态X点为高电平VCC，则Y点为低电平，Z点为高电平。此时，可变电容C_ADJ存储的电荷通过第三NMOS管NM3以偏置电流I_B开始缓慢放电，当X点的电压缓慢下降到VGS_NM4(第四NMOS管NM4栅极和源极的压降)时，第四NMOS管NM4截止，Y点翻转到高电平。此过程所用时间为：

$T_1=C_{ADJ}\&CenterDot;R_{ADJ}\&CenterDot;\frac{VCC-{\mathrm{VGS}}_{NM4}}{VCC-{\mathrm{VGS}}_{NM1}}\&ap;C_{ADJ}\&CenterDot;R_{ADJ}\&CenterDot;\frac{VCC-{\mathrm{VTH}}_{NM4}}{VCC-{\mathrm{VTH}}_{NM1}}\&ap;R_{ADJ}\&CenterDot;C_{ADJ}$

其中，VTH_NM1为第一NMOS管NM1的阈值电压，VTH_NM4为第四NMOS管NM4的阈值电压。

而后，经过短暂延时电路3的短暂延时T_D后，Z点翻转为低电平。由于第二PMOS管PM2的电流供给能力远大于第三NMOS管NM3的偏置电流泄放能力，第二PMOS管PM2开始为可变电容C_ADJ迅速充电，经过短暂的T_C(T_C为可变电容C_ADJ的充电时间)后，X点又回到高电平VCC，Y点回到低电平，Z点经过短暂的延时T_D后回到高电平。这样，一个完整的时钟周期为：T＝T₁+T_C+2T_D

由于T₁>>T_C+2T_D，所以T≈R_ADJ·C_ADJ。

由此可知，时钟周期T与电源电压VCC弱相关。经测试，该电路在电源电压VCC由5.5V变化至1.8V时，频率偏移小于2％，且该电路选用温度系数较小的电阻和电容使频率具有较好的温度特性。而传统反相器结构的环形时钟发生电路在电源电压VCC由5.5V变化至1.8V时，频率偏移大于50％。

在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路包括偏置电流产生电路、核心延时电路和短暂延时电路；偏置电流产生电路由一可变电阻和多个MOS管构成，为电路提供偏置电流，核心延时电路由一可变电容和多个MOS管构成，进行核心延时，短暂延时电路进行短暂延时。在本实用新型的实施例中，所述高电源电压稳定性的环形时钟发生电路的时钟周期主要由可变电容和可变电阻的值决定，反相器的门延时时间占比较小，故时钟频率与电源电压的值弱相关，具有较高的电源电压稳定性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种高电源电压稳定性的环形时钟发生电路，包括依次连接的第一反相器和第二反相器，其特征在于，所述高电源电压稳定性的环形时钟发生电路还包括：

输出端接所述第一反相器的输出端，提供偏置电流的偏置电流产生电路；

与所述偏置电流产生电路的输出端连接，进行核心延时的核心延时电路；

连接于所述核心延时电路的输出端和所述第一反相器的输入端之间，进行短暂延时的短暂延时电路。

2.如权利要求1所述的高电源电压稳定性的环形时钟发生电路，其特征在于，所述偏置电流产生电路包括：

可变电阻、第一NMOS管、第二NMOS管和第一PMOS管；

所述第一NMOS管的漏极通过所述可变电阻接正电源，所述第一NMOS管的源极接地，所述第一NMOS管的栅极同时接所述第一NMOS管的漏极和所述第二NMOS管的栅极，所述第二NMOS管的源极接地，所述第二NMOS管的漏极接所述第一PMOS管的漏极，所述第一PMOS管的源极接正电源，所述第一PMOS管的栅极同时接所述第一PMOS管的漏极和所述核心延时电路。

3.如权利要求2所述的高电源电压稳定性的环形时钟发生电路，其特征在于，所述核心延时电路包括：

可变电容、第三NMOS管、第四NMOS管、第二PMOS管和第三PMOS管；

所述第三NMOS管的栅极接所述第一NMOS管的栅极，所述第三NMOS管的源极接地，所述第三NMOS管的漏极接所述第二PMOS管的漏极，所述可变电容接在所述第三NMOS管的漏极和源极之间，所述第四NMOS管的栅极接所述第三NMOS管的漏极，所述第四NMOS管的源极接地，所述第四NMOS管的漏极同时接所述第三PMOS管的漏极和所述短暂延时电路，所述第二PMOS管的栅极接所述第一反相器的输出端，所述第二PMOS管的源极接正电源，所述第三PMOS管的栅极同时接所述第一PMOS管的栅极和所述短暂延时电路，所述第三PMOS管的源极接正电源。

4.如权利要求3所述的高电源电压稳定性的环形时钟发生电路，其特征在于，所述短暂延时电路包括：

第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管；

所述第六NMOS管的栅极接所述第一NMOS管的栅极，所述第六NMOS管的源极接地，所述第六NMOS管的漏极接所述第五NMOS管的源极，所述第八NMOS管的栅极接所述第一NMOS管的栅极，所述第八NMOS管的源极接地，所述第八NMOS管的漏极接所述第七NMOS管的源极，所述第五NMOS管的栅极同时接所述第四NMOS管的漏极和所述第四PMOS管的栅极，所述第五NMOS管的漏极同时接所述第四PMOS管的漏极、所述第七NMOS管的栅极和所述第六PMOS管的栅极，所述第六PMOS管的漏极同时接所述第七NMOS管的漏极和所述第一反相器，所述第四PMOS管的源极接所述第五PMOS管的漏极，所述第六PMOS管的源极接所述第七PMOS管的漏极，所述第五PMOS管的栅极接所述第一PMOS管的栅极，所述第五PMOS管的源极接正电源，所述第七PMOS管的栅极接所述第一PMOS管的栅极，所述第七PMOS管的源极接正电源。

5.如权利要求2所述的高电源电压稳定性的环形时钟发生电路，其特征在于，所述可变电阻包括：

第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管；

所述第五电阻、第四电阻、第三电阻、第二电阻和第一电阻依次串联于正电源和所述第一NMOS管的漏极之间，所述第九NMOS管的源极和漏极分别接所述第一电阻的两端，所述第十NMOS管的源极和漏极分别接所述第二电阻的两端，所述第十一NMOS管的源极和漏极分别接所述第三电阻的两端，所述第十二NMOS管的源极和漏极分别接所述第四电阻的两端。

6.如权利要求3所述的高电源电压稳定性的环形时钟发生电路，其特征在于，所述可变电容包括：

第一电容、第二电容、第三电容、第四电容、第五电容、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管；

所述第一电容、第二电容、第三电容、第四电容和第五电容的第一端均接所述第三NMOS管的漏极，所述第一电容、第二电容、第三电容和第四电容的第二端分别接所述第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管的漏极，所述第五电容的第二端接地，所述第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管的源极均接地。