CN110798184B - 一种延时电路单元 - Google Patents

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Abstract

本发明公开了一种延时电路单元，包括：六个PMOS管、七个NMOS管以及上升沿检测电路与下降沿检测电路；通过在传统的延时电路单元的基础上，增加延时补偿电路，从而构成与工艺角弱相关的延时电路单元。本发明能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，能够增加电路设计的裕量，从而提高产品良率。

Description

一种延时电路单元
技术领域
本发明属于集成电路技术领域，特别涉及一种与工艺角弱相关的延时电路。
背景技术
随着CMOS工艺的进步，集成电路的发展趋势是集成度越来越高，功耗越来越低。然而，随着芯片复杂度的提高，产品良率成为影响芯片成本的一个重要因素。保障电路在不同工艺条件下的高性能成为电路设计者的首要任务，更希望延时电路能够在不同工艺角，都拥有相同的延时。许多IC芯片都需要使用延时电路。延时电路一般由一个或多个的延时单元组合而成，传统的延时单元由MOS管搭配，来获得所需要的RC延迟，如图1所示。
在传统的延时电路中，延时单元一般采用倒比管的反相器电路，通过级联方式而成。当管子处于不同的工艺角时，这种延时电路会产生较大的延时差。在对延时要求比较准确的电路设计中，不能满足电路对于时序的要求。
发明内容
本发明为了克服现有电路的上述缺点，提供一种与工艺角弱相关的延时电路单元，以期能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，能够增加电路设计的裕量，从而提高产品良率。
为达到上述发明目的，本发明采用如下技术方案：
本发明一种延时电路单元的特点包括：六个PMOS管、七个NMOS管和信号沿检测模块；
所述六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5与第六PMOS管PM6；
所述七个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6与第七NMOS管NM7；
所述信号沿检测模块包括：上升沿检测电路与下降沿检测电路；
所述第一PMOS管PM1的源极与电源电压VDD相连，所述第一PMOS管PM1的漏极和第一NMOS管NM1的漏极共同相连到节点A，所述第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的一级延时；
所述第三PMOS管PM3的源极与所述电源电压VDD相连，所述第三PMOS管PM3的栅极与所述地VSS相连，所述第三PMOS管PM3的漏极与第四PMOS管PM4的源极以及第五PMOS管PM5的栅极共同连接于节点B；
所述第四PMOS管PM4的漏极与第六NMOS管NM6的漏极相连，所述第四PMOS管PM4的栅极与第六NMOS管NM6的栅极以及所述上升沿检测电路的输出端共同连接于节点节点R；
所述第六NMOS管NM6的源极与所述地VSS相连；所述第五PMOS管PM5的源极与所述电源VDD相连，第五PMOS管PM5的漏极与所述一级延时的输出端共同连接于节点A；
以所述第三PMOS管PM3、第四PMOS管PM4与第五PMOS管PM5，第六NMOS管NM6以及所述上升沿检测电路共同构成上升沿延时补偿电路；
所述第三NMOS管NM3的源极与所述地VSS相连，所述第三NMOS管NM3的栅极与所述电源VDD相连，所述第三NMOS管NM3的漏极分别与第四NMOS管NM4的源极和第五NMOS管NM5的栅极共同连接于节点C；
所述第四NMOS管NM4的漏极与所述第六PMOS管PM6的漏极相连，所述第四NMOS管NM4的栅极分别与所述第六PMOS管PM6的栅极，所述下降沿检测电路的输出端共同连接于节点F；
所述第六PMOS管PM6的源极与所述电源VDD相连；所述第五NMOS管NM5的源极与所述电地VSS相连，所述第五NMOS管NM5的漏极与所述一级延时的输出端共同连接于节点A；
以所述第三NMOS管NM3、第四NMOS管NM4与第五NMOS管NM5，第六PMOS管PM6以及所述下降沿检测电路共同构成下降沿延时补偿电路；
所述第七NMOS管NM7的源极和漏极相连后接地所述电压VSS，所述第七NMOS管NM7的栅极接所述节点A，以所述第七NMOS管NM7的源极和漏极相连后所形成的电容作为节点A的负载电容；
所述第二PMOS管PM2的源极与所述电源电压VDD相连，所述第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到OUT点，所述第二NMOS管NM2的源极与地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。
本发明所述的延时电路单元的特点也在于，所述上升沿检测电路采用D触发器，输出上升沿信号；所述下降沿检测电路采用D触发器，输出下降沿信号。
与现有技术相比，本发明的有益效果体现在：
本发明在传统的基本延时单元电路的基础上，增加一个或若干个带有补偿性质的电路，从而构成了与工艺角弱相关的延时电路单元，在不同的工艺角下，其延迟时间分散度将降低，解决了延时单元在不同工艺条件下的延时量偏差过大的问题，抵消了由于不同工艺角而造成延时差异，满足了系统对于延时电路的要求，将这样的延时单元电路应用于延时电路中，增加了电路设计的裕量，从而提高了产品良率。
附图说明
图1是传统的延时单元电路原理图；
图2是本发明延时单元电路原理图。
具体实施方式
本实施例中，一种与工艺角弱相关的延时电路单元在传统的延时单元电路的基础上，增加一个延时补偿电路，包括上升沿延时补偿电路与下降沿延时补偿电路。如图2所示，该延时电路单元具体包括：六个PMOS管、七个NMOS管和信号沿检测模块；
六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5与第六PMOS管PM6；
七个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6与第七NMOS管NM7；
信号沿检测模块包括：上升沿检测电路与下降沿检测电路；
第一PMOS管PM1的源极与电源电压VDD相连，第一PMOS管PM1的漏极和第一NMOS管NM1的漏极共同相连到节点A，第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的一级延时；
第三PMOS管PM3的源极与电源电压VDD相连，第三PMOS管PM3的栅极与地VSS相连，第三PMOS管PM3的漏极与第四PMOS管PM4的源极以及第五PMOS管PM5的栅极共同连接于节点B；
第四PMOS管PM4的漏极与第六NMOS管NM6的漏极相连，第四PMOS管PM4的栅极与第六NMOS管NM6的栅极以及上升沿检测电路的输出端共同连接于节点R；
第六NMOS管NM6的源极与地VSS相连；第五PMOS管PM5的源极与电源VDD相连，第五PMOS管PM5的漏极与一级延时的输出端共同连接于节点A；
以第三PMOS管PM3、第四PMOS管PM4与第五PMOS管PM5，第六NMOS管NM6以及上升沿检测电路共同构成上升沿延时补偿电路；
第三NMOS管NM3的源极与地VSS相连，第三NMOS管NM3的栅极与电源VDD相连，第三NMOS管NM3的漏极分别与第四NMOS管NM4的源极和第五NMOS管NM5的栅极共同连接于节点C；
第四NMOS管NM4的漏极与第六PMOS管PM6的漏极相连，第四NMOS管NM4的栅极分别与第六PMOS管PM6的栅极，下降沿检测电路的输出端共同连接于节点F；
第六PMOS管PM6的源极与电源VDD相连；第五NMOS管NM5的源极与电地VSS相连，第五NMOS管NM5的漏极与一级延时的输出端共同连接于节点A；
以第三NMOS管NM3、第四NMOS管NM4与第五NMOS管NM5，第六PMOS管PM6以及下降沿检测电路共同构成下降沿延时补偿电路；
第七NMOS管NM7的源极和漏极相连后接地电压VSS，第七NMOS管NM7的栅极接节点A，以第七NMOS管NM7的源极和漏极相连后所形成的电容作为节点A的负载电容；
第二PMOS管PM2的源极与电源电压VDD相连，第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到OUT点，第二NMOS管NM2的源极与地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。
具体实施中，上升沿检测电路采用D触发器，输出上升沿信号；下降沿检测电路采用D触发器，输出下降沿信号。
本发明的延时电路单元的工作原理如下：
在输入信号为上升沿信号的条件下，当输入信号跳变时，中间节点A对地VSS放电，实现了由高电平向低电平的转换；在节点A电平转换的过程中，上升沿延时补偿电路向节点A充电，减缓其放电速度；这种情况下，下降沿补偿电路处于关闭状态，对节点A的充放电不贡献电荷。
在输入信号为下降沿信号的条件下，当输入信号跳变时，电源VDD对中间节点A充电，实现了由低电平向高电平的转换；在节点A电平转换的过程中，节点A向下降沿延时补偿电路放电，减缓其充电速度；这种情况下，上升沿补偿电路处于关闭状态，对节点A的充放电不贡献电荷。
在工艺角变化时，延时电路单元的延时情况如下：
当电路工艺为ff工艺角时，延时单元的整体延时将变小，补偿电路通过加大延时单元电路节点A的充放电电流，从而减缓了整体延时变小的趋势；当电路工艺为ss工艺角时，延时单元的整体延时将变大，补偿电路通过减小延时单元电路节点A的充放电电流，从而减缓了整体延时变大的趋势。
采用了这种本发明方案之后，同样电路结构的延时单元，在不同的工艺角下，其延迟时间分散度将降低；将这样的延时单元应用于延时电路中，增加了电路设计的裕量，从而提高了产品良率。

Claims (2)

1.一种延时电路单元，其特征包括：六个PMOS管、七个NMOS管和信号沿检测模块；
所述六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5与第六PMOS管PM6；
所述七个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6与第七NMOS管NM7；
所述信号沿检测模块包括：上升沿检测电路与下降沿检测电路；
所述第一PMOS管PM1的源极与电源电压VDD相连，所述第一PMOS管PM1的漏极和第一NMOS管NM1的漏极共同相连到节点A，所述第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的一级延时；
所述第三PMOS管PM3的源极与所述电源电压VDD相连，所述第三PMOS管PM3的栅极与所述地VSS相连，所述第三PMOS管PM3的漏极与第四PMOS管PM4的源极以及第五PMOS管PM5的栅极共同连接于节点B；
所述第四PMOS管PM4的漏极与第六NMOS管NM6的漏极相连，所述第四PMOS管PM4的栅极与第六NMOS管NM6的栅极以及所述上升沿检测电路的输出端共同连接于节点R；
所述第六NMOS管NM6的源极与所述地VSS相连；所述第五PMOS管PM5的源极与所述电源VDD相连，第五PMOS管PM5的漏极与所述一级延时的输出端共同连接于节点A；
以所述第三PMOS管PM3、第四PMOS管PM4与第五PMOS管PM5，第六NMOS管NM6以及所述上升沿检测电路共同构成上升沿延时补偿电路；
所述第三NMOS管NM3的源极与所述地VSS相连，所述第三NMOS管NM3的栅极与所述电源VDD相连，所述第三NMOS管NM3的漏极分别与第四NMOS管NM4的源极和第五NMOS管NM5的栅极共同连接于节点C；
所述第四NMOS管NM4的漏极与所述第六PMOS管PM6的漏极相连，所述第四NMOS管NM4的栅极分别与所述第六PMOS管PM6的栅极，所述下降沿检测电路的输出端共同连接于节点F；
所述第六PMOS管PM6的源极与所述电源VDD相连；所述第五NMOS管NM5的源极与所述地电压 VSS相连，所述第五NMOS管NM5的漏极与所述一级延时的输出端共同连接于节点A；
以所述第三NMOS管NM3、第四NMOS管NM4与第五NMOS管NM5，第六PMOS管PM6以及所述下降沿检测电路共同构成下降沿延时补偿电路；
所述第七NMOS管NM7的源极和漏极相连后接地所述电压VSS，所述第七NMOS管NM7的栅极接所述节点A，以所述第七NMOS管NM7的源极和漏极相连后所形成的电容作为节点A的负载电容；
所述第二PMOS管PM2的源极与所述电源电压VDD相连，所述第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到OUT点，所述第二NMOS管NM2的源极与地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。
2.基于权利要求1所述的延时电路单元，其特征在于，所述上升沿检测电路采用D触发器，输出上升沿信号；所述下降沿检测电路采用D触发器，输出下降沿信号。
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