CN113395067B - 基于mos管堆叠扩展结构的逻辑门电路 - Google Patents

基于mos管堆叠扩展结构的逻辑门电路 Download PDF

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Abstract

本发明公开了一种基于MOS管堆叠扩展结构的逻辑门电路，包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组，上拉网络包括n个并联的PMOS管，下拉网络由n个NMOS管串联构成，栅极反馈NMOS堆叠模块由n‑1个NMOS管构成，并联PMOS模块组由n‑1个结构不同的并联PMOS模块构成，其中第j个并联PMOS模块由j个PMOS管构成，下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组构成的施密特触发电路；优点是在亚阈值区既具有较低的漏电流和延时，又具有较高的稳定性和可靠性。

Description

基于MOS管堆叠扩展结构的逻辑门电路
技术领域
本发明涉及一种逻辑门电路，尤其是涉及一种基于MOS管堆叠扩展结构的逻辑门电路。
背景技术
近年来，随着工艺尺寸的不断缩小与集成电路的迅速发展，芯片的耗能过高问题逐渐成为制约移动终端市场发展重要因素。亚阈值电路是低功耗技术的重要发展方向，随着电源电压的降低，电路的动态功耗呈平方下降，然而电路的延时呈指数级上升。同时，亚阈值漏电流也随着电源电压的下降呈指数下降。当电源电压下降到一种极限的情况时，即电源电压等于或小于晶体管的阈值电压时，则整个电路工作在晶体管亚阈值区域。在一些特定领域如物联网、可穿戴、无线传感网络、射频识别(Radio Frequency Identification，RFID)和生物芯片等领域，亚阈值芯片有着广泛的应用与前景。
通常大规模集成电路设计采用基于标准单元库的半定制设计，逻辑门电路消耗的功耗约占据芯片总功耗的70％以上，因此逻辑门电路的优劣直接影响芯片的性能。逻辑门电路通常包括反相器、与非门、与门、异或门和触发器等，通过大规模组合逻辑门电路可以实现复杂的电路功能。普通的标准单元库是由工艺厂商提供的，其在超阈值区的性能优良。然而应用于亚阈值区，其性能严重下降，如稳定性与可靠性不高、电路延时加剧和漏电流增加等，甚至造成电路时序混乱，逻辑错误等。当前，设计者在设计逻辑门电路时，通常采用纳米级效应如反向窄宽度效应(Inverse Narrow Width Effect，INWE)与反向窄沟道效应(Reverse Short Channel Effect，RSCE)来优化逻辑门电路尺寸，改善逻辑门电路漏电流与延时。但是逻辑门电路的电路结构并未改变，其稳定性与可靠性并未得到提升。
发明内容
本发明所要解决的技术问题是提供一种在亚阈值区既具有较低的漏电流和延时，又具有较高的稳定性和可靠性的基于MOS管堆叠扩展结构的逻辑门电路。
本发明解决上述技术问题所采用的技术方案为：一种基于MOS管堆叠扩展结构的逻辑门电路，包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组；所述的上拉网络包括n个PMOS管，n为大于等于2的整数，所述的上拉网络的n个PMOS管的源极均接入电源VDD，所述的上拉网络的n个PMOS管的漏极连接且其连接端作为所述的上拉网络的输出端，所述的上拉网络的第m个PMOS管的栅极作为所述的上拉网络的第m个输入端，m＝1，2，…，n；所述的下拉网络由n个NMOS管串联构成，所述的下拉网络的第j个NMOS管的漏极和所述的下拉网络的第j+1个NMOS管的源极连接，j＝1，2，…，n-1，所述的下拉网络的第1个NMOS管的源极接地，所述的下拉网络的第n个NMOS管的漏极为所述的下拉网络的输出端，所述的下拉网络的第m个NMOS管的栅极为所述的下拉网络的第m个输入端，所述的下拉网络的第j个NMOS管的漏极和所述的下拉网络的第j+1个NMOS管的源极的连接端为所述的下拉网络的第j个堆叠节点V(j)；所述的上拉网络的第m个输入端和所述的下拉网络的第m个输入端连接且其连接端为所述的逻辑门电路的第m个输入端，用于接入第m个输入信号In(m)，所述的下拉网络的输出端和所述的上拉网络的输出端连接且其连接端为所述的逻辑门电路的输出端；所述的栅极反馈NMOS堆叠模块由n-1个NMOS管构成，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的栅极为所述的栅极反馈NMOS堆叠模块的第j个栅极反馈端，所述的栅极反馈NMOS堆叠模块具有n-1个栅极反馈端，所述的栅极反馈NMOS堆叠模块的n-1个栅极反馈端均与所述的上拉网络的输出端连接，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的漏极为所述的栅极反馈NMOS堆叠模块的第j个输入端，所述的栅极反馈NMOS堆叠模块的第j个输入端与所述的下拉网络的第j个堆叠节点连接，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的源极为所述的栅极反馈NMOS堆叠模块的第j个输出端S(j)；所述的并联PMOS模块组由n-1个结构不同的并联PMOS模块构成，其中第j个并联PMOS模块由j个PMOS管构成，第j个并联PMOS模块中，j个PMOS管的漏极连接且其连接端为第j个并联PMOS模块的输入端Q(j)，j个PMOS管的源极均接入电源VDD，第k个PMOS管的栅极接入第k个输入信号In(k)，k＝1，2，…，j，第j个并联PMOS模块的输入端Q(j)和所述的栅极反馈NMOS堆叠模块的第j个输出端S(j)连接；所述的下拉网络、所述的栅极反馈NMOS堆叠模块和所述的并联PMOS模块组构成的施密特触发电路。
所述的逻辑门电路的输出端连接有反相器，所述的反相器包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的反相器的输入端，所述的反相器的输入端和所述的逻辑门电路的输出端连接，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第三PMOS管的漏极接地，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的反相器的输出端，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第三NMOS管的漏极接入电源，所述的第二NMOS管的源极接地。该电路中，当反相器的输出端输出为0时，第三PMOS管导通，对第一PMOS管和第二PMOS管的堆叠结点处电容放电，使上拉网络的漏电流减小并提升上拉网络的低开关阈值，当反相器输出为1时，第三NMOS管导通，对第一NMOS管和第二NMOS管的堆叠结点处电容充电，使下拉网络的漏电流减小并提升下拉网络的高开关阈值，反相器由于迟滞效应同时提升了高开关阈值与低开关阈值，增强了电路的稳定性与可靠性。
与现有技术相比，本发明的优点在于通过上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组构成逻辑门电路，其中下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组构成施密特触发电路，对于具有n个输入端的逻辑门电路，当栅极反馈NMOS堆叠模块和并联PMOS模块组同时导通时，对下拉网络的n-1个堆叠结点处电容充电，减少了下拉网络的漏电流，同时由于施密特触发电路的迟滞特性，改善了电路的VTC曲线并增加了下拉网络的开关阈值，提升了逻辑门电路的稳定性与可靠性，由此本发明的施密特触发逻辑门电路在亚阈值区既具有较低的漏电流和延时，又具有较高的稳定性和可靠性，通过仿真分析可得，本发明的施密特触发逻辑门电路在稳定性、可靠性、延时、功耗与功耗延时积均优于其它现有技术。
附图说明
图1为本发明的基于MOS管堆叠扩展结构的逻辑门电路的结构框图；
图2为本发明的基于MOS管堆叠扩展结构的逻辑门电路的上拉网络的电路图；
图3为本发明的基于MOS管堆叠扩展结构的逻辑门电路的下拉网络的电路图；
图4为本发明的基于MOS管堆叠扩展结构的逻辑门电路的并联PMOS模块组的电路图；
图5为本发明的基于MOS管堆叠扩展结构的逻辑门电路的反相器的电路图；
图6为本发明实施例一的基于MOS管堆叠扩展结构的逻辑门电路为两输入与非门时的电路图；
图7为本发明实施例二的基于MOS管堆叠扩展结构的逻辑门电路为两输入与门时的电路图；
图8为本发明实施例三的基于MOS管堆叠扩展结构的逻辑门电路为三输入与非门时的电路图；
图9为本发明实施例四的基于MOS管堆叠扩展结构的逻辑门电路为三输入与门时的电路图；
图10为本发明实施例一至实施例四的基于MOS管堆叠扩展结构的逻辑门电路与现有技术的噪声容限对比图(电源电压为0.6V)；
图11为本发明实施例一和实施例三的基于MOS管堆叠扩展结构的逻辑门电路与现有技术的功耗对比图；
图12为本发明实施例一和实施例三的基于MOS管堆叠扩展结构的逻辑门电路与现有技术的延时对比图；
图13为本发明实施例一和实施例三的基于MOS管堆叠扩展结构的逻辑门电路与现有技术的功耗延时积对比图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1-图3所示，一种基于MOS管堆叠扩展结构的逻辑门电路，包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组；上拉网络包括n个PMOS管，n为大于等于2的整数，上拉网络的n个PMOS管的源极均接入电源VDD，上拉网络的n个PMOS管的漏极连接且其连接端作为上拉网络的输出端，上拉网络的第m个PMOS管的栅极作为上拉网络的第m个输入端，m＝1，2，…，n；下拉网络由n个NMOS管串联构成，下拉网络的第j个NMOS管的漏极和下拉网络的第j+1个NMOS管的源极连接，j＝1，2，…，n-1，下拉网络的第1个NMOS管的源极接地，下拉网络的第n个NMOS管的漏极为下拉网络的输出端，下拉网络的第m个NMOS管的栅极为下拉网络的第m个输入端，下拉网络的第j个NMOS管的漏极和下拉网络的第j+1个NMOS管的源极的连接端为下拉网络的第j个堆叠节点V(j)；上拉网络的第m个输入端和下拉网络的第m个输入端连接且其连接端为逻辑门电路的第m个输入端，用于接入第m个输入信号In(m)，下拉网络的输出端和上拉网络的输出端连接且其连接端为逻辑门电路的输出端；栅极反馈NMOS堆叠模块由n-1个NMOS管构成，栅极反馈NMOS堆叠模块的第j个NMOS管的栅极为栅极反馈NMOS堆叠模块的第j个栅极反馈端，栅极反馈NMOS堆叠模块具有n-1个栅极反馈端，栅极反馈NMOS堆叠模块的n-1个栅极反馈端均与上拉网络的输出端连接，栅极反馈NMOS堆叠模块的第j个NMOS管的漏极为栅极反馈NMOS堆叠模块的第j个输入端，栅极反馈NMOS堆叠模块的第j个输入端与下拉网络的第j个堆叠节点连接，栅极反馈NMOS堆叠模块的第j个NMOS管的源极为栅极反馈NMOS堆叠模块的第j个输出端S(j)；并联PMOS模块组由n-1个结构不同的并联PMOS模块构成，其中第j个并联PMOS模块由j个PMOS管构成，第j个并联PMOS模块中，j个PMOS管的漏极连接且其连接端为第j个并联PMOS模块的输入端Q(j)，j个PMOS管的源极均接入电源VDD，第k个PMOS管的栅极接入第k个输入信号In(k)，k＝1，2，…，j，第j个并联PMOS模块的输入端Q(j)和栅极反馈NMOS堆叠模块的第j个输出端S(j)连接；下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组构成的施密特触发电路。
本实施例中，n的取值为2，上拉网络由2个PMOS管M1和M2并联构成，下拉网络由2个NMOS管M3和M4串联构成，栅极反馈NMOS堆叠模块由1个NMOS管M5构成，并联PMOS模块组由1个并联PMOS模块构成，其中该并联PMOS模块由1个PMOS管M6构成，此时逻辑门电路为两输入与非门，具体电路如图6所示。
本实施例的两输入与非门中，下拉网络的堆叠结点V1处添加栅极反馈NMOS管M5，PMOS管M6与NMOS管M5串联，NMOS管M3、NMOS管M4、NMOS管M5和PMOS管M6构成的下拉路径为施密特触发结构，下拉路径与施密特触发电路具有相同功能。当输入信号In1In2为10，00时，NMOS管M5与PMOS管M6同时导通时，将堆叠结点V1处的电容充电，使NMOS管M4的漏源电压接近零且栅源电压小于零。由亚阈值电流公式可知，减少下拉路径的漏电流，并有效提高开关阈值电压。当输入信号In1In2为01和11时，由堆叠效应可知降低了电路的漏电流。NMOS管M3、NMOS管M4、NMOS管M5和PMOS管M6采用最小尺寸设计，尺寸均为60×150nm，亚阈值区，小宽度器件尺寸具有较大的驱动电流，有效地减少了电路延时。由于PMOS管M6的存在，在电路正常运行时NMOS管M3、NMOS管M5和PMOS管M6无法同时导通。同时，由于施密特触发电路的迟滞特性，两输入与非门电路的高触发电压增大，电路的迟滞宽度增大，稳定性与可靠性得到了提高。
实施例二：本实施例与实施例一基本相同，区别仅在于：本实施例中，逻辑门电路的输出端OUT连接有反相器，如图5所示，反相器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第一PMOS管P1的源极接入电源，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为反相器的输入端，反相器的输入端和两输入与非门的输出端连接，第一PMOS管P1的漏极、第二PMOS管P2的源极和第三PMOS管P3的源极连接，第三PMOS管P3的漏极接地，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第三PMOS管P3的栅极和第三NMOS管N3的栅极连接且其连接端为反相器的输出端，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第三NMOS管N3的漏极接入电源，第二NMOS管N2的源极接地。此时基于MOS管堆叠扩展结构的逻辑门电路为两输入与门，具体电路如图7所示。
本实施例的两输入与门通过在实施例一的两输入与非门的输出端添加一个反相器而实现，该反相器为一个施密特触发电路，两输入与非门的输出信号作为反相器的输入信号。当两输入与非门输出信号为0时，第一PMOS管P1、第二PMOS管P2和第三NMOS管N3导通，对结点Y1处的电容充电，使得第一NMOS管N1的漏源电压接近零且栅源电压小于零，从而减少了下拉网络的漏电流。当两输入与非门的输出信号为1时，第一NMOS管N1、第二NMOS管N2和第三PMOS管P3导通，对结点X1放电，使得第二PMOS管P2的漏源电压接近零且栅源电压大于零，从而减少了上拉网络的漏电流。下拉网络的晶体管尺寸均为60×150nm。两输入与门电路的高触发电压增大，电路的稳定性与可靠性增强。
实施例三：本实施例与实施例一基本相同，区别仅在于本实施例中，n的取值为3，上拉网络由3个PMOS管M7、M8和M9并联构成，下拉网络由3个NMOS管M10、M11和M12串联构成，栅极反馈NMOS堆叠模块由2个NMOS管M13和M14构成，并联PMOS模块组2个并联PMOS模块构成，其中第1个并联PMOS模块由1个PMOS管M15构成，第2个并联PMOS模块由2个PMOS管M16和M17构成，此时逻辑门电路为三输入与非门，具体电路如图8所示。
本实施例的三输入与非门中，下拉网络中存在两个堆叠结点V1和V2，添加两个栅极反馈NMOS管M13和NMOS管M14连接到堆叠结点V1和V2处，使下拉网络具有与施密特触发电路结构功能一致的双重反馈，当输入信号In1In2 In3为000、010、100、110时，M13、M14、M17与M15同时导通时，对堆叠结点V1和V2处电容充电，使得M12和M11的栅源电压降低，漏源电压接近零，减少了下拉网络的漏电流。其中M16、M15和M17为辅助电路设计，作为三个辅助晶体管，当M10、M11与反馈管M13、M14同时导通时，此时三个辅助晶体管处于关断状态，避免了直流通路的产生，下拉网络的中各个MOS管的尺寸均为60×150nm。
实施例四：本实施例四与实施例三基本相同，区别仅在于：本实施例中，逻辑门电路的输出端OUT连接有反相器，如图5所示，反相器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第一PMOS管P1的源极接入电源，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为反相器的输入端，反相器的输入端和三输入与非门的输出端连接，第一PMOS管P1的漏极、第二PMOS管P2的源极和第三PMOS管P3的源极连接，第三PMOS管P3的漏极接地，第二PMOS管P2的漏极、第一NMOS管N1的漏极、第三PMOS管P3的栅极和第三NMOS管N3的栅极连接且其连接端为反相器的输出端，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第三NMOS管N3的漏极接入电源，第二NMOS管N2的源极接地。此时基于MOS管堆叠扩展结构的逻辑门电路为三输入与门，具体电路如图9所示。
本实施例的三输入与门中，反相器为施密特触发电路，三输入与非门的输出信号作为施密特触发电路的输入信号。当三输入与非门输出信号为0时，第一PMOS管P1、第二PMOS管P2和第三NMOS管N3导通，对结点Y1处的电容充电，使得第一NMOS管N1的漏源电压接近零且栅源电压小于零，从而减少了下拉网络的漏电流。当三输入与非门输出信号为1时，第一NMOS管N1、第二NMOS管N2和第三PMOS管P3导通，对结点X1处的电容放电，使得第二PMOS管P2的漏源电压接近零且栅源电压大于零，从而减少了上拉网络的漏电流，同理，下拉网络中各晶体管尺寸均为60×150nm。三输入与门电路的高触发电压增大，电路的稳定性与可靠性增强。
在TSMC 65nm工艺下，本节使用HSPICE软件对本发明的电路进行仿真验证。输入信号为包含所有跳变情况的随机数，电源电压VDD为0.3V-0.6V，延时为输入电压电平50％到输出电压电平50％的时间。功耗延时积(Power Delay Product，PDP)为电路的平均功耗与最大延时的乘积，输出负载为FO4的反相器。在同等的测试环境下将本发明与同类技术在功耗、延时、PDP和噪声容限方面进行比较。以Cov表示TSMC 65nm工艺库单元电路。本发明实施例一至实施例四的基于MOS管堆叠扩展结构的逻辑门电路与现有技术的噪声容限对比图(电源电压为0.6V)如图10所示。分析图10可知，本发明的逻辑门电路的噪声容限值占据电源电压的22％-26％，TSMC 65nm工艺库单元电路噪声容限占比达到20％-23％，文献[1](SHARMA P,JAIN P,DAS B P.An optimal device sizing for aperformance-driven andarea-efficient subthreshold cell library for IoT applications[J].Microelectronics Journal,2019,92:104613.doi:10.1016/j.mejo.2019.104613.)的设计方法噪声容限占比达到23％-25％。与TSMC逻辑门电路相比，本发明的噪声容限提升17％-20％。由此可知，本发明能有效地提升逻辑门电路的噪声容限，在低电压下能保持良好的稳定性与可靠性。
本发明实施例一和实施例四的逻辑门电路与现有技术的功耗对比图如图11所示。分析图11可知：与文献[1]相比可知，在0.3V-0.6V电压范围内，本发明的两输入与非门具有最小的功耗。与文献[1]的两输入与非门相比，在0.45V电压下，本发明的两输入与非门的功耗可减少11％，在电压低于0.45V时，功耗减少比例逐渐减小；与文献[1]的三输入与非门相比，在0.45V电压下，本发明的三输入与非门的功耗可减少13％，在电压低于0.45V时，功耗减少比例仍能保持10％以上。由此可知与文献[1]相比，本发明能有效地减少电路的漏电流，进而减少电路的总功耗。
本发明实施例一和实施例四的逻辑门电路与现有技术的延时对比图如图12所示。分析图12可知：由于在亚阈值区电路的延时迅速恶化，在电压从0.6V降低到0.3V时，电路的延时降低了约3个数量级，本发明的两输入与非门的延时最小。与文献[1]和TSMC65nm逻辑门电路相比，本发明在电路设计与版图设计中利用反向窄宽度效应优化晶体管尺寸，提升电路的下拉网络开关阈值，并采用最小宽度设计增大晶体管驱动电流，电路的延时得到改善。当电源电压从0.6V降低到0.3V时，由于施密特触发电路的迟滞效应，本发明三输入与非门与文献[1]的延时比例逐渐缩小。
本发明实施例一和实施例四的逻辑门电路与现有技术的功耗延时积对比图如图13所示。分析图13可知：随着电源电压的降低，电路的延时迅速恶化，PDP呈现上升的趋势。由于三输入与非门的多晶体管堆叠，导致延时恶化最大，在0.3V-0.6V电压变化范围内具有最大的PDP。本发明的两输入与非门与文献[1]两输入与非门相比，PDP的增加始终保持在小幅度范围，但是可靠性与稳定性得到提升。这表明本发明的施密特触发逻辑门电路在亚阈值区的速度和功耗方面进行了更好的优化。

Claims (2)

1.一种基于MOS管堆叠扩展结构的逻辑门电路，其特征在于包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组；所述的上拉网络包括n个PMOS管，n为大于等于2的整数，所述的上拉网络的n个PMOS管的源极均接入电源VDD，所述的上拉网络的n个PMOS管的漏极连接且其连接端作为所述的上拉网络的输出端，所述的上拉网络的第m个PMOS管的栅极作为所述的上拉网络的第m个输入端，m＝1，2，…，n；所述的下拉网络由n个NMOS管串联构成，所述的下拉网络的第j个NMOS管的漏极和所述的下拉网络的第j+1个NMOS管的源极连接，j＝1，2，…，n-1，所述的下拉网络的第1个NMOS管的源极接地，所述的下拉网络的第n个NMOS管的漏极为所述的下拉网络的输出端，所述的下拉网络的第m个NMOS管的栅极为所述的下拉网络的第m个输入端，所述的下拉网络的第j个NMOS管的漏极和所述的下拉网络的第j+1个NMOS管的源极的连接端为所述的下拉网络的第j个堆叠节点V(j)；所述的上拉网络的第m个输入端和所述的下拉网络的第m个输入端连接且其连接端为所述的逻辑门电路的第m个输入端，用于接入第m个输入信号In(m)，所述的下拉网络的输出端和所述的上拉网络的输出端连接且其连接端为所述的逻辑门电路的输出端；所述的栅极反馈NMOS堆叠模块由n-1个NMOS管构成，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的栅极为所述的栅极反馈NMOS堆叠模块的第j个栅极反馈端，所述的栅极反馈NMOS堆叠模块具有n-1个栅极反馈端，所述的栅极反馈NMOS堆叠模块的n-1个栅极反馈端均与所述的上拉网络的输出端连接，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的漏极为所述的栅极反馈NMOS堆叠模块的第j个输入端，所述的栅极反馈NMOS堆叠模块的第j个输入端与所述的下拉网络的第j个堆叠节点连接，所述的栅极反馈NMOS堆叠模块的第j个NMOS管的源极为所述的栅极反馈NMOS堆叠模块的第j个输出端S(j)；所述的并联PMOS模块组由n-1个结构不同的并联PMOS模块构成，其中第j个并联PMOS模块由j个PMOS管构成，第j个并联PMOS模块中，j个PMOS管的漏极连接且其连接端为第j个并联PMOS模块的输入端Q(j)，j个PMOS管的源极均接入电源VDD，第k个PMOS管的栅极接入第k个输入信号In(k)，k＝1，2，…，j，第j个并联PMOS模块的输入端Q(j)和所述的栅极反馈NMOS堆叠模块的第j个输出端S(j)连接；所述的下拉网络、所述的栅极反馈NMOS堆叠模块和所述的并联PMOS模块组构成的施密特触发电路。
2.根据权利要求1所述的一种基于MOS管堆叠扩展结构的逻辑门电路，其特征在于所述的逻辑门电路的输出端连接有反相器，所述的反相器包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的反相器的输入端，所述的反相器的输入端和所述的逻辑门电路的输出端连接，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第三PMOS管的漏极接地，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的反相器的输出端，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第三NMOS管的漏极接入电源，所述的第二NMOS管的源极接地。
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