CN101278248A - 具有电流泄漏减小设计的半导体集成电路 - Google Patents

具有电流泄漏减小设计的半导体集成电路 Download PDF

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Abstract

半导体集成电路包括CMOS受控反相器，该反相器包括串联的PMOS和NMOS晶体管。所述NMOS晶体管的源极通过用于电压VSS的功率选通的附加的NMOS晶体管耦合至接地线。所述PMOS晶体管的源极可通过用于电压VDD的功率选通的附加的PMOS晶体管耦合至电源线。所述反相器接收输入信号IN以及早于所述输入信号转变的互补形式。响应所述输入信号，所述反相器产生输出信号。接收所述输出信号和所述互补输入信号的NAND门控制了功率选通NMOS晶体管。接收所述输出信号和互补输入信号的NOR门控制功率选通PMOS晶体管。通过输出信号和互补输入信号的反馈，执行至CMOS反相器的功率选通，实现了通过CMOS受控反相器的电流泄漏的减小。通过功率选通晶体管进行的自泄漏减小可应用于另一类型的逻辑门，例如NAND、NOR和异或、AND、OR。

Description

具有电流泄漏减小设计的半导体集成电路
技术领域
本发明总的涉及半导体集成电路，特别是有低功耗需求的半导体集成电路。
背景技术
为了得到高速运行和高密度的集成电路(IC)以降低成本，在许多半导体IC设备中，已经引进并应用深亚微米CMOS工艺，例如90nm、65nm、45nm。对这些深亚微米工艺，MOS晶体管必须缩小(即将最小的晶体管尺寸减小)，并且必须降低晶体管的阈值电压Vth。然而，降低的阈值电压导致显著的亚阈值漏电流(即晶体管栅极电压低于阈值电压时的漏电流)，因此，基于这种降低的阈值电压的半导体IC在正常运行以及低功耗模式运行中消耗更多能源。
在此说明书中，术语“备用”被广泛的使用，其包括当晶体管处于基本上截止状态时，漏电流在晶体管中流动的状态。
传统的半导体IC，例如反相器逻辑门、NAND逻辑门和NOR逻辑门，通常由具有P型晶体管和N型晶体管的CMOS逻辑块构成。随着MOS晶体管尺寸的缩小，阈值电压得到降低。为了避免备用泄漏电流的增加，已经引入许多方案。
图1A示出了一种简单反相器逻辑电路，作为半导体IC中建立的传统电路的一个例子。参考图1A，反相器电路110包括都串联在高电平电压VDD的电源线和低电平电压VSS的地线之间的PMOS晶体管111和NMOS晶体管113。目前，大多数半导体设备制造商都提供不同阈值电压的晶体管。例如，可以得到具有“低”和“高”阈值的PMOS和NMOS晶体管，有时被称作双阈值或多阈值工艺。典型地，“低”阈值晶体管使用于高速应用的电路中，而“高”阈值晶体管使用在低功率应用中。经常地，依赖于具体电路的应用，在同一设备上，半导体设备会存在这种低阈值和高阈值晶体管的结合。在图1A中，给出了一种具有双阈值工艺的典型反相器逻辑电路，其中PMOS晶体管111的阈值Vthp为低阈值，而NMOS晶体管113的阈值Vthn为高阈值。
在反相器电路110中，输入逻辑信号IN馈入PMOS晶体管111和NMOS晶体管113的栅极。输入逻辑信号IN的一个互补形式(complementary version)是作为来自反相器电路的与漏极连接节点的输出信号OUT。当所述输入逻辑信号IN处于“低”逻辑状态时，由于NMOS晶体管113的高阈值Vthn，因此减小了备用期间的备用电流。然而，这种传统的双阈值方案具有一个缺陷。当所述输入逻辑信号IN由“低”逻辑状态转换为“高”逻辑状态时，会导致更长的传播延迟。
图1B示出了一CMOS反相器链，作为传统半导体IC的另一个例子。参考图1B，CMOS反相器链包括4个反相器121-124以及具有功率切换作用的PMOS晶体管131和NMOS晶体管133。反相器121和123中每一个包括都串联在高电平电压VDD的电源线和低电平电压VSSi的虚地线之间的PMOS和NMOS晶体管。其他反相器122和124中每一个包括都串联在虚高电平电压VDDi的电源线和低电平电压VSS的地线之间的PMOS和NMOS晶体管。所述PMOS晶体管131连接在电源线(VDD)和虚电源线(VDDi)之间。所述NMOS晶体管133连接在虚地线(VSSi)和地线(VSS)之间。
输入逻辑信号IN被馈入给第一反相器121的PMOS和NMOS晶体管的栅极。第一反相器121的输出信号输出至第二反相器122的PMOS和NMOS晶体管的栅极。类似地，所述第二反相器122的输出信号被馈入第三反相器123，其输出信号又被馈入第四反相器124。功率切换控制信号SLEEP和SLEEP_b分别被馈入PMOS晶体管131和NMOS晶体管133的栅极。在低功耗模式下，所述输入信号IN保持在“低”逻辑水平，所述功率切换控制信号SLEEP和SLEEP_b分别保持在“高”和“低”逻辑水平，其目的是关闭两个功率切换PMOS晶体管131和NMOS晶体管133。这两个控制信号SLEEP和SLEEP_b必须根据外部命令产生和控制，例如DRAM设备中的“进入低功耗模式”或“进入自刷新模式”。因此，在正常运行模式下，由于两个功率切换PMOS晶体管131和NMOS晶体管133都导通，所以仍然存在电流泄漏路径。
2004年2月24日授权给Horiguchi等人的美国专利6,696,865披露了一种半导体IC设备，该设备由逻辑门构成，每个都具有至少两个MOS晶体管。其包括用于控制逻辑门中的电流值的电流控制设备，并可在高和低功率消耗模式下运行。
1996年1月23日授权给Douseki等人的美国专利5,486,774披露了一种逻辑电路，包括低阈值逻辑电路、一对电源线、虚电源线和高频逻辑电路。所述低阈值逻辑电路包括具有多个低阈值MOS晶体管的逻辑电路。所述一对电源线为所述低阈值逻辑电路供电。所述虚电源线连接至所述低阈值逻辑电路的一个电源接线端。所述高阈值控制晶体管设置在所述虚电源线与所述电源线之间。
M.Horiguchi等人在其文章中披露了一种切换电源阻抗CMOS电路(“Switched-Source-Impedance CMOS Circuit for Low Standby SubthresholdCurrent Giga-Scale LSI’s”，IEEE Journal of Solid-State Circuits，28卷，11期，1993年11月，第1131-1135页)。在所述CMOS电路中，切换阻抗元件被插入到MOS晶体管源极和电源线之间，用于降低备用亚阈值电流。
当特定模式，例如被称作“休眠”、“低功耗”、“自刷新”或“备用”模式，特别需要省电时，这些文件中披露的电路使用特定的“省电模式”信号，例如“SLEEP”和“SLEEP_b”或者“CS”和“CS_b”。在正常运行模式下，仍然存在电流泄漏路径，导致电流泄漏和极大的总有源功率损耗。
发明内容
本发明的目的是提供一种可以在低功率消耗下运行的改进的半导体IC。
根据本发明的一个方面，提供了一种在“高”和“低”逻辑电平电压下运行的半导体集成电路(IC)。所述半导体IC包括：逻辑门电路，用于响应至少一个输入逻辑信号提供输出逻辑信号；控制电路，用于响应所述输出逻辑信号提供反馈控制信号；电源选通电路，用于响应所述反馈控制信号而选通电源至所述逻辑门。
例如，所述控制电路响应所述输出逻辑信号和源自具有不同逻辑转变时间的输入逻辑信号的附加的输入逻辑信号，从而提供所述反馈控制信号。所述逻辑选通电路包括用于执行反相功能(即在反相器中)或逻辑功能以将多个逻辑信号逻辑结合的逻辑电路。逻辑门的例子是AND、OR、NAND、NOR和异或逻辑电路。所述电源门包括场效应晶体管(FET)，其源漏极间插入到所述逻辑门和工作电源电压的输入之间。
优选地，所述逻辑选通电路可包括具有串联耦合的第一PMOS晶体管和第一NMOS晶体管的CMOS反相器。第一输入逻辑信号被提供给所述串联耦合的第一PMOS和NMOS晶体管的栅极，其耦合节点提供作为所述输入逻辑信号的互补形式的输出逻辑信号。其中，源自所述输出逻辑信号的反馈信号被提供给所述反相器以控制运行。所述电源选通电路可包括第二NMOS晶体管，其漏极与所述第一NMOS晶体管的源极耦合。所述低电平电压被提供给所述第二NMOS晶体管的源极。根据所述反馈信号，所述高电平电压被提供给所述第一PMOS晶体管的源极和所述第二NMOS晶体管的栅极。
例如，所述反馈信号为所述CMOS反相器输出和转变早于所述输入逻辑信号的附加输入逻辑信号的组合。利用该反馈信号，执行自泄漏减小功能，用于所述CMOS反相器的NMOS和PMOS晶体管中截止的晶体管。这样，所述泄漏路径电流受到抑制，并且无需具有特定的“省电”信号。这在开机运行模式和备用模式中可以减小泄漏电流。因此，即使当所述半导体IC未处于所述特定低功耗模式，所述半导体IC可以运行在高速和低功耗下。
优选地，所述控制电路可包括逻辑门，用于响应所述输出逻辑信号和第二输入逻辑信号而提供所述反馈信号。例如，所述第二输入逻辑信号为所述第一输入逻辑信号的互补形式。所述第一输入逻辑信号的上升转变比所述第二输入逻辑信号的下降转变落后一个时间间隔。所述逻辑门包括NAND门，用于响应所述输出逻辑信号和所述第二输入逻辑信号而提供所述反馈信号。
优选地，所述电源选通电路可包括第二PMOS晶体管，其漏极与所述第一PMOS晶体管的源极耦合。所述高电平电压被提供给所述第二PMOS晶体管的源极。所述第二PMOS晶体管的栅极响应所述反馈信号。同样，所述控制电路可包括逻辑门，用于响应所述输出逻辑信号和第二输入逻辑信号而提供反馈信号。例如，所述第二输入逻辑信号为所述第一输入逻辑信号的互补形式。所述第一和第二逻辑的逻辑水平转变时间相差所述时间间隔。
所述电源选通电路可进一步包括在高低电平电压之间与所述第一NMOS晶体管和所述第一PMOS晶体管串联耦合的第二NMOS晶体管和第二PMOS晶体管。例如，所述反馈信号包括第一和第二反馈信号。所述第二NMOS晶体管的栅极响应所述第一反馈信号，并且所述第二PMOS晶体管的栅极响应所述第二反馈信号。
根据本发明的另一方面，提供了运行于高电源电压和低电源电压下的半导体集成电路。所述半导体IC包括多个通过中间节点耦合的CMOS反相器的链。所述半导体IC响应输入逻辑信号，并提供输出逻辑信号。所述链包括至少第一和第二CMOS反相器，每个所述反相器具有串联耦合的第一PMOS晶体管和第一NMOS晶体管。在所述链中，对应于所述输入逻辑信号的第一中间输入逻辑信号被提供给所述第一CMOS反相器中串联耦合的所述第一PMOS和NMOS晶体管的栅极，其耦合节点提供了第一中间输出逻辑信号，其作为所述第一中间输入逻辑信号的互补形式。源自所述第一中间输出逻辑信号的第一反馈信号被提供给所述第一CMOS反相器，以控制所述反相器的运行。所述第一中间输出逻辑信号被提供给所述第二CMOS反相器中串联耦合的所述第一PMOS和NMOS晶体管的栅极，其耦合节点提供了第二中间输出逻辑信号，其作为所述第一中间输出逻辑信号的互补形式。源自所述第二中间输出逻辑信号的第二反馈信号被提供给所述第二CMOS反相器以控制所述反相器的运行。
根据本发明的又一方面，提供了一种运行于高电平电压和低电平电压的半导体集成电路。所述半导体IC包括通过中间节点耦合的多个CMOS反相器的链。所述链包括第一和第二CMOS反相器。所述半导体IC响应输入逻辑信号并提供输出逻辑信号。所述第一和第二CMOS反相器的每一个都包括串联耦合的第一PMOS晶体管和第一NMOS晶体管。还包括：第二NMOS晶体管，其漏极与所述第一NMOS晶体管的源极耦合；以及第二PMOS晶体管，其漏极与所述第一PMOS晶体管的源极耦合。在所述半导体集成电路(IC)中，所述第二NMOS晶体管的漏极耦合到所述第一NMOS晶体管的源极，所述第二PMOS晶体管的漏极耦合到所述第一PMOS晶体管的源极，所述低电平电压被提供给所述第二NMOS晶体管的源极，所述高电平电压被提供给所述第二PMOS晶体管的源极。进一步地，对应所述输入逻辑信号的第一中间输入逻辑信号被提供给所述第一CMOS反相器中串联耦合的所述第一PMOS和NMOS晶体管的栅极，其耦合节点提供了第一中间输出逻辑信号，其作为所述第一中间输入逻辑信号的互补形式。源自所述第一中间输出逻辑信号的第一和第二反馈信号被提供给所述第一CMOS反相器以控制所述反相器的运行。
本发明总的涉及半导体IC，特别是低功率IC。本发明利用反馈方案以减小泄漏电流，因此不必具有特定的“省电”信号，并且可以减小开机运行模式和备用模式下的泄漏电流。
对本领域普通技术人员来说，通过结合附图阅读下面的具体实施例的描述，本发明的其他方面和特征是显而易见的。
附图说明
下面将结合下列附图，并通过实例，描述本发明的实施例：
图1A示例说明使用双阈值电压晶体管的传统CMOS反相器电路；
图1B示例说明使用电压切换晶体管的传统CMOS反相器链的电路；
图2A示例说明根据本发明一个方面的半导体集成电路(IC)；
图2B示例说明根据本发明另一方面的半导体IC；
图2C示例说明根据本发明又一方面的半导体IC；
图2D示例说明根据本发明又一方面的半导体IC；
图3A是根据本发明的一个实施例的半导体IC电路图；
图3B是图3A所示半导体IC信号的时序图；
图4A是根据本发明的另一实施例的半导体IC电路图；
图4B是图4A所示半导体IC信号的时序图；
图5A是根据本发明又一实施例的半导体IC电路图；
图5B是说明图5A所示半导体IC信号的时序图；
图6A是说明根据本发明又一实施例的具有反相器链的半导体IC电路图；
图6B是说明图6A所示半导体IC信号的时序图；
图7A是说明根据本发明又一实施例的具有反相器链的半导体IC电路图；
图7B示例说明图7A所示半导体IC信号的时序图；
图8示例说明根据本发明又一实施例的具有可调整时延的半导体IC；
图9A示例说明根据本发明又一实施例的具有响应多个输入逻辑信号的NAND逻辑功能的半导体IC；以及
图9B示例说明根据本发明又一实施例的具有响应多个输入逻辑信号的NOR逻辑功能的半导体IC。
具体实施方式
下面在对本发明具体实施例的详细描述中，将参照作为其中一部分的说明书附图，对本发明可以实施的特定具体实施例进行解释。这些实施例描述的足够详细，以使本领域技术人员能够实现本发明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑的、机械的、电子的和其他改变。因此，下面的详细描述不应理解成限制本发明，并且本发明的保护范围由所附的权利要求确定。
总的来说，本发明提供具有低功率消耗的半导体集成电路。本发明可应用于任何类型的逻辑门。
图2A示例说明本发明的一个方面。参考图2A，运行于第一和第二电源电压PV1和PV2的半导体集成电路(IC)，包括逻辑门电路200，电源选通电路202和反馈控制电路204。一个或多个输入逻辑信号被馈入所述逻辑门电路200，所述逻辑门电路200根据其中的逻辑功能又提供输出逻辑信号。与所述输入逻辑信号相关的附加的输入逻辑信号X被提供给所述反馈控制电路204(例如，具有不同转换时间的所述输入逻辑信号的互补形式)。
当所述逻辑门电路200的所述逻辑功能为逻辑反相时，所述单输入逻辑信号，例如信号A被反相以提供所述输出逻辑信号Z，所述输出逻辑信号Z为所述输入信号A的互补或反相形式。当所述逻辑功能是另一类型逻辑功能时(例如，NAND、NOR、异或、AND、OR)，具有至少两个逻辑信号的多个输入信号被提供给所述逻辑门电路200，并且所述输出逻辑信号Z为所述输入逻辑信号的逻辑组合输出。响应所述输出逻辑信号Z和所述附加输入逻辑信号X，所述反馈控制电路204向所述电源选通电路202提供反馈信号FB。
所述电源选通电路202包括切换元件(例如场效应管(FET))203，用于选通或切换至所述逻辑门电路200的逻辑功能电路(未示出)的电源。所述FET203可为用于选通低电平电压VSS作为第二电源电压PV2的NMOS晶体管，或用于选通高电平电压VDD作为第一电源电压PV1的PMOS晶体管。利用所述电源选通电路202对所述输出逻辑信号Z的响应，所述半导体IC执行自泄漏减小，即，由于两个电源PV1和PV2之间的通过逻辑门电路200的泄漏路径被切断，所以泄漏电流显著减小。
本发明可应用于任意组合的逻辑门(例如，NAND、NOR、异或、AND、OR)。然而，为了简化，这里将要描述一种反相器。
图2B示出了本发明的另一方面。参考图2B，半导体IC包括反相器逻辑电路210、低功率选通电路220和低功率反馈电路230。所述反相器逻辑电路210包括串联连接的PMOS晶体管211和NMOS晶体管213。输入逻辑信号IN被提供给PMOS晶体管211和NMOS晶体管213的栅极。由所述PMOS晶体管211和所述NMOS晶体管213的漏极的耦合节点提供输出逻辑信号OUT。所述输出逻辑信号OUT为所述输入逻辑信号IN的互补形式。所述输出逻辑信号OUT被提供给所述低功率反馈电路230，所述低功率反馈电路230依次提供低功率反馈信号FB1至所述低功率选通电路220。所述低功率选通电路220包括选通元件221，所述选通元件221响应所述低功率反馈信号FB1而通电和断开。所述NMOS晶体管213的源极通过所述选通元件221耦合至低电平电压VSS的电源。所述PMOS晶体管211的源极耦合至另一高电平电压VDD的电源。所述选通元件221的一个例子是NMOS晶体管，其栅极由所述低功率反馈信号FB1控制。理想情况下，当所述低功率反馈信号FB1分别为“高”逻辑水平和“低”逻辑水平时，所述选通元件221分别为导通的和非导通的。然而，尽管所述NMOS晶体管221处于截止状态，在其中仍有泄漏电流流动。
所述半导体IC在高、低电平电源电压VDD和VSS下运行。当所述输入逻辑信号IN为“低”，所述PMOS晶体管211“导通”并且所述输出逻辑信号OUT为“高”。为了响应所述输出逻辑信号OUT为“高”，来自所述低功率反馈电路230的所述低功率反馈信号FB1为“低”，使得所述选通元件221被断开，并且所述NMOS晶体管213的电流路径被切断。因此，当所述输入逻辑信号IN为“低”时，通过所述输出逻辑信号OUT的反馈，流经所述反相器逻辑电路210的NMOS晶体管213的泄漏电流被所述低功率选通电路220阻断。
当所述输入逻辑信号IN为“高”时，所述PMOS晶体管211“截止”，且所述输出逻辑信号OUT为“低”。响应所述输出逻辑信号OUT为“低”，来自所述低功率反馈电路230的低功率反馈信号FB1为“高”，因此所述选通元件221被接通，建立所述NMOS晶体管213的电流路径。
在另一例子中，响应所述输出逻辑信号OUT和另一作为所述输入逻辑信号IN的互补形式的输入逻辑信号IN_b，而产生所述低功率反馈信号FB1。所述互补输入逻辑信号IN_b的转变时间不同于所述输入逻辑信号IN的转变时间。所述互补输入逻辑信号IN_b和所述输出逻辑信号OUT由所述低功率反馈电路230(例如包括逻辑门)逻辑组合起来，从而产生逻辑组合信号作为低功率反馈信号FB1。依赖于所述互补输入逻辑信号IN_b和所述输入逻辑信号IN转变时间的时间差，所述低功率选通电路220(选通元件221)的断开时段得到调整。
图2C示出了本发明的另一方面。参考图2C，半导体IC包括反相器逻辑电路240、高功率选通电路250和高功率反馈电路260。所述反相器逻辑电路240包括串联连接的PMOS晶体管241和NMOS晶体管243。输入逻辑信号IN被提供给所述PMOS晶体管241和NMOS晶体管243的栅极。所述PMOS晶体管241和NMOS晶体管243的漏极的耦合节点提供输出逻辑信号OUT。所述输出逻辑信号OUT为所述输入逻辑信号IN的互补形式。所述输出逻辑信号OUT被提供给所述高功率反馈电路260，所述高功率反馈电路260又提供高功率反馈信号FB2给所述高功率选通电路250。所述高功率选通电路250包括响应所述高功率反馈信号FB2而接通和断开的选通元件251。所述PMOS晶体管243的源极通过所述选通元件251耦合至高电平电压VDD的电源。所述NMOS晶体管243的源极耦合至另一低电平电压VSS的电源。所述选通元件251的一个例子是PMOS晶体管，其栅极由所述高功率反馈信号FB2控制。理想情况下，当所述高功率反馈信号FB2为“低”和“高”时，所述选通元件251分别为导通的和非导通的。然而，尽管所述PMOS晶体管251处于截止状态，在其中仍有泄漏电流流动。
所述半导体IC运行在高电平和低电平电压VDD和VSS下。当所述输入逻辑信号IN为“高”时，所述NMOS晶体管243“导通”，且所述输出逻辑信号OUT为“低”。响应所述输出逻辑信号OUT为低，来自所述高功率反馈电路260的所述高功率反馈信号FB2为“高”，因此，所述选通元件251被断开，并且所述PMOS晶体管241的电流路径被切断。这样，当所述输入逻辑信号IN为“高”时，通过所述输出逻辑信号OUT的反馈，所述反相器逻辑电路240中流经PMOS晶体管241的泄漏电流被所述高功率选通电路250阻断。
当所述输入逻辑信号IN为“低”时，所述PMOS晶体管241“导通”，且所述输出逻辑信号OUT为“高”。响应所述输出逻辑信号OUT为“高”，来自所述高功率反馈电路260的高功率反馈信号FB2为“低”，因此所述选通元件251被接通，建立所述PMOS晶体管241的电流路径。
在另一实例中，响应所述输出逻辑信号OUT和另一作为所述输入逻辑信号IN的互补形式的输入逻辑信号IN_b，而产生所述高功率反馈信号FB2。所述互补输入逻辑信号IN_b的转变时间与所述输入逻辑信号IN的转变时间不同。所述互补输入逻辑信号IN_b和所述输出逻辑信号OUT通过所述高功率反馈电路260(例如包括逻辑门)而组合，从而产生逻辑组合信号作为所述高功率反馈信号FB2。依赖于所述互补输入逻辑信号IN_b和所述输入逻辑信号IN转变时间的时间差，所述高功率选通电路250(所述选通元件251)的断开时段得到调整。
图2D示出本发明的又一方面。参考图2D，半导体IC包括反相器逻辑电路270、低功率选通电路280、高功率选通电路290、低功率反馈电路295和高功率反馈电路297。所述反相器逻辑电路270包括串联连接的PMOS晶体管271和NMOS晶体管273。输入逻辑信号IN被提供给所述PMOS晶体管271和NMOS晶体管273的栅极。由所述PMOS晶体管271和NMOS晶体管273漏极的耦合节点提供输出逻辑信号OUT。所述输出逻辑信号OUT为所述输入逻辑信号IN的互补形式。所述输出逻辑信号OUT被提供给所述低功率反馈电路295，低功率反馈电路295又提供低功率反馈信号FB1给所述低功率选通电路280。而且，所述输出逻辑信号OUT被提供给所述高功率反馈电路297，所述高功率反馈电路297又提供高功率反馈信号FB2给所述高功率选通电路290。
所述低功率选通电路280包括响应所述低功率反馈信号FB1而接通和断开的选通元件281。所述NMOS晶体管273的源极通过所述选通元件281耦合至低电平电压VSS的电源。所述高功率选通电路290包括响应所述高功率反馈信号FB2而接通和断开的选通元件291。所述PMOS晶体管271的源极通过所述选通元件291耦合至高电平电压VDD的电源。所述PMOS晶体管271的源极耦合至另一“高”逻辑电平电压VDD的电源。
所述选通元件281和291的例子分别是NMOS和PMOS晶体管，其栅极分别由所述低功率和高功率反馈信号FB1和FB2控制。理想情况下，当所述低功率反馈信号FB1为“高”和“低”时，所述选通元件281分别为导通和非导通的。类似地，理想情况下，当所述高功率反馈信号FB2为“低”和“高”时，所述选通元件291分别为导通和非导通的。然而，尽管所述NMOS和PMOS晶体管的每一个处于截止状态，在其中仍有泄漏电流流动。
所述半导体IC运行在所述高和低电平电压VDD和VSS下。当所述输入逻辑信号IN为“低”时，所述PMOS晶体管271“导通”，且所述输出逻辑信号OUT为“高”。响应所述输出逻辑信号OUT为“高”，来自所述低功率反馈电路295的所述低压反馈信号FB1为“低”，因此所述选通元件281被断开，且所述NMOS晶体管273的电流路径被切断。这样，当所述输入逻辑信号IN为“低”时，通过所述输出逻辑信号OUT的反馈，经过所述反相器逻辑电路270的NMOS晶体管273的电流泄漏被所述低功率选通电路280所阻断。响应所述输出逻辑信号OUT为“高”，来自所述高功率反馈电路297的所述高功率反馈信号FB2为“低”，因此，所述选通元件291被接通且建立所述PMOS晶体管271的电流路径。
当所述输入逻辑信号IN为“高”时，所述NMOS晶体管273“导通”且所述输出逻辑信号OUT为“低”。响应所述输出逻辑信号OUT为“低”，来自所述高功率反馈电路297的高功率反馈信号FB2为“高”，因此，所述选通元件291被断开，且所述PMOS晶体管271中的电流路径被切断。这样，当所述输入逻辑信号IN为“高”时，通过所述输出逻辑信号OUT的反馈，经过所述反相器逻辑电路270的PMOS晶体管271的电流泄漏被所述高功率选通电路290阻断。响应所述输出逻辑信号OUT为“低”，来自所述低功率反馈电路295的低功率反馈信号FB1为“高”，因此，所述选通元件281被接通，且建立所述NMOS晶体管273中的电流路径。
在又一例子中，响应所述输出逻辑信号OUT和另一作为所述输入逻辑信号IN的互补形式的输入逻辑信号IN_b，产生所述低功率反馈信号FB1。并且，响应所述输出逻辑信号OUT和互补输入逻辑信号IN_b而产生高功率反馈信号FB2。所述互补输入逻辑信号IN_b的转变时间不同于所述输入逻辑信号IN的转变时间。所述互补输入逻辑信号IN_b与所述输出逻辑信号OUT通过所述低功率反馈电路295(例如包括逻辑门)被逻辑组合，从而产生逻辑组合信号作为低功率反馈信号FB1。依赖于所述互补输入逻辑信号IN_b和所述输入逻辑信号IN在转变时间上的时间差，所述低功率选通电路280(选通元件281)的断开时段得到调整。类似地，所述互补输入逻辑信号IN_b和所述输出逻辑信号OUT通过所述高功率反馈电路297(例如包括逻辑门)逻辑组合，从而产生逻辑组合信号作为所述高功率反馈信号FB2。依赖于所述互补输入逻辑信号IN_b和所述输入逻辑信号IN在转变时间上的时间差，所述高功率选通电路290(选通元件291)的断开时段得到调整。
图2B所示的低功率反馈电路230、图2C所示的高功率反馈电路260、以及图2D中所示的低功率反馈电路295和高功率反馈电路297都对应于图2A所示的反馈控制电路204。
图3A示出了根据本发明一个实施例的半导体集成电路(IC)。所述半导体IC为具有NMOS功率选通晶体管以及用于控制所述NMOS功率选通晶体管的NAND反馈逻辑门的受控反相器。参考图3A，反相器逻辑电路310包括PMOS晶体管311、NMOS晶体管313、以及插入所述NMOS晶体管313的源极与所述地电平电压VSS(低电平)的电源线之间的附加的NMOS晶体管315。所述PMOS和NMOS晶体管311和313的相连接的漏极节点317被连接至NAND门321的第一输入端，其输出端连接至所述NMOS晶体管315的栅极。所述PMOS晶体管311的源极连接至电源电压(高电平)VDD的电源线。输入逻辑信号IN被馈入所述PMOS和NMOS晶体管311和313的栅极。另一输入逻辑信号IN_b被馈入所述NAND门321的第二输入端。由所述节点317提供的输出逻辑信号OUT为所述输入逻辑信号IN的反相或互补形式。
作为示例目的，所述受控反相电路310通过附图标记305由相关的符号标出。在低输入备用状态(即接收“低”逻辑电平输入)下，所述反相器逻辑电路310的PMOS晶体管311和NMOS晶体管313必须分别为“导通”和“截止”。例如，在所述NMOS晶体管具有用于高速应用的低阈值时，即使所述NMOS晶体管313处于截止状态，所述NMOS晶体管313仍将经历电流泄漏。为了有效减小电流泄漏，就需要反向偏置栅极-源极电压VGS和基板-源极(bulk-source)电压VBS，以及减小漏极-源极电压VDS。
在图3A所示改进的具有受控反相器的半导体IC中，增加了所述NMOS晶体管315用于低功率选通。同时，在备用状态，输出逻辑信号OUT和互补输入信号IN_b都为“高”，且来自所述NAND门321的所述反馈信号FBn为“低”，因此，导致所述NMOS晶体管315为“截止”。当所述NMOS晶体管313泄漏时，连接所述NMOS晶体管313的源极和所述NMOS晶体管315的漏极的中间节点VN相对于接地电平VSS稍微抬高了ΔVL。所述中间节点VN处的电压抬升一直继续，直到由所述NMOS晶体管315提供的电流平衡所述NMOS晶体管313中的电流流动。这样，无论所述NMOS晶体管313中的原有泄漏电流有多大，通过自动调整偏置电压ΔVL，其最终被限制在所述NMOS晶体管315的恒定电流，所述偏置电压ΔVL由下式给出：
ΔVL＝|VTN0|-|VTN1|+(S/ln10)[ln(WN1/WN0)]   (1)
其中：
WTN0为所述NMOS晶体管315的阈值电压；
WTN1为所述NMOS晶体管313的阈值电压；
WN0为所述NMOS晶体管315的沟道宽度；
WN1为所述NMOS晶体管313的沟道宽度；以及
S为亚阈值摆幅。
注意到所述泄漏电流的减小是可以通过偏置电压ΔVL调节的。当|VTN0|足够大或WN0足够小时，所述偏置电压ΔVL大。结果就是泄漏电流被彻底切断，而这样，就形成了一个完美的截止。
在图3A所示的半导体IC中，提供了一个用于控制所述功率选通晶体管(NMOS晶体管315)的控制电路。这通过专用反馈逻辑信号FBn而实现，所述专用反馈逻辑信号FBn为反相器310的输出和输入到反相器的输入的互补形式(IN_b)的逻辑组合。
图3B示出图3A所示半导体IC的信号的相关时序。人们希望在输入逻辑信号IN从“低”逻辑状态转变为“高”逻辑状态之前导通NMOS晶体管315，以保持反相器的高运行速度。这种预设的操作通过NAND门321将输出逻辑信号OUT和互补输入逻辑信号IN_b组合而实现。所述输入逻辑信号IN和互补输入逻辑信号IN_b之间的时间关系在图3B中示出。如图所示，输入逻辑信号IN的转变时间(它们在信号IN中进行转变)与所述互补输入逻辑信号IN_b的转变时间不同。
参考图3A和图3B，所述互补输入逻辑信号IN_b在t11时刻从“高”逻辑状态转变为“低”逻辑状态，因此，导致来自NAND门321的反馈信号FBn从“低”升到“高”逻辑水平。所述NMOS晶体管315在t12时刻被导通，因此中间节点VN被拉低至接地电平VSS。之后，在时刻t13(时刻t11后时间间隔(建立时间)Ts)，输入逻辑信号IN从“低”转变至“高”逻辑水平。相应于这种升高的转变，所述PMOS晶体管311截止，且NMOS晶体管313导通，其结果就是所述节点317通过两个串联连接的NMOS晶体管313和315被迅速拉低到接地电平VSS，也就是说，所述输出逻辑信号OUT变为“低”。
之后，所述互补输入逻辑信号IN_b从“低”转变至“高”逻辑水平。由于输出逻辑信号OUT为“低”，所述反馈信号FBn继续为“高”。之后，在时刻t14，所述输入逻辑信号IN从“高”转变至“低”逻辑水平。PMOS晶体管311导通，因此所述节点317被拉升至“高”逻辑水平，也就是所述输出逻辑信号OUT变为“高”。为了响应输出逻辑信号OUT的升高，来自NAND门321的反馈信号FBn在时刻t15变为“低”，导致NMOS晶体管315截止。然而，泄漏电流在NMOS晶体管313和315中流动并且节点VN电压增加。节点VN中的电压电平稳定在偏置电压ΔVL，如上面参考图3A所描述的那样，并且最后，NMOS晶体管315自动截止。这样，通过包括NAND门321的反馈路径，自动实现自泄漏降低机制。
在亚100nm技术(90nm、65nm、45nm等等)中，总能耗中泄漏部分越来越重要。因此，当MOS晶体管泄漏严重，即使正常运行模式期间的断开状态，即特定低功耗模式、自刷新模式或休眠模式命令设定的非省电模式时，泄露电流的降低具有重要影响。
图4A示出根据本发明又一实施例的半导体IC。所述半导体IC为受控的反相器，其具有PMOS功率选通晶体管和用于控制所述PMOS功率选通晶体管的NOR反馈逻辑电路。
在图4A所示的半导体IC中，受控反相器逻辑电路410包括PMOS晶体管411、NMOS晶体管413和附加PMOS晶体管415，所述附加PMOS晶体管415插入PMOS晶体管411的源极和电源电平VDD的电源线之间。PMOS与NMOS晶体管411和413的漏极相连接，所连接的节点417连接至NOR门421的第一输入，NOR门421的输出端连接至PMOS晶体管415的栅极。NMOS晶体管413的源极连接至接地电平VSS的电线。输入逻辑信号IN被馈入PMOS和NMOS晶体管411和413的栅极。作为输入逻辑信号IN的互补形式的另一输入逻辑信号IN_b被馈入NOR门421的第二输入端。由节点417提供的输出逻辑信号OUT为所述逻辑输入信号IN的反相或互补形式。
为了示例目的，受控反相器逻辑电路410通过附图标记405由相关的符号标出。PMOS晶体管415的栅极根据NOR门421的反馈信号FBp进行控制，所述NOR门421接收输出逻辑信号OUT和互补输入逻辑信号IN_b。
在“高”逻辑电平输入状态下，半导体IC的PMOS和NMOS晶体管411和413分别为截止和导通。在PMOS晶体管具有低阈值情况下，即使PMOS晶体管411处于截止状态，也会导致大的电流泄漏。为了有效减小漏电流，需要反相偏置栅极-源极电压VGS和基极-源极电压VBS，并降低漏极-源极电压VDS。
在图4A所示的半导体IC中，增加PMOS晶体管415用于高功率选通。同时，在备用状态下，输出逻辑信号OUT和互补输入信号IN_b都为“低”，来自NOR门421的反馈信号FBp为“高”，因此，PMOS晶体管415截止。当PMOS晶体管411泄漏时，中间节点VP(其连接PMOS晶体管411的源极和PMOS晶体管415的漏极)相对于电源电平VDD稍微升高了ΔVL。该中间节点VP的电压持续升高，直至PMOS晶体管415提供的电流与PMOS晶体管411中流动的电流平衡。这样，无论原来PMOS晶体管411中泄漏电流有多大，通过自动调整偏置电压ΔVL，其最终被限制在PMOS晶体管415的恒定电流，所述偏置电压ΔVL如下：
ΔVL＝VTP0-VTP1+(S/ln10)[ln(WP1/WP0)]     (2)
其中，
WTP0为所述PMOS晶体管415的阈值电压；
WTP1为所述PMOS晶体管411的阈值电压；
WP0为所述PMOS晶体管415的沟道宽度；
WP1为所述PMOS晶体管411的沟道宽度；以及
S为亚阈值摆幅。
注意到泄漏电流减小可通过偏置电压ΔVL调整。当VTP0足够大或WP0足够小，偏置电压ΔVL为大。结果就是泄漏电流被彻底切断，这样，就形成了完美的截止。
图4B示出了图4A中半导体IC的信号的相关时序。输入逻辑信号IN和互补输入逻辑信号IN_b之间的时间关系如图4B所示。为了保持反相器的高速运行，在输入信号IN从“高”逻辑水平状态转变为“低”逻辑水平状态之前，需要导通PMOS晶体管415用于功率选通。这一预设的操作通过NOR门421将输出逻辑信号OUT和互补输入逻辑信号IN_b逻辑组合而实现。
参考图4A和图4B，互补输入逻辑信号IN_b转变时刻早于输入逻辑信号IN一个时间间隔Ts。因此，较早的时刻t21的互补输入逻辑信号IN_b的“低”-“高”转变使得反馈信号FBp在时刻t22变为“低”，且导通PMOS晶体管。然后，在时刻t23，输入逻辑信号IN从“高”转变为“低”，使得输出逻辑信号OUT通过两个串联连接的PMOS晶体管411和415迅速变为“高”。在所述反相器的激活状态之后，输入逻辑信号IN在时刻t24再次变为“高”，而互补输入逻辑信号IN_b已经为“低”，结果就是输入逻辑信号OUT变为“低”，且反馈信号FBp变为“高”(在时刻t25)。这种反馈信号FBp的备用“高”状态自动截止PMOS晶体管415，因为根据上面对图4A的描述，节点VP稍微降低，并在时刻t26稳定在偏置电压ΔVL的电平。这种自动减少电流泄漏是通过具有NOR门421的反馈路径实现的。
图5A示出根据本发明又一实施例的半导体集成电路(IC)。所述半导体IC为受控反相器，包括PMOS功率选通晶体管和用于控制所述PMOS功率选通晶体管的NOR反馈逻辑，还包括NMOS功率选通晶体管和用于控制所述NMOS功率选通晶体管的NAND反馈逻辑。图5A所示的半导体IC是图3A和图4A所示的半导体IC的组合，其可以用于输入信号逻辑信号IN的任一备用状态。这样，在工作和备用模式下都可有效降低泄漏电流。同时，该实施例的IC还适用于输入信号无法预测的情况。
参考图5A，受控反相器逻辑电路510包括串联连接的PMOS晶体管511和NMOS晶体管513，以及附加PMOS晶体管515和NMOS晶体管517。PMOS晶体管515被插入到PMOS晶体管511的源极和电源电压VDD的电线之间。NMOS晶体管517被插入到NMOS晶体管513的源极和接地电平VSS的电线之间。节点519连接至NOR门521和NAND门523二者的第一输入端，所述节点519为彼此连接的PMOS晶体管515和NMOS晶体管513的漏极。NOR门521和NAND门523的输出端分别连接至PMOS晶体管515和NMOS晶体管517的栅极。输入逻辑信号IN被馈入PMOS晶体管511和NMOS晶体管513的栅极。另一输入逻辑信号IN_b被馈入所述NOR门521和NAND门523的第二输入端。
由节点519提供的输出逻辑信号OUT为输入逻辑信号IN的反相或互补形式。NOR门521将输出逻辑信号OUT和互补输入逻辑信号IN_b逻辑组合起来，NOR的输出信号作为反馈信号FPb被提供给PMOS晶体管515的栅极。NAND门523将输出逻辑信号OUT和互补输入逻辑信号IN_b逻辑结合，并且提供NAND输出信号作为反馈信号FBn，发送给NMOS晶体管517的栅极。
受控反相器逻辑电路510为低和高功率选通CMOS反相器，为示意目的，在图中通过附图标记405由相关的符号标出。受控反相器逻辑电路510用于高或低输入备用状态的情况。
图5B示出图5A所示半导体IC信号的相应时序。互补输入逻辑信号IN b转变早于输入逻辑信号IN，如图5B所示。注意，图5B所示信号为图3B和图4B信号的组合。
参考图5A和图5B，当输入逻辑信号IN从“高”状态转变为“低”状态时(时刻t33)，PMOS晶体管511导通，且NMOS晶体管513截止。输出逻辑信号OUT变为“高”。互补输入逻辑信号IN_b在时刻t31变为“高”，早于时刻t33一个时间间隔Ts。响应于互补输入逻辑信号IN_b从“低”到“高”的转变，来自NOR门521的反馈信号FBp从“高”变为“低”状态(在时刻t32)。
响应于输出逻辑信号OUT为“高”，来自NAND门523的反馈信号FBn变为“低”(时刻t34)，结果导致NMOS晶体管517截止。当NMOS晶体管513泄漏时，中间节点VN(连接NMOS晶体管513的源极和NMOS晶体管517的漏极)相对于接地电平VSS稍微抬升ΔVL。中间节点VN的电压持续抬升，直至NMOS晶体管517提供的电流与NMOS晶体管513中流动的电流相平衡。
输入逻辑信号IN从“低”转变到“高”逻辑状态(时刻t37)。在早于时刻t37一个时间间隔Ts的时刻t35，互补输入逻辑信号IN_b变为“低”，使得来自NAND门523的反馈信号FBn变为“高”。中间节点VN被拉低至低电平VSS(在时刻t36)。从此以后，随着输入逻辑信号IN从“低”向“高”的转变，PMOS晶体管511和NMOS晶体管513分别被截止和导通，使得输出逻辑信号OUT变为“低”。反馈信号FBp变为“高”(在时刻t38)，导致用于功率选通的PMOS晶体管515截止。当PMOS晶体管511泄漏时，中间节点VP(连接PMOS晶体管511的源极和PMOS晶体管515的漏极)相对于电源电平VDD稍微降低了ΔVL。中间节点VP的电压持续降低，直到由PMOS晶体管515提供的电流与PMOS晶体管511中流动的电流平衡(时刻t39)。
图6A示出根据本发明的又一实施例的半导体IC。它是使用图3A和图4A所示半导体IC的逻辑反相器的实际应用例子。反相器链作为缓冲器使用，并在电源电平VDD和接地电平VSS下运行。包括多个反相器的所述链接收输入逻辑信号IN并提供输出逻辑信号OUT，其逻辑状态取决于输入逻辑信号IN的状态。
参考图6A，半导体IC包括六个反相器611-616的链。第一和第二反相器611和612的每个都与图1A所示反相器逻辑电路110相同。第三和第五反相器613和615的每个都与图3A所示低功率选通CMOS反相器305相同。第四和第六反相器614和616的每个都与图4A所示高功率选通CMOS反相器405相同。六个反相器611-616通过中间节点N1-N5连接。每个反相器在中间节点的输出都作为中间输入信号馈入下一个反相器。
第一和第五反相器611和615的输出被馈入NAND门621。输入逻辑信号IN和输出逻辑信号OUT(第六反相器616的输出)被馈入NOR门623。NAND门621对应于图3A中的NAND门321。NOR门623对应于图4A中NOR门421。NAND门621的输出作为反馈信号FBn被提供给NMOS晶体管315的栅极(见图3A)，形成第三和第五反相器613和615。NOR门623的输出作为反馈信号FBp被提供给PMOS晶体管415的栅极(见图4A)，形成第四和第六反相器614和616。
图6B示出图6A所示半导体IC信号的相应时序。注意到出于表示信号间的时间关系的目的，信号上升和下降的转变时间被忽略了。
参考图6A和图6B，反相器611-616每个都有延时，这样，中间输出信号与中间输入信号之间存在延迟。在半导体IC中，第五中间输入信号(在节点N4)、反相器611的第一中间输出信号(在节点N1)和第五中间输出信号(在节点N5)分别对应于图3A中所示的输入逻辑信号IN、互补输入逻辑信号IN_b和输出逻辑信号OUT。类似地，第六中间输入信号(在节点N5)、输入逻辑信号IN和输出信号OUT分别对应于图4A中的输入逻辑信号IN、互补输入逻辑信号IN_b和输出逻辑信号OUT。同时，来自NAND门621的反馈信号FBn对应于图3A中的反馈信号FBn，来自NOR门623的反馈信号FBp对应于图4A中的反馈信号FBp。Ts61对应于图3B所示时间间隔Ts。Ts62对应于图4B所示时间间隔Ts。
图7A示出根据本发明又一实施例的半导体IC。它是图5A所示半导体IC逻辑反相器的应用实例。反相器链作为缓冲器运行。参考图7A，半导体IC包括通过中间节点N1-N5连接的六个反相器711-716的链。第一反相器711与图1A所示反相器逻辑电路110相同。第二至第六反相器712-716的每个都与图5A所示低和高功率CMOS反相器505相同。第一和第五反相器711和715的输出被馈入NAND门721和NOR门723，其分别对应图5A中的NAND门523和NOR门521。类似地，输入逻辑信号IN和输出逻辑信号OUT(第六反相器716的输出)被馈入NAND门731和NOR门733，其分别对应图5A所示的NAND门523和NOR门521。来自NAND门721的反馈信号FBn1被提供给NMOS晶体管517的栅极，且来自NOR门723的反馈信号FBp1被提供给PMOS晶体管515的栅极(见图5A)，形成了第三和第五反相器713和715。来自NAND门731的反馈信号FBn2被提供给NMOS晶体管517的栅极，且来自NOR门733的反馈信号FBp2被提供给PMOS晶体管515的栅极(见图5A)，形成了第二和第六反相器712和716。
类似于图6A所示的反相器611-616，图7A所示的反相器711-716具有延时。图7B示出图7A所示半导体IC的相应时序信号。在图7B中，时间Ts71和Ts72分别对应于图5B中的时间Ts51和Ts52。
根据本发明的实施例所描述的半导体IC具有各种变形。用于功率选通的NMOS晶体管315、517以及PMOS晶体管415、515的阈值可以静态保持或动态变化。同时，如果半导体IC可以非常长时间空闲，用于提供反馈信号至功率选通晶体管的NAND和NOR门可被另一深度低功耗阶段所控制，以最大限度节省能量。
图6A和图7A中描述的反相器链可以不同方式配置。例如，成链的反相器个数不必一定为6个。产生反馈信号的NAND门和NOR门的输入信号应当为源自上游反相器的较早相位信号。
输入逻辑信号IN和互补输入逻辑信号IN_b之间的时间间隔Ts可以使用独立的延迟控制逻辑电路进行调整。参考图8，给出了根据本发明又一实施例的半导体集成电路(IC)，所述半导体IC包括反相器模块850、功率选通电路860和反馈控制器870，所述反相器模块850包括串联连接的PMOS和NMOS晶体管，所述功率选通电路860包括MOS晶体管，所述反馈控制器870包括逻辑门。提供给所述反相器模块850一个输入逻辑信号IN，所述反相器模块850提供一个输出逻辑信号OUT。所述半导体IC进一步还包括可调整的延迟模块890，其接收互补输入逻辑信号IN_bi和由延迟控制器(未示出)提供的延迟控制信号891。互补输入逻辑信号IN_bi具有与输入逻辑信号IN相反的逻辑状态，具有或没有延时。响应所述延迟控制信号891，所述延迟调整模块890延迟互补输入逻辑信号IN_bi，并提供时间延迟的互补输入逻辑信号IN_b给反馈控制器870。输入逻辑信号IN和互补输入逻辑信号IN_b之间的延迟时间间隔Ts得到调整。
图8所示的可调整的时间延迟可应用于如图4A所示具有高功率选通晶体管的CMOS反相器中。进一步地，它还可应用于图5A所示的反相器中。
虽然根据本发明的实施例已经描述了反相器，但是其他类型逻辑门(例如，NAND、NOR、异或、AND、OR)都可适用本发明，逻辑门基于多个输入逻辑信号提供逻辑输出。
图9A示出了本发明的另一实例。参考图9A，半导体集成电路包括NAND模块910，所述NAND模块910具有并联连接的PMOS晶体管911和913，以及串联连接的NMOS晶体管915和917。两个输入逻辑信号A和B被馈入NAND模块910，所述NAND模块910相应地由连接的节点919提供一个输出逻辑信号Z，所述信号Z为输入A和B的NAND逻辑输出。附加的用于功率选通的NMOS晶体管921被插入NMOS晶体管917和接地电平VSS的低功率电线之间。具有逻辑电路的反馈控制电路930接收所述输出逻辑信号Z以及附加输入逻辑信号X，该附加输入逻辑信号X与所述两个输入逻辑信号A和B中的一个相关：例如，具有不同的转变时间的输入逻辑信号A或B的互补形式。
响应于输出逻辑信号Z和附加输入逻辑信号X，反馈控制电路930提供反馈信号FBn至功率选通NMOS晶体管921的栅极。随着NMOS晶体管对所述输出逻辑信号Z的响应，所述半导体IC可运行自泄漏减少。因此，可减小备用或休眠模式下的电流泄漏，从而减少逻辑门910的功耗。
图9B示出本发明的又一个例子。参考图9B，半导体集成电路包括NOR模块940，所述NOR模块940具有串联连接的PMOS晶体管941和943，以及并联连接的NMOS晶体管945和947。两个输入逻辑信号A和B被馈入所述NOR模块940，所述NOR模块940由连接的节点949又提供输出逻辑信号Z，所述信号Z为输入A和B的NOR逻辑输出。附加的用于功率选通的PMOS晶体管951被插入到PMOS晶体管941和高电平电压VDD的电源线之间。具有逻辑电路的反馈控制电路960接收所述输出逻辑信号Z以及附加输入逻辑信号Y，所述附加输入逻辑信号Y与两个输入逻辑信号A和B中的一个相关：例如，具有不同的转变时间的输入逻辑信号A或B的互补形式。
响应于输出逻辑信号Z和附加的输入逻辑信号Y，所述反馈控制电路960提供反馈信号FBp至功率选通NMOS晶体管921的栅极。随着PMOS晶体管对输出逻辑信号Z的响应，半导体IC可进行自泄漏减小。因此，备用或休眠模式下的电流泄漏得到减小，逻辑门940的功耗也得到降低。
图9A所示的NAND门可用于图3A和图5A所示的NAND门321和523，用以提供反馈信号FBn至NMOS晶体管进行功率选通。类似地，图9B的NOR门可应用于图4A和图5A所示的NOR门421和521，用以提供反馈信号FBp至PMOS晶体管进行功率选通。NAND和NOR门有助于降低具有图3A、4A和5A中所示的CMOS反相器的半导体IC的总功耗。
在根据用于100nm或以上的工艺的半导体IC中，工作时的泄漏并不那么重要，因为相对90nm、65nm或30nm工艺的半导体IC，其要小的多。在可用的90nm模型的模拟中，根据本发明实施例的半导体IC中的备用电流相比传统半导体IC的备用电流小30倍。
在上述实施例中，为了简化，所述设备元件和电路如图所示彼此连接。在本发明实际应用于半导体IC中时，设备、元件、电路等可以直接彼此连接。同时，设备、元件、电路等也可通过其他半导体IC工作所必须的设备、元件、电路等间接彼此连接。这样，在半导体IC的实际配置中，电路元件和设备彼此耦合(直接或间接连接)。
尽管已经详细介绍了本发明的特定实施例，但还存在很多变化。应当理解，在不脱离权利要求所限定的本发明范围之内，可以进行各种变化、修改和适应。

Claims (21)

1. 一种运行在“高”和“低”电平电源电压的半导体集成电路(IC)，所述半导体IC包括：
逻辑门，用于响应至少一个输入逻辑信号，提供输出逻辑信号；
控制电路，用于响应所述输出逻辑信号，提供反馈控制信号；和
电源门，用于响应所述反馈控制信号，有选择地为所述逻辑门选通电源。
2. 根据权利要求1所述的半导体IC，其中所述控制电路响应所述输出逻辑信号和源自具有不同逻辑转变时间的所述输入逻辑信号的附加输入逻辑信号，提供所述反馈控制信号。
3. 根据权利要2所述的半导体IC，其中所述逻辑门电路包括用于执行反相功能的逻辑电路，所述输入逻辑信号包括一个输入逻辑信号，所述输出逻辑信号为所述输入逻辑信号的反相信号。
4. 根据权利要求2所述的半导体IC，其中所述逻辑门电路包括用于执行功能逻辑以逻辑上将多个逻辑信号组合的逻辑电路，所述输入逻辑信号包括至少两个输入逻辑信号，所述输出逻辑信号为逻辑上组合的输入信号的输出。
5. 根据权利要求3所述的半导体IC，其中所述逻辑门电路包括：
具有串联耦合的第一PMOS晶体管和第一NMOS晶体管的CMOS反相器，第一输入逻辑信号被提供给所述串联耦合的第一PMOS和NMOS晶体管二者的栅极，其耦合的节点提供输出逻辑信号作为输入逻辑信号的互补形式，源自所述输出逻辑信号的反馈信号被提供给所述逻辑门电路以控制其中的运行。
6. 根据权利要求5所述的半导体IC，其中所述电源选通电路包括：
第二NMOS晶体管，其漏极耦合至所述第一NMOS晶体管的源极，低电平电压被提供给所述第二NMOS晶体管的源极，高电平电压被提供给所述第一PMOS晶体管的源极，所述第二NMOS晶体管的栅极响应所述反馈信号。
7. 根据权利要求6所述的半导体IC，其中所述控制电路包括逻辑门，用于响应所述输出逻辑信号和第二输入逻辑信号，从而提供所述反馈信号。
8. 根据权利要求7所述的半导体IC，其中所述第二输入逻辑信号为所述第一输入逻辑信号的互补形式，所述第一和第二输入逻辑信号的逻辑水平转变时间不同，所述第一和第二输入逻辑信号各具有第一和第二方向转变，所述第二方向转变与所述第一方向转变相反。
9. 根据权利要求8所述的半导体IC，其中所述第一和第二方向转变分别为上升和下降转变，第一输入逻辑信号的上升转变比所述第二输入信号的下降转变晚一个时间间隔。
10. 根据权利要求9所述的半导体IC，其中所述逻辑门包括NAND门，所述NAND门用于响应所述输出逻辑信号和所述第二输入逻辑信号，提供所述反馈信号。
11. 根据权利要求5所述的半导体IC，其中所述电源选通电路包括：
第二PMOS晶体管，其漏极耦合至所述第一PMOS晶体管的源极，高电平电压被提供给所述第二PMOS晶体管的源极，所述第二PMOS晶体管的栅极对所述反馈信号做出响应。
12. 根据权利要求11所述的半导体IC，其中所述控制电路包括逻辑门，所述逻辑门用于对所述输出逻辑信号和第二输入逻辑信号响应，从而提供所述反馈信号。
13. 一种运行在“高”和“低”电源电压的半导体集成电路(IC)，所述半导体IC包括通过中间节点耦合的多个CMOS反相器的链，所述半导体IC对输入逻辑信号响应，并提供输出逻辑信号；
所述多个CMOS反相器的链包括至少第一和第二CMOS反相器，所述第一和第二反相器各具有串联耦合的第一PMOS晶体管和第一NMOS晶体管；
相应于所述输入逻辑信号的第一中间输入逻辑信号，被提供至所述第一CMOS反相器的串联耦合的第一PMOS和NMOS晶体管的栅极，其耦合的节点提供第一中间输出逻辑信号，该第一中间输出逻辑信号为第一中间输入逻辑信号的互补形式，源自所述第一中间输出逻辑信号的第一反馈信号被提供至第一CMOS反相器以控制其中的运行；
所述第一中间输出逻辑信号被提供至所述第二CMOS反相器的串联耦合的第一PMOS和NMOS晶体管的栅极，其耦合的节点提供第二中间输出逻辑信号，该第二中间输出逻辑信号为所述第一中间输出逻辑信号的互补形式，源自所述第二中间输出逻辑信号的第二反馈信号被提供至所述第二CMOS反相器以控制其中的运行。
14. 根据权利要求13所述的半导体IC，其中每个CMOS反相器还包括：
第二NMOS晶体管，其漏极耦合至所述第一NMOS晶体管的源极，所述低电平电压被提供至所述第二NMOS晶体管的源极，所述高电平电压被提供至所述第一PMOS晶体管的源极，所述第二NMOS晶体管的栅极对所述第一反馈信号作出响应。
15. 根据权利要求14所述的半导体IC，还包括第一逻辑门，所述第一逻辑门用于对所述第一中间输出逻辑信号和源自所述输入逻辑信号的第二输入逻辑信号响应，从而提供所述第一反馈信号。
16. 根据权利要求15所述的半导体IC，其中所述第一逻辑门包括NAND门，所述NAND门用于对所述第一中间输出逻辑信号和所述第二输入逻辑信号响应，从而提供所述第一反馈信号。
17. 根据权利要求13所述的半导体IC，其中所述第二CMOS反相器还包括：
第二PMOS晶体管，其漏极耦合至所述第一PMOS晶体管的源极，所述高电平电压被提供至所述第二PMOS晶体管的源极，所述第二PMOS晶体管的栅极对所述第二反馈信号响应。
18. 根据权利要求17所述的半导体IC，还包括第二逻辑门，所述第二逻辑门用于对所述第二中间输出逻辑信号和源自所述输入逻辑信号的第三输入逻辑信号响应，从而提供所述第二反馈信号。
19. 根据权利要求18所述的半导体IC，其中所述第二逻辑门包括NOR门，所述NOR门用于对所述第二中间输出逻辑信号和所述第三输入逻辑信号响应，从而提供所述第二反馈信号。
20. 一种运行在“高”和“低”电平的电源电压的半导体集成电路(IC)，所述半导体IC包括通过中间节点耦合的多个CMOS反相器的链，所述链包括第一和第二CMOS反相器，所述半导体IC对输入逻辑信号响应，并且提供输出逻辑信号，第一和第二CMOS反相器各包括：
串联耦合的第一PMOS晶体管和第一NMOS晶体管；
第二NMOS晶体管，其漏极耦合至所述第一NMOS晶体管的源极；和
第二PMOS晶体管，其漏极耦合至所述第一PMOS晶体管的源极，
所述第二NMOS晶体管的漏极耦合至所述第一NMOS晶体管的源极，所述第二PMOS晶体管的漏极耦合至所述第一PMOS晶体管的源极，所述低电平电压被提供给所述第二NMOS晶体管的源极，所述高电平电压被提供给所述第二PMOS晶体管的源极，
相应于所述输入逻辑信号的第一中间输入逻辑信号被提供给所述第一CMOS反相器中串联耦合的第一PMOS和NMOS晶体管的栅极，其耦合的节点提供第一中间输出逻辑信号，所述第一中间输出逻辑信号为所述第一中间输入逻辑信号的互补形式，源自所述第一中间输出逻辑信号的第一和第二反馈信号被提供至所述第一CMOS反相器以控制其中的运行，
所述第一中间输出逻辑信号作为第二中间输入逻辑信号被提供给第二CMOS反相器中串联耦合的第一PMOS和NMOS晶体管的栅极，其耦合的节点提供第二中间输出逻辑信号，该第二中间输出逻辑信号为所述第一中间输出逻辑信号的互补形式，源自第二中间输出逻辑信号的第三和第四反馈信号被提供至所述第二CMOS反相器以控制其中的运行。
21. 一种半导体集成电路，包括：
第一电路，具有至少一个输入节点和一个输出节点；
第二电路，具有至少一个输入节点，第一和第二电路在第一和第二电源之间串联耦合；
控制电路，具有耦合至第二电路输入节点的输出，所述控制电路仅对所述第一电路输出节点响应，选择性地禁止第二电路。
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