CN110401438A - 具有晶体管有条件本体偏置的电平移位电路 - Google Patents
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Abstract
一种电平移位电路，所述电平移位电路接收第一输入信号和所述第一输入信号的互补作为输入，并且生成电平移位的第一输出信号和所述第一输出信号的互补作为输出。电平移位电路包括支持本体偏置的多个晶体管。根据第一输入信号和第一输出信号的逻辑组合来生成施加至那些晶体管中的某些晶体管的一组本体偏置信号。根据第一输入信号的互补和第一输出信号的互补的逻辑组合来生成施加至那些晶体管中的某些另外的晶体管的另一组本体偏置信号。施加至电平移位电路的晶体管的有条件本体偏置使该电路在非常低的电源电压电平下可操作以用于电平移位。
Description
技术领域
本发明涉及一种电平移位电路。
背景技术
图1A示出了常规电平移位器电路10的电路图。电路10包括第一输入晶体管12和第二输入晶体管14。晶体管12和14是n沟道MOSFET器件。第一输入晶体管12的栅极被配置为接收输入信号IN，并且第二输入晶体管14的栅极被配置为接收互补的输入信号INN。互补输入信号IN和INN参考具有正电压Vdd和接地电压Gnd的第一电源域。在该配置中，互补输入信号IN和INN可以是数字逻辑信号，该数字逻辑信号具有处于正电压Vdd的逻辑“1”电压和处于接地电压Gnd的逻辑“0”电压。可以由CMOS反相器电路18根据输入信号IN生成互补的输入信号INN，在Vdd和Gnd电压的供电节点处对该CMOS反相器电路18进行供电。输入晶体管12的本体端子被配置为接收输入信号IN，并且输入晶体管14的本体端子被配置为接收互补的输入信号INN。
由具有正电压Vdde和接地电压Gnde的第二电源域对电平移位器电路10进行供电。晶体管12和14的源极端子连接至处于接地电压Gnde的电源节点。第一输入晶体管12的漏极端子连接至互补的输出节点OUTN，并且第二输入晶体管14的漏极端子连接至输出节点OUT。
电平移位器电路10还包括通过输出节点OUT和OUTN耦合至第一输入晶体管12和第二输入晶体管14的一对交叉耦合负载晶体管。更具体地，第一负载晶体管22具有连接至互补的输出节点OUTN(和晶体管12的漏极)的漏极端子，并且第二负载晶体管24具有连接至输出节点OUT(和晶体管14的漏极)的漏极端子。晶体管22和24的源极端子连接至处于正电压Vdde的电源节点。负载晶体管22的栅极在输出节点OUT处连接至负载晶体管24的漏极，并且负载晶体管24的栅极在输出节点OUTN处连接至负载晶体管22的漏极。
电平移位器电路10操作以对来自第一电源域的互补输入信号IN和INN进行电压移位，以在第二电源域中的输出节点OUT和OUTN处生成互补输出信号。然而，本领域的技术人员要认识到，电平移位器电路10在非常低的电源电压电平下不起作用。在第一电源域的电压非常低时(例如低于Vdd＝0.45 V)，电路无法从低压电平移位至高压电平。
因此，在本领域中需要一种电平移位电路，该电平移位电路当电压在电源域(其中，相对较低电平的电源域使用低电压正电源电压)之间移位信号时提供功能。
图1B示出了电平移位器50的电路图。参见，例如Lutkemeier等人“A Subthresholdto Above-Threshold Level Shifter Comprising a Wilson Current Mirror”，IEEETrans.on Circuits and Systems-II：Express Briefs，第57卷，第9期，2010年，图3(通过引用的方式并入)。电路50包括第一输入晶体管52和第二输入晶体管54。晶体管52和54是n沟道MOSFET器件。第一输入晶体管52的栅极被配置为接收输入信号IN，并且第二输入晶体管54的栅极被配置为接收互补的输入信号INN。互补输入信号IN和INN参考具有正电压Vdd和接地电压Gnd的第一电源域。在该配置中，互补输入信号IN和INN可以是数字逻辑信号，该数字逻辑信号具有处于正电压Vdd的逻辑“1”电压和处于接地电压Gnd的逻辑“0”电压。可以由CMOS反相器电路58根据输入信号IN生成互补的输入信号INN，在Vdd和Gnd电压的供电节点处对该CMOS反相器电路58进行供电。
由具有正电压Vdde和接地电压Gnde的第二电源域对电平移位器电路50进行供电。晶体管52和54的源极端子连接至处于接地电压Gnde的电源节点。第一输入晶体管52的漏极端子连接至节点66，并且第二输入晶体管54的漏极端子连接至形成输出节点OUT的节点68。
虽然图1A的电平移位器将锁存电路用作输入晶体管的负载，而与此相对，图1B的电平移位器50将Wilson电流镜70用作负载。电流镜70包括二极管连接的p沟道MOSFET器件72，该p沟道MOSFET器件72具有连接至p沟道MOSFET器件74的栅极端子的栅极端子。晶体管72和74的源极端子连接至正电压Vdde。晶体管72的漏极端子通过p沟道MOSFET器件76的源极-漏极路径耦合至节点66。晶体管74的漏极端子耦合至节点68。Wilson电流镜70在过载区域中操作以确保如果晶体管52或者晶体管54关断，则没有电流流过该晶体管。
当电压在电源域(其中，相对较低电平的电源域使用低电压正电源电压)之间移位信号时，该电路50的功能类似地受到损害。
发明内容
在实施例中，一种电路，该电路包括：电平移位电路，被配置为接收参考第一电源域的第一输入信号并且输出参考第二电源域的第一输出信号，其中电平移位电路包括第一输入晶体管，该第一输入晶体管具有接收第一输入信号的栅极端子并且具有被配置为接收第一偏置信号的本体端子；以及偏置发生器，具有被配置为接收第一输入信号的第一输入端和被配置为接收第一输出信号的第二输入端，所述偏置发生器被配置为响应于第一输入信号和第一输出信号的逻辑组合而生成第一偏置信号。
在实施例中，一种电路，该电路包括：电平移位电路，被配置为接收参考第一电源域的第一输入信号和该第一输入信号的互补并且输出参考第二电源域的第一输出信号和该第一输出信号的互补，其中电平移位电路包括第一输入晶体管，该第一输入晶体管具有接收第一输入信号的互补的栅极端子并且具有被配置为接收第一偏置信号的本体端子；以及偏置发生器，具有被配置为接收第一输入信号的互补的第一输入端和被配置为接收第一输出信号的互补的第二输入端，所述偏置发生器被配置为响应于第一输入信号的互补和第一输出信号的互补的逻辑组合而生成第一偏置信号。
在实施例中，一种电路，该电路包括：电平移位电路，被配置为接收参考第一电源域的第一输入信号和该第一输入信号的互补并且输出参考第二电源域的第一输出信号和该第一输出信号的互补，其中电平移位电路包括：第一输入晶体管，具有接收第一输入信号的栅极端子并且具有被配置为接收第一偏置信号的本体端子；以及第二输入晶体管，具有接收第一输入信号的互补的栅极端子并且具有被配置为接收第二偏置信号的本体端子；以及偏置发生器，被配置为响应于第一输入信号和第一输出信号的逻辑组合而生成第一偏置信号并且响应于第一输入信号的互补和第一输出信号的互补的逻辑组合而生成第二偏置信号。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式对附图进行参考，在附图中：
图1A至图1B示出了现有技术的电平移位器电路的电路图；
图2是电平移位器电路的电路图；
图3是用于为图2的电平移位器电路内的晶体管生成本体偏置电压的偏置电压发生器电路的电路图；以及
图4A至图4C是示出了图2的电平移位器电路和图3的偏置电压发生器电路的操作的时序图。
具体实施方式
现在参照图2，图2示出了电平移位器电路100的电路图，该电平移位器电路100包括晶体管，该晶体管具有通过由偏置电压发生器电路102所生成的偏置电压进行有条件地偏置的本体端子。电路100包括第一输入晶体管112和第二输入晶体管114。晶体管112和晶体管114是n沟道MOSFET器件。第一输入晶体管112的栅极被配置为接收输入信号IN，并且第二输入晶体管114的栅极被配置为接收互补的输入信号INN。互补输入信号IN和INN参考具有正电压Vdd和接地电压Gnd的第一电源域。在该配置中，互补输入信号IN和INN可以是数字逻辑信号，该数字逻辑信号具有处于正电压Vdd的逻辑“1”电压和处于接地电压Gnd的逻辑“0”电压。可以由CMOS反相器电路117根据输入信号IN生成互补的输入信号INN，在Vdd和Gnd电压的电源节点处对该CMOS反相器电路117进行供电。
输入晶体管112的本体端子被配置为接收偏置电压Bias1，并且输入晶体管114的本体端子被配置为接收偏置电压Bias3。晶体管112和114的源极端子连接至处于接地电压Gnd的电源节点。第一输入晶体管112的漏极端子连接至节点116，并且第二输入晶体管114的漏极端子连接至节点118。
CMOS反相器电路117包括p沟道MOSFET器件，该p沟道MOSFET器件具有连接至正电压Vdd的电源节点的源极端子、连接以接收输入信号IN的栅极端子、以及漏极端子。CMOS反相器电路117还包括n沟道MOSFET器件，该n沟道MOSFET器件具有连接至接地电压Gnd的电源节点的源极端子、连接以接收输入信号IN的栅极端子、以及在产生互补的输入信号INN的CMOS反相器电路117的输出端处连接至p沟道MOSFET器件的漏极端子的漏极端子。
电平移位器电路100包括与第一输入晶体管112串联耦合的共源共栅晶体管120。晶体管120是n沟道MOSFET器件。晶体管120的源极端子在节点116处连接至晶体管112的漏极端子。晶体管120的漏极端子连接至节点124。晶体管120的本体端子被配置为接收偏置电压Bias1。晶体管120的栅极端子连接至节点126。
节点118和节点124连接至电流镜电路130，该电流镜电路具有由晶体管132形成的第一支路和由晶体管134形成的第二支路。晶体管132和晶体管134是p沟道MOSFET器件。晶体管132的漏极端子连接至节点124并且连接至晶体管132和晶体管134的栅极端子。晶体管134的漏极端子连接至节点118。晶体管132和晶体管134的源极端子在具有正电压Vdde和接地电压Gnde的第二电源域的正电压Vdde处连接至电源节点。晶体管132的本体端子连接以接收接地电压Gnde。晶体管134的本体端子被配置为接收偏置电压Bias1B。
电平移位器电路100还包括晶体管140。晶体管140是p沟道MOSFET器件。晶体管140的漏极端子连接至节点124，并且晶体管140的源极端子连接至正电压Vdde的电源节点。晶体管140的栅极端子连接至节点118。晶体管140的本体端子被配置为接收偏置电压Bias3B。
CMOS反相器电路150具有连接至节点118的输入端。CMOS反相器电路150包括p沟道MOSFET器件152，该p沟道MOSFET器件152具有连接至正电压Vdde的电源节点的源极端子、连接至节点118的栅极端子、以及漏极端子。CMOS反相器电路150还包括n沟道MOSFET器件154，该n沟道MOSFET器件154具有连接至接地电压Gnde的电源节点的源极端子、连接至节点118的栅极端子、以及在产生输出信号OUT的CMOS反相器电路150的输出端处连接至p沟道MOSFET器件152的漏极端子的漏极端子。晶体管152的本体端子被配置为接收偏置电压Bias3B。晶体管154的本体端子被配置为接收偏置电压Bias1。
CMOS反相器电路160具有连接至CMOS反相器电路150的输出端的输入端。CMOS反相器电路160包括p沟道MOSFET器件162，该p沟道MOSFET器件162具有连接至正电压Vdde的电源节点的源极端子、连接至CMOS反相器电路150的输出端的栅极端子、以及漏极端子。CMOS反相器电路160还包括n沟道MOSFET器件164，该n沟道MOSFET器件164具有连接至接地电压Gnde的电源节点的源极端子、连接至CMOS反相器电路150的输出端的栅极端子、以及在CMOS反相器电路160的输出端处连接至p沟道MOSFET器件162的漏极端子的漏极端子。CMOS反相器电路160的输出端形成电平移位器电路100的、生成互补的输出信号OUTN的输出端。晶体管162和晶体管164的本体端子连接至接地电压Gnde的电源节点。
电平移位器电路100还包括晶体管170。晶体管170是p沟道MOSFET器件。晶体管170的漏极端子连接至节点118，并且晶体管170的源极端子连接至正电压Vdde的电源节点。晶体管170的栅极端子连接至CMOS反相器电路150的输出端。晶体管170的本体端子被配置为接收偏置电压Bias1B。
偏置电压发生器电路102接收IN和INN信号以及OUT和OUTN信号，并且响应于IN、INN、OUT和OUT信号中的改变而生成偏置电压Bias1、Bias1B、Bias3和Bias3B。因此，偏置电压Bias1、Bias1B、Bias3和Bias3B的电压电平以IN、INN、OUT和OUTN信号的状态为条件。更具体地，偏置电压Bias1和Bias1B以IN和OUT信号的状态为条件，而偏置电压Bias3和Bias3B以INN和OUTN信号的状态为条件。偏置电压Bias1和Bias1B的信号是互补的。同样，偏置电压Bias3和Bias3B的信号是互补的。
现在参照图3，图3示出了偏置电压发生器电路102的电路图。偏置电压发生器电路102可以被配置为逻辑电路，该逻辑电路包括第一逻辑电路系统104和第二逻辑电路系统106，第一逻辑电路系统104用于逻辑组合IN和OUT信号以生成偏置电压Bias1和偏置电压Bias1B的信号，第二逻辑电路系统106用于逻辑组合INN和OUTN信号以生成偏置电压Bias3和偏置电压Bias3B的信号。
第一逻辑电路系统104包括与CMOS逻辑反相器门104b串联耦合的两输入CMOS逻辑与非门104a，两输入CMOS逻辑与非门104a接收IN和OUT信号并且生成偏置电压Bias1B的信号，CMOS逻辑反相器门104b接收偏置电压Bias1B的信号并且生成偏置电压Bias1的信号。因此，生成偏置电压Bias1B作为IN和OUT信号的逻辑与非组合，并且生成偏置电压Bias1作为IN和OUT信号的逻辑与组合。
第二逻辑电路系统106包括与CMOS逻辑反相器门106b串联耦合的两输入CMOS逻辑与非门106a，两输入CMOS逻辑与非门106a接收INN和OUTN信号并且生成偏置电压Bias3B的信号，CMOS逻辑反相器门106b接收偏置电压Bias3B的信号并且生成偏置电压Bias3的信号。因此，生成偏置电压Bias3B的信号作为INN和OUTN信号的逻辑与非组合，并且生成偏置电压Bias3的信号作为INN和OUTN信号的逻辑与组合。
通过参照图4A至图4C和以下讨论可以获得对图2的电平移位器电路和图3的偏置电压发生器电路的操作的更好理解：
假设输入信号IN处于接地电压Gnd(逻辑“0”)，并且输出信号OUT处于电源电压Vdde(逻辑“1”)。在这种状态下(参考200)，偏置电压发生器电路102的第一逻辑电路系统104将(从IN和OUT信号的逻辑与非组合)在电源电压Vdde处生成(参考202)偏置电压Bias1B的信号，并且(从IN和OUT信号的逻辑与组合)在接地电压Gnde处生成偏置电压Bias1的信号。响应于IN信号从逻辑“0”至逻辑“1”的逻辑状态转换(参考204)，此时输出信号OUT仍将处于电源电压Vdde(逻辑“1”)。因此，偏置电压发生器电路102的第一逻辑电路系统104现在将(从IN和OUT信号的逻辑与非组合)在接地电压Gnde处生成(参考206)偏置电压Bias1B的信号，并且(从IN和OUT信号的逻辑与组合)在电源电压Vdde处生成偏置电压Bias1的信号。响应于输入信号IN的改变的、在接收偏置电压Bias1和偏置电压Bias1B的信号的晶体管的本体偏置中的这种动态改变协助电平移位器电路100的操作以对IN信号的逻辑状态转换做出响应并且在参考208处将输出信号OUT驱动至接地电压Gnde(逻辑“0”)。更具体地，已经有条件地生成的偏置电压Bias1和偏置电压Bias1B的信号的电压电平改进了与驱动输出信号OUT中的改变有关的晶体管112、120、134、154和170的操作。在输出信号OUT现在处于接地电压Gnde(逻辑“0”)以及输入信号IN处于电源电压Vdd(逻辑“1”)的情况下，偏置电压发生器电路102的第一逻辑电路系统104现在将(从IN和OUT信号的逻辑与非组合)在电源电压Vdde处生成(参考210)偏置电压Bias1B的信号，并且(从IN和OUT信号的逻辑与组合)在接地电压Gnde处生成偏置电压Bias1的信号。
现在假设输入信号IN处于电源电压Vdd(逻辑“1”)，并且输出信号OUT处于接地电压Gnde(逻辑“0”)。因此，输入信号INN将处于接地电压Gnd(逻辑“0”)，并且输出信号OUTN将处于电源电压Vdde(逻辑“1”)。在这种状态下(参考300)，偏置电压发生器电路102的第二逻辑电路系统106将(从INN和OUTN信号的逻辑与非组合)在电源电压Vdde处生成(参考302)偏置电压Bias3B的信号，并且(从IN和OUT信号的逻辑与组合)在接地电压Gnde处生成偏置电压Bias3的信号。响应于IN信号从逻辑“1”至逻辑“0”的逻辑状态转换(参考304)，此时输出信号OUT仍将处于接地电压Gnde(逻辑“0”)；因此，INN＝1和OUTN＝1。偏置电压发生器电路102的第二逻辑电路系统106现在(从INN和OUTN信号的逻辑与非组合)将偏置电压Bias3B的信号朝向接地电压Gnde驱动(参考306)，并且(从INN和OUTN信号的逻辑与组合)在电源电压Vdde处生成偏置电压Bias3的信号。接收偏置电压Bias3和Bias3B的信号的晶体管的本体偏置中的这种动态改变协助电平移位器电路100的操作以对IN信号的逻辑状态转换做出响应并且在参考308处将输出信号OUT驱动至电源电压Vdde(逻辑“1”)。更具体地，已经有条件地生成的偏置电压Bias3和Bias3B的信号的电压电平改进了与驱动输出信号OUT中的改变有关的晶体管114、140和152的操作。在输出信号OUT现在处于电源电压Vdde(逻辑“1”)OUTN＝0以及输入信号IN处于接地电压Gnd(逻辑“0”)INN＝1的情况下，偏置电压发生器电路102的第二逻辑电路系统106现在将(从INN和OUTN信号的逻辑与非组合)在电源电压Vdde处生成(参考310)偏置电压Bias3B的信号，并且(从INN和OUTN信号的逻辑与组合)在接地电压Gnde处生成偏置电压Bias3的信号。
图2中示出的电平移位器电路100(该电路包括晶体管，该晶体管具有本体端子，该本体端子通过响应于IN、INN、OUT和OUTN信号的状态和逻辑转换而生成的信号所提供的偏置电压进行有条件地偏置)的优点包括：a)在非常低的电源电压电平(Vdd＝0.45V)下实现电平移位操作的功能；b)关于具有相对较低的电源电压(例如在0.45V到0.6V的范围内)的第一电源域而增加操作频率；以及c)关于具有相对较低的电源电压(例如在0.45V到0.6V的范围内)的第一电源域而减小泄漏电流。
在优选实施方式中，在支持本体偏置的全耗尽绝缘体上半导体(SOI)衬底上制造在电平移位器中使用的p沟道和n沟道晶体管。然而，应当理解，也可能使用可以支持本体偏置的其它类型的衬底。
虽然已经在附图和前述说明中详细图示并且描述了本发明，但是这种图示和说明被认为是说明性的或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容、和所附权利要求书，本领域的技术人员在实践要求保护的本发明时可以理解和实现所公开的实施例的其它变型。
Claims (29)
1.一种电路，包括：
电平移位电路，被配置为接收参考第一电源域的第一输入信号，并且输出参考第二电源域的第一输出信号，其中所述电平移位电路包括第一输入晶体管，所述第一输入晶体管具有接收所述第一输入信号的栅极端子，并且具有被配置为接收第一偏置信号的本体端子；以及
偏置发生器，具有被配置为接收所述第一输入信号的第一输入端、和被配置为接收所述第一输出信号的第二输入端，所述偏置发生器被配置为响应于所述第一输入信号和所述第一输出信号的逻辑组合而生成所述第一偏置信号。
2.根据权利要求1所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
3.根据权利要求1所述的电路，其中所述电平移位电路还包括被配置为生成所述第一输出信号的CMOS反相器电路，所述CMOS反相器电路具有n沟道晶体管，所述n沟道晶体管具有被配置为接收所述第一偏置信号的本体端子。
4.根据权利要求3所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
5.根据权利要求3所述的电路，其中所述电平移位电路还包括p沟道晶体管，所述p沟道晶体管具有被耦合为接收所述第一输出信号的栅极端子、以及被耦合至所述CMOS反相器电路的输入端的漏极端子，所述p沟道晶体管还具有被配置为接收所述第一偏置信号的互补的本体端子。
6.根据权利要求5所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
7.根据权利要求5所述的电路，其中所述第一偏置信号由接收所述第一输入信号和所述第一输出信号作为输入的逻辑与非门来生成，并且所述第一偏置信号的所述互补由逻辑反相器门来生成，所述逻辑反相器门具有被耦合至所述逻辑与非门的输出端的输入端。
8.根据权利要求3所述的电路，其中所述电平移位电路还包括被耦合至所述第一输入晶体管的电流镜电路，所述电流镜电路包括具有被配置为接收所述第一偏置信号的互补的本体端子的晶体管。
9.根据权利要求8所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
10.根据权利要求8所述的电路，其中所述第一偏置信号由接收所述第一输入信号和所述第一输出信号作为输入的逻辑与非门来生成，并且所述第一偏置信号的所述互补由逻辑反相器门来生成，所述逻辑反相器门具有被耦合至所述逻辑与非门的输出端的输入端。
11.根据权利要求3所述的电路，其中所述电平移位电路还包括与所述第一输入晶体管串联耦合的共源共栅晶体管，所述共源共栅晶体管具有被耦合为接收所述第一输出信号的栅极端子，并且具有被配置为接收所述第一偏置信号的本体端子。
12.根据权利要求11所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
13.根据权利要求1所述的电路，其中所述第一偏置信号由接收所述第一输入信号和所述第一输出信号作为输入的逻辑与非门来生成。
14.一种电路，包括：
电平移位电路，被配置为接收参考第一电源域的第一输入信号和所述第一输入信号的互补，并且输出参考第二电源域的第一输出信号和所述第一输出信号的互补，其中所述电平移位电路包括第一输入晶体管，所述第一输入晶体管具有接收所述第一输入信号的所述互补的栅极端子，并且具有被配置为接收第一偏置信号的本体端子；以及
偏置发生器，具有被配置为接收所述第一输入信号的所述互补的第一输入端、和被配置为接收所述第一输出信号的所述互补的第二输入端，所述偏置发生器被配置为响应于所述第一输入信号的所述互补和所述第一输出信号的所述互补的逻辑组合而生成所述第一偏置信号。
15.根据权利要求14所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的所述互补的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
16.根据权利要求14所述的电路，其中所述电平移位电路还包括被配置为生成所述第一输出信号的CMOS反相器电路，所述CMOS反相器电路具有p沟道晶体管，所述p沟道晶体管具有被配置为接收所述第一偏置信号的互补的本体端子。
17.根据权利要求16所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的所述互补的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
18.根据权利要求16所述的电路，其中所述电平移位电路还包括：
电流镜电路，具有被耦合至所述第一输入晶体管的第一支路，并且具有第二支路；以及
p沟道晶体管，具有被耦合至所述第一支路的栅极端子、和被耦合至所述第二支路的漏极端子，所述p沟道晶体管还具有被配置为接收所述第一偏置信号的所述互补的本体端子。
19.根据权利要求18所述的电路，其中所述偏置发生器操作为通过在由所述第一输出信号的所述互补的逻辑状态的改变所终止的持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的改变做出响应，在所述持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平。
20.根据权利要求16所述的电路，其中所述第一偏置信号由接收所述第一输入信号和所述第一输出信号作为输入的逻辑与非门来生成，并且所述第一偏置信号的所述互补由逻辑反相器门来生成，所述逻辑反相器门具有被耦合至所述逻辑与非门的输出端的输入端。
21.根据权利要求14所述的电路，其中所述第一偏置信号由接收所述第一输入信号的所述互补和所述第一输出信号的互补作为输入的逻辑与非门来生成。
22.一种电路，包括：
电平移位电路，被配置为接收参考第一电源域的第一输入信号和所述第一输入信号的互补，并且输出参考第二电源域的第一输出信号和所述第一输出信号的互补，其中所述电平移位电路包括：
第一输入晶体管，具有接收所述第一输入信号的栅极端子、并且具有被配置为接收第一偏置信号的本体端子；以及
第二输入晶体管，具有接收所述第一输入信号的所述互补的栅极端子、并且具有被配置为接收第二偏置信号的本体端子；以及
偏置发生器，被配置为响应于所述第一输入信号和所述第一输出信号的逻辑组合而生成所述第一偏置信号，并且响应于所述第一输入信号的所述互补和所述第一输出信号的所述互补的逻辑组合而生成所述第二偏置信号。
23.根据权利要求22所述的电路，其中所述偏置发生器操作为：
通过在由所述第一输出信号的逻辑状态的改变所终止的第一持续时间内将所述第一偏置信号从较低电压电平朝向较高电压电平驱动，来对所述第一输入信号的逻辑状态的第一改变做出响应，在所述第一持续时间的终止之后，所述偏置发生器操作为将所述第一偏置信号驱动回所述较低电压电平；以及
通过在由所述第一输出信号的所述互补的逻辑状态的改变所终止的第二持续时间内将所述第二偏置信号从所述较低电压电平朝向所述较高电压电平驱动，来对所述第一输入信号的逻辑状态的第二改变做出响应，在所述第二持续时间的终止之后，所述偏置发生器操作为将所述第二偏置信号驱动回所述较低电压电平。
24.根据权利要求22所述的电路，其中所述电平移位电路还包括与所述第一输入晶体管串联耦合的共源共栅晶体管，所述共源共栅晶体管具有被耦合为接收所述第一输出信号的栅极端子，并且具有被配置为接收所述第一偏置信号的本体端子。
25.根据权利要求22所述的电路，其中所述电平移位电路还包括被配置为生成所述第一输出信号的CMOS反相器电路，所述CMOS反相器电路具有n沟道晶体管，所述n沟道晶体管具有被配置为接收所述第一偏置信号的本体端子。
26.根据权利要求25所述的电路，其中所述CMOS反相器电路还具有p沟道晶体管，所述p沟道晶体管具有被配置为接收所述第二偏置信号的互补的本体端子。
27.根据权利要求22所述的电路，其中所述电平移位电路还包括电流镜电路，所述电流镜电路具有分别被耦合至所述第一输入晶体管和所述第二输入晶体管的第一支路和第二支路。
28.根据权利要求27所述的电路，其中所述电流镜电路还具有p沟道晶体管，所述p沟道晶体管具有被配置为接收所述第一偏置信号的互补的本体端子。
29.根据权利要求27所述的电路，还包括p沟道晶体管，所述p沟道晶体管具有被耦合至所述第一支路的栅极端子、以及被耦合至所述第二支路的漏极端子，所述p沟道晶体管还具有被配置为接收所述第二偏置信号的互补的本体端子。
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