CN113098467A - 一种降低泄漏功率的多阈值cmos电路 - Google Patents

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Abstract

本发明公开了一种降低泄漏功率的多阈值CMOS电路，包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口，其不需要任何复杂的控制电路，设计和实现简单，使漏电功率和与数字功率门控电路相关的噪声最小化。

Description

一种降低泄漏功率的多阈值CMOS电路
技术领域
本发明涉及集成电路技术领域，具体地说，是一种降低泄漏功率的多阈值CMOS电路。
背景技术
随着现代设备特征尺寸的减小和压缩技术的发展，功耗会受到限制，由于电源电压显著降低，CMOS器件的动态功率也随着器件尺寸的减小而减小。然而，在亚微米的情况下，CMOS器件的漏功率损耗成为一个非常值得关注的问题。由于器件的阈值电压随着电压的供应而减小，亚微米器件的亚阈值泄漏电流显著增加。低阈值器件往往有较小的延迟，但有较高的亚阈值漏电流。目前，功率门控是减少漏功率的首选技术。该技术在逻辑块中使用低阈值晶体管，以便在设备操作时能够将相关的延迟减小。高阈值晶体管通常用作功率门控开关，高阈值(HVT)器件被用作header/footer，当器件处于待机或休眠模式时切断泄漏路径。在正常模式下，header/footer是打开的，电路功能正常。多阈值CMOS是一种首选的功率门控技术，其中HVT器件被用作切断泄漏路径的header/footer。虽然多阈值CMOS技术被证明是一种有效的减少泄漏的技术，但该技术的主要问题是地网从待机或休眠模式过渡到工作模式时产生的噪声。当内部节点以及虚拟接地节点通过电路中产生的泄漏电流充电至电源电压时，就会产生噪声。当电路返回工作模式时，由于虚拟接地和内部节点的放电，大电流流过休眠晶体管。这些电流导致电压在接地网上下降，从而在电路中产生干扰。地面网络上产生的噪声可能会导致噪声容限降低以及内部节点的逻辑性能下降。因此，使门控电路中的重新激活噪声最小化是一个主要问题。
另一种用于功率门控的技术是超截止CMOS。超截止CMOS技术可以很好地应用于高阈值器件难以使用的亚纳米领域。它用一个低阈值(LVT)装置来进行功率门控，从而提高电路的速度。为了抑制休眠模式下的漏电流，它分别使用过驱/欠驱电压切断PMOS和NMOS器件。虽然功率门控器件在很大程度上减少了泄漏，但这种技术的主要问题是在模式转换过程中存在大量的能量耗散。在功率门控电路中，模式转换过程中的能量耗散和噪声是需要最小化的问题。到目前为止，逐步启动，缓慢线性上升，回转率调制，电序列控制是一些有助于最小化过渡能量和噪声的技术。然而，大多数技术也增加了过渡延迟，从而降低了电路的速度和性能。大多数技术显著地降低了泄漏功率，但往往增加了噪声、延迟或制造芯片所需的面积。
发明内容
本发明的目的在于设计一种降低泄漏功率的多阈值CMOS电路，其不需要任何复杂的控制电路，设计和实现简单，使漏电功率和与数字功率门控电路相关的噪声最小化。
本发明通过下述技术方案实现：一种降低泄漏功率的多阈值CMOS电路，包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS/PMOS管并联电路采用具有固定栅极偏置的PMOS管并联NMOS管链路结构或采用具有固定栅极偏置的NMOS管并联PMOS管链路结构。
利用可变宽度并且阈值电压(Vth)不同的NMOS管链路和PMOS管并联或PMOS管链路和NMOS管并联的功率门控技术降低泄漏功率。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS管链路包括多个相互并联的NMOS管，且每个NMOS管的W/L及Vth不同，多个NMOS管的宽度按升序排列。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS管链路中每个NMOS管的衬底和漏极共接，且所有NMOS管的漏极与PMOS管的漏极共接并接地，所有NMOS管的源极与PMOS管的源极共接且连接逻辑电路并形成虚拟地节点，所有NMOS管的栅极共接且形成Sleep端口，PMOS管的栅极形成Bias端口。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS管链路包括至少两个NMOS管。
进一步的为更好地实现本发明，特别采用下述设置方式：所述PMOS管链路包括多个相互并联的PMOS管，且每个PMOS管的W/L及Vth不同，多个PMOS管的宽度按升序排列。
进一步的为更好地实现本发明，特别采用下述设置方式：所述PMOS管链路中每个PMOS管的衬底和漏极共接，且所有PMOS管的漏极与NMOS管的漏极共接形成虚拟电源节点，所有PMOS管的源极与NMOS管的源极共接且连接VDD，所有PMOS管的栅极共接且形成Sleep端口，NMOS管的栅极形成Bias端口，逻辑电路连接在虚拟电源节点上。
进一步的为更好地实现本发明，特别采用下述设置方式：所述PMOS管链路包括至少两个PMOS管。
进一步的为更好地实现本发明，特别采用下述设置方式：所述固定栅极偏置的PMOS管在工作模式下保持截止状态，所述NMOS管链路在有源模式下起作用，以减少通过延迟；所述固定栅极偏置的NMOS管在工作模式下保持截止状态，所述PMOS管链路在有源模式下起作用，以减少通过延迟。
进一步的为更好地实现本发明，特别采用下述设置方式：采用NMOS管链路时，在所述逻辑电路上连接VDD；采用PMOS管链路时，在所述逻辑电路上连接电源地。
所述NMOS管链路中的NMOS管或PMOS管链路中的PMOS管按顺序从最小到最大切换时，NMOS管或PMOS管的可变宽度有助于减小电路跃迁时的噪声。
进一步地，在休眠模式下，所有的NMOS管/PMOS管或所有的PMOS管/NMOS管都处于关闭状态，有助于最小化泄漏电流。
进一步地，当多阈值CMOS电路从休眠模式转换到工作模式时，NMOS管链路(睡眠晶体管链)或PMOS管链路(睡眠晶体管链)按导电性从弱到强的顺序启动，能最小化多阈值CMOS电路在过渡期间的再激活噪声。
进一步地，带有固定栅极偏置的PMOS管或带有固定栅极偏置的NMOS管在工作模式下保持截止状态。
进一步地，当电路从工作模式转换到休眠模式时，带有固定栅极偏置的PMOS管或带有固定栅极偏置的NMOS管被激活，随着虚拟接地节点(虚拟地节点)电压降低或虚拟电源节点电压升高，带有固定栅极偏置的PMOS管或带有固定栅极偏置的NMOS管进入截止状态。
进一步地，带有固定栅极偏置的PMOS管或带有固定栅极偏置的NMOS管的作用是将虚拟地节点上积累的电荷在休眠模式下放电/将虚拟电源节点在休眠模式下充电，在休眠模式到工作模式过渡时接地/电源反弹最小化。
进一步地，使NMOS管链路、PMOS管链路在工作模式下以更快的速度被激活，电路延迟时间最小化。
本发明与现有技术相比，具有以下优点及有益效果：
本发明利用高导通的睡眠晶体管(低Vth，大W/L)可最大程度地减少面积开销，并在电路处于工作状态时实现更快的响应；低导电性(较小的W/L和较高的Vth)的高电阻晶体管对于泄漏功率和噪声最小化是优选的这些特点，根据设计要求，通过改变W、L和阈值电压等参数来实现一个优化的休眠晶体管。
本发明能够在不显著增加延迟和面积的情况下，有效地减少泄漏功率和噪声。
本发明采用NMOS管链路和具有固定栅极偏置的PMOS管并联的电路结构或PMOS管链路和具有固定栅极偏置的NMOS管并联的电路结构，有助于最大程度地降低导通时间电阻和延迟。
附图说明
图1为本发明的电路结构示意图(采用NMOS管链路)。
图2为本发明的电路结构示意图(采用PMOS管链路)。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。
在本发明的描述中，需要理解的是，术语等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
值得注意的是：在本申请中，某些需要应用到本领域的公知技术或常规技术手段时，申请人可能存在没有在文中具体的阐述该公知技术或/和常规技术手段是一种什么样的技术手段，但不能以文中没有具体公布该技术手段，而认为本申请不符合专利法第二十六条第三款的情况。
实施例1：
一种降低泄漏功率的多阈值CMOS电路，包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口，逻辑电路上连接VDD；
其中，NMOS/PMOS管并联电路采用具有固定栅极偏置的PMOS管并联NMOS管链路结构；利用可变宽度并且阈值电压(Vth)不同的NMOS管链路和PMOS管并联的功率门控技术降低泄漏功率。
NMOS管链路包括至少两个NMOS管，每个NMOS管的衬底和漏极共接，且所有NMOS管的漏极与PMOS管的漏极共接并接地，所有NMOS管的源极与PMOS管的源极共接且连接逻辑电路并形成虚拟地节点，所有NMOS管的栅极共接且形成Sleep端口，PMOS管的栅极形成Bias端口。
固定栅极偏置的PMOS管在工作模式下保持截止状态，NMOS管链路在有源模式下起作用，以减少通过延迟，每个NMOS管的W/L及Vth不同，多个NMOS管的宽度按升序排列。
NMOS管链路中的所有NMOS管按顺序从最小到最大切换时，NMOS管的可变宽度有助于减小电路跃迁时的噪声。
在休眠模式下，所有的NMOS管、PMOS管都处于关闭状态，有助于最小化泄漏电流。
当多阈值CMOS电路从休眠模式转换到工作模式时，NMOS管链路(睡眠晶体管链)按导电性从弱到强的顺序启动，能最小化多阈值CMOS电路在过渡期间的再激活噪声。
带有固定栅极偏置的PMOS管在工作模式下保持截止状态。
当电路从工作模式转换到休眠模式时，带有固定栅极偏置的PMOS管被激活，随着虚拟接地节点(虚拟地节点)电压降低，带有固定栅极偏置的PMOS管进入截止状态。
带有固定栅极偏置的PMOS管的作用是将虚拟地节点上积累的电荷在休眠模式下放电，在休眠模式到工作模式过渡时接地反弹最小化。
NMOS管链路在工作模式下以更快的速度被激活，电路延迟时间最小化。
实施例2：
一种降低泄漏功率的多阈值CMOS电路，包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口，逻辑电路上连接电源地；
其中，NMOS/PMOS管并联电路采用具有固定栅极偏置的NMOS管并联PMOS管链路结构；利用可变宽度并且阈值电压(Vth)不同的PMOS管链路和NMOS管并联的功率门控技术降低泄漏功率。
PMOS管链路包括至少两个PMOS管，每个PMOS管的衬底和漏极共接，且所有PMOS管的漏极与NMOS管的漏极共接形成虚拟电源节点，所有PMOS管的源极与NMOS管的源极共接且连接VDD，所有PMOS管的栅极共接且形成Sleep端口，NMOS管的栅极形成Bias端口，逻辑电路连接在虚拟电源节点上。
固定栅极偏置的NMOS管在工作模式下保持截止状态，PMOS管链路在有源模式下起作用，以减少通过延迟，每个PMOS管的W/L及Vth不同，多个PMOS管的宽度按升序排列。
PMOS管链路中的所有PMOS管按顺序从最小到最大切换时，PMOS管的可变宽度有助于减小电路跃迁时的噪声。
在休眠模式下，所有的PMOS管、NMOS管都处于关闭状态，有助于最小化泄漏电流。
当多阈值CMOS电路从休眠模式转换到工作模式时，PMOS管链路(睡眠晶体管链)按导电性从弱到强的顺序启动，能最小化多阈值CMOS电路在过渡期间的再激活噪声。
带有固定栅极偏置的NMOS管在工作模式下保持截止状态。
当电路从工作模式转换到休眠模式时，带有固定栅极偏置的NMOS管被激活，随着虚拟电源节点电压升高，带有固定栅极偏置的NMOS管进入截止状态。
带有固定栅极偏置的NMOS管的作用是将虚拟电源节点在休眠模式下充电，在休眠模式到工作模式过渡时电源反弹最小化。
PMOS管链路在工作模式下以更快的速度被激活，电路延迟时间最小化。
实施例3：
一种降低泄漏功率的多阈值CMOS电路，如图1所示，在该实施例中，采用由四个NMOS管(N1、N2、N3和N4)组成的NMOS管链路并联一个作为footer的PMOS(P1)构成NMOS/PMOS管并联电路。NMOS管链路中所有NMOS管都是并联的，当电路处于工作模式时，它们最小化了电阻和启动延迟。在休眠模式下，所有的NMOS管都处于关闭状态，有助于最小化泄漏电流。当电路从休眠模式转换到工作模式时，NMOS睡眠晶体管链(NMOS管链路)按从弱到强的顺序启动。W/L比最小的MOS管首先被打开，W/L比最大的MOS管在最后被打开，这有助于最小化电路在过渡期间的再激活噪声。PMOS管也与NMOS管链路并联。这个PMOS管的栅极偏置电压为-0.2V。该电路的功能如下：
在工作模式下，休眠信号为高，所有的NMOS管都被打开。由于所有的MOS管都是并联的，因此它们提供了非常低的电阻，电路的功能具有较小的延迟。PMOS管的偏置电压固定在-0.2V。此时，PMOS管是关闭的，因为它的Vgs小于阈值电压Vth。该模式下虚拟地线(VGND)维持在0V。虚地(VGND)端和实地(GND1)端子间的电位为零。因此，PMOS管P1是关闭的，此时PMOS管的Vgs为：
Vgs＝Vg-Vs＝-0.2-0＝-0.2V
-0.2V小于纳米级PMOS管的阈值电压，因此PMOS管此时处于关闭状态。
在休眠模式下，休眠信号为低，NMOS管被切断。由于电路中的泄漏电流，虚拟地线现在开始充电。随着虚拟地线上的电压增加，此时PMOS管的Vgs变的更小，PMOS管被打开。虚拟地线上的电压通过PMOS管被放电，当虚拟地线电压变得小于0.1V时，PMOS管再次进入截止状态。因此，在休眠阶段，虚拟地线上的电压会降低。当电路从休眠模式过渡到工作模式时，虚拟地线上有一个较低的电压变化，这使电路启动时的接地反弹最小化。
当电路从休眠模式过渡到工作模式时，休眠晶体管(NMOS睡眠晶体管链(NMOS管链路))被一个接一个地打开，从最弱到最强，发出一个分步休眠信号。在重新激活阶段，地面反弹噪声被进一步最小化。由于虚地电压降低，PMOS在过渡阶段保持关闭状态。
实施例4：
一种降低泄漏功率的多阈值CMOS电路，如图2所示，采用由三个PMOS管(P1、P2、P3)组成的PMOS管链路并联一个作为header的NMOS管(N1)构成NMOS/PMOS管并联电路，PMOS管链路中所有的PMOS管都是并联的，最小化电阻和启动延迟时间。工作模式下，PMOS管被打开，休眠模式下，PMOS管关闭，NMOS管打开，虚拟电源线VVDD被拉高，当电路从休眠模式转换到工作模式时，PMOS管按从弱到强的顺序启动，该电路的功能如下：
在工作模式下，休眠信号为低，并联的PMOS管被打开，此时电阻和延迟都很小，NMOS管的偏置电压固定在5V，此时NMOS管是关闭的.
在休眠模式下，休眠信号为高，PMOS管被关闭，由于电路中的泄漏电流，虚拟电源线开始放电，随着虚拟电源线的电压逐渐降低，NMOS管被打开。虚拟电源线上的电压通过NMOS管被充电，当虚拟电源线上的电压被充到一定程度时，NMOS管关闭，这是为了使电路在从休眠模式过渡到工作模式时，使得电路的电位反弹最小化。
当电路从休眠模式过渡到工作模式时，休眠晶体管(PMOS管链路)从最弱到最强的顺序一个接一个地打开，在重新激活阶段，电源反弹噪声被进一步最小化。由于虚电源电压升高，NMOS管在过渡阶段保持关闭状态。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均在本发明的保护范围之内。

Claims (10)

1.一种降低泄漏功率的多阈值CMOS电路，其特征在于：包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口。
2.根据权利要求1所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述NMOS/PMOS管并联电路采用具有栅极偏置的PMOS管并联NMOS管链路结构或采用具有栅极偏置的NMOS管并联PMOS管链路结构。
3.根据权利要求2所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述NMOS管链路包括多个相互并联的NMOS管，且每个NMOS管的W/L及Vth不同。
4.根据权利要求3所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述NMOS管链路中每个NMOS管的衬底和漏极共接，且所有NMOS管的漏极与PMOS管的漏极共接并接地，所有NMOS管的源极与PMOS管的源极共接且连接逻辑电路并形成虚拟地节点，所有NMOS管的栅极共接且形成Sleep端口，PMOS管的栅极形成Bias端口。
5.根据权利要求3所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述NMOS管链路包括至少两个NMOS管。
6.根据权利要求2所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述PMOS管链路包括多个相互并联的PMOS管，且每个PMOS管的W/L及Vth不同。
7.根据权利要求6所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述PMOS管链路中每个PMOS管的衬底和漏极共接，且所有PMOS管的漏极与NMOS管的漏极共接形成虚拟电源节点，所有PMOS管的源极与NMOS管的源极共接且连接VDD，所有PMOS管的栅极共接且形成Sleep端口，NMOS管的栅极形成Bias端口，逻辑电路连接在虚拟电源节点上。
8.根据权利要求6所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述PMOS管链路包括至少两个PMOS管。
9.根据权利要求2所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：所述固定栅极偏置的PMOS管在工作模式下保持截止状态，所述NMOS管链路在有源模式下起作用；所述固定栅极偏置的NMOS管在工作模式下保持截止状态，所述PMOS管链路在有源模式下起作用。
10.根据权利要求2所述的一种降低泄漏功率的多阈值CMOS电路，其特征在于：采用NMOS管链路时，在所述逻辑电路上连接VDD；采用PMOS管链路时，在所述逻辑电路上连接电源地。
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