CN1047262C - 减少在备用状态的功率耗散的半导体器件 - Google Patents

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Abstract

一种减少在备用状态功率耗散的半导体器件，具有设置在半导体器件各内部电路中预定电压的电源线还具有设置在该内部电路中的地电压的地线其包括：设置在电源线和次级电路块之间至少一部分的第1MOS晶体管，电路块由内部电路中同一定时，处在备用状态和工作状态的多个电路构成，或者由地线和次级电路块构成，当次级电路块处在备用状态时，通过控制衬底电压，使第1MOS晶体管关断，增加其阈值电压，以便减少其亚阈值电流。

Description

减少在备用状态的功率耗散的半导体器件
本发明涉及减少在备用状态由于亚阈值电流引起的功率耗散的半导体器件，特别是涉及适用于千兆存储器或利用截止特性比长沟道晶体管的截止特性差的深亚微米MOS晶体管的逻辑器件的半导体器件，其能显著地减少备用电流，因此，减少了备用状态的功率耗散。
图1表示常规存储器或逻辑器件的原理电路图。如图1所示，把总电源线L100和总地线L0直接连到电路块B0构成常规电路。因此，在电路采用深亚微米MOS晶体管的情况，即使在截止状态也有许多亚阈值电流流过电路。这大大地增加了备用状态的功率耗散。当按比例缩小MOS晶体管时可减少阈值电压，结果，即使在晶体管的阈值区，即在｜VGS＜VT｜，也会增加亚阈值电流。这就产生了上述问题。因此，在由深亚微米MOS晶体管构成的千兆存储器件或逻辑器件中，备用状态的功率耗散变成严重的问题。为解决上述问题，提出了为实现减少在备用状态的功率耗散目的的几种技术。其一是由日本的日立公司(Hitachi)在“IEEE Journal of Solid State ci-rcuits Vol.28,11,NoVember 1993”发表的SWitched Sourceimpedance CMOS circuit technology。这种技术能显著地减少备用状态的亚阈值电流。但是，它增加了电路的延迟。并且使由备用态到工作状态的转变变慢，因而降低了整个电路性能。
本发明的目的是提供一种半导体器件，其中由备用状态到工作状态的转变是快的，并且减少备用状态的亚阈值电流，因此，可减少功率耗散。
为达到本发明的目的，提供了一种减少备用状态的功率消耗的半导体器件。具有向所述半导体器件的全部内电路提供预定电源电压的电源线；还具有向所述内部电路提供地电压的地线，该半导体器件包括：设置于所述电源线与次级电路块之间的至少一部分第1MOS晶体管，它由在同一定时处于备用状态和工作状态的多个电路构成，或者由所述地线和所述次级电路块构成，当所述次级电路块处于备用状态时，通过控制衬底电压使所述第1 MOS晶体管关断并增加它的阈值电压，以便减少它的阈值电流。
通过结合附图，对次级特别的实施例的详细叙述，将能更好地理解属于本发明特性的新颖特征，以及其它特征和优点。
图1表示常规半导体器件的原理结构图；
图2表示按照本发明实施例的半导体器件的原理结构图；
图3表示如图2所示的控制信号的定时图；
图4表示按照本发明其它实施例的半导体器件的原理结构图。
图5A和图5B表示用于实现本发明目的的半导体器件三阱结构的原理图。
次级参照附图，说明本发明的优选实施例。
图2表示按照本发明一实施例的半导体器件原理结构图。如图2所示，按照本发明构成的半导体器件如图2所示，其中，总电源线L100和总地线L0不直接和电路块相连，而是把全部电路块分成许多个次级的电路块Bi，每一电路块Bi由有相同的备用状态和工作状态的多个电路构成。相应于各次级的电路块Bi的局部的次级电源线Lai和局部的次级地线Lbi分别与总电源线L100和总地线L0通过开关，PMOS晶体管MPi和NMOS晶体管连接由此形成分级结构。分别在其上形成PMOS晶体管MPi和NMOS晶体管MNi的N阱和P阱与其上形成存储器或者逻辑器件的其它MOS晶体管的阱相互分开，图3是图2所示控制信号的时序图。
如图3所示，输入到PMOS晶体管MPi栅极的信号φPi，当连接PMOS晶体管MPi的次级电路块Bi是处于备用状态时，是逻辑“高”电平，当处于工作状态时，φPi是逻辑“低”电平。另一方面，输入到NMOS晶体管MNi栅极的信号φNi，当连接NMOS晶体管MNi的次级电路块是处于备用状态时，是逻辑“低”电平，当处于工作状态时，φNi是逻辑“高”电平。因此，如果次级电路块从工作状态变到备用状态，根据控制信号φPi，φNi,PMOS晶体管MPi和NMOS晶体管MNi关断。这样，次级电源线Lai和次级地线Lbi与总电源线L100和总地线L0隔离，于是，由流过PMOS晶体管MPi和NMOS晶体管MNi的亚阈值电流决定处于备用状态的功率消耗。
如图3所示，对于其上形成PMOS MPi的N-阱的电压VNWi，备用状态的电压VNW-SB比工作状态的电压VNW-AC高预定值。对于其上形成NMOS MNi的P-阱的电压VPWi，备用状态的电压VPW-SB比工作状态的电压VPW-AC低预定值。这样，PMOS晶体管MPi和NMOS晶体管MNi的各阈值电压随体效应增大。因此，PMOS晶体管MPi和NMOS晶体管MNi在备用状态的亚阈值电流显著增加，结果，减少了功率消耗。
同时，如果备用状态变成工作状态，控制信号φPi从逻辑“高”电平变成逻辑“低”电平，控制信号φNi从逻辑“低”电平变成逻辑“高”电平。同时，电压VNWi从电压VNW-SB减少到电压VNW-AC′，接着，电压VPWi从电压VPW-SB增加到电压VPW-AC′，因此，减少PMOS晶体管MPi和NMOS晶体管MNi各相应的阈值电压。因此，备用状态很快转变到工作状态。也就是，PMOS晶体管MPi和NMOS晶体管MNi的各阱电压，在备用状态和工作状态时互不相同。这样，在备用状态，增加阀值电压，减少阈值电流。另一方面，在工作状态减少阈值电压，使从备用状态很快转变到工作状态，同时，改善PMOS晶体管MPi和NMOS晶体管MNi的电流驱动能力。参照图2，总电源线L100和总地线L0之一可以直接与电路块相连，另一个可用于使用次级电源线的分级电路结构中。
通常，在象动态随机存取存储器(DRAM)那样的存储器中内部节点的逻辑电平固定在备用状态。在这种情况下，能更有效地减少亚阈值电流。图4表示一种把电源线连到逻辑电平固定在备用状态的内部电路的方法。如图4所示的电路块包括串联联接的三个反相器。在该电路中，如果反相器的输入节点n1是逻辑“高”电平，节点n2是逻辑“低”电平，节点n3是逻辑“高”电平，节点n4是逻辑“低”电平，PMOS晶体管MPa,NMOS晶体管MNb,PMOS晶体管MPc的亚阈值电流引起次级电源线Lai的电压减少，次级地线Lbi的电压增大。如图4所示，这里，如果是亚阈电流通路的晶体管MPa,MNb,MPc被连到次级电源线Lai或次级地线Lbi，其它晶体管连到总电源线L100和总地线Lo，则反向电压加到晶体管MPa、MNb、MPc的栅极和源极之间。亚阈值电流显著减小。与此相关地，如果给MOS晶体管的栅极和源极之间加反向电压，该阈值电流会急剧减小。
由于亚阈值电流作用，次级电源线Lai的电压与总电源线L100的电源相比，减小某量值△Vppo另一方面，由于亚阈值电流作用，次级地线Lbi的电压与总地线LO的电压相比，增大相同量△VSSo因此，在晶体管MPa和MPc的栅极和源极之间施加相当于电压差△VDD的反向偏压，在晶体管MNb的栅极和源极之间，施加相当于电压差△VSS的反向偏压。
图5A和图5B是表示为实现本发明目的的半导体器件三阱结构的原理图。因为作为总电源线和总地线与次级电源线及次级地线之间的开关的PMOS晶体管MPi和NMOS晶体管MNi的衬底电压，应与形成内部电路的其它晶体管的衬底电压相互隔开，所以，晶体管MPi和MNi应形成在相互分开的阱上。即，三阱结构是适于在相互隔开的阱上形成PMOS晶体管MPi和NMOS晶体管MNi的结构，以便自由地控制阱的电压(衬底电压)。
图5A表示一个由相互分开并形成在P型衬底10上的第1N-阱1和第2N-阱2构成的三阱结构，第1P-阱3与第1和第2N-阱1和2分开，第2P-阱4形成在第1N-阱1中。PMOS晶体管MPi用作总电源线和形成在第2N-阱2的次级电源线之间的开关，而NMOS晶体管MNi用作总地线和形成在第2P-阱4中的次级地线之间的开关。因此，即使改变阱电压NWi和VPWi，也不影响构成电路的其它晶体管，图5B表示一个按照本发明另一实施例构成的三阱结构。该三阱由相互分开和形成在N-型衬底20上的第1P-阱11和第2P-阱12与第1和第2P-阱11及12相互分开的第1N-阱13，和形成在第1P-阱11中的第2N-阱14构成。PMOS晶体管MPi作为总电源线和形成在第2N-阱14上的次级电源线之间的开关，NMOS晶体管MNi作为总地线和形成在第2P-阱12中次级地线之间的开关。因此，即使变化阱电压VNWi和VPWi也不影响构成电路的其它晶体管。
如果总电源线L100和总地线L0之一直接连到电路块，另一个则用于使用次级电源线的分级电路结构中，如图5A所示，则可能只构成在其上形成开关晶体管的第2P-阱4和第2N-阱2中的一个。在图5B所示器件中可按上述的相同原理形成阱。
如上所述，按照本发明，由备用态很快转变成工作态，通过减小备用态的亚阈值电流来减小功耗，因而改善了要求低功耗的便携式电子产品所用的高集成存储器或逻辑器件的可靠性。
而且，应该知道，本发明不限于这里公开的作为实现本发明的最佳模式的特殊实施例，而且不限于本说明书公开的特定实施例，本发明的权利要求规定了本发明的保护范围。

Claims (5)

1、一种减少备用状态功率耗散的半导体器件，具有向所述半导体器件的全部内部电路提供预定电源电压的电源线，还具有向所述内部电路提供地电压的地线，其特征是所述半导体器件包括：
设置在所述电源线和次级电路块之间的至少一部分的第1 MOS晶体管，它由在同一定时处在备用状态和工作状态的多个电路构成，或者由所述地线和所述次级电路块构成，当所述次级电路块处于备用状态时，通过控制衬底电压使所述第1 MOS晶体管关断并增加它的阈值电压，以便减少它的亚阈值电流。
2、按照权利要求1的减少备用状态功率耗散的半导体器件，其特征是，在所述次级电路块的预定节点的逻辑电平固定在备用状态的情况下，形成所述次级电路块的多个第2 MOS晶体管中的亚阈值电流通路的第2 MOS晶体管，通过所述第1 MOS晶体管被连到所述电源线或地线上，其另一个不是亚阈值电流通路的第2 MOS晶体管直接连到所述电源线或所述地线上。
3、按照权利要求1的减少备用状态功率耗散的半导体器件，其特征是，在所述电源线和所述次级电路块之间的第1 MOS晶体管所述的栅极，当连接所述第1 MOS晶体管的所述次级电路块是处于备用状态时，接收逻辑“高”电平，当连接所述第1 MOS晶体管的所述次级电路块是处于工作状态时，接收逻辑“低”电平，由有衬底电压的P-沟道MOS晶体管构成的第1 MOS晶体管在工作状态的所述衬底电压比备用状态的衬底电压低预定数值。
4、按照权利要求1的减少备用状态功率耗散的半导体器件，其特征是，在所述地线和所述次级电路块之间的第1 MOS晶体管的栅极，当连接所述第1 MOS晶体管的所述次级电路块是处于备用状态时，接收到逻辑“低”电平，当连接所述第1 MOS晶体管的所述次级电路块是处于工作状态时，接收到逻辑“高”电平，由有衬底电压的N-沟道MOS晶体管构成的所述第1 MOS晶体管在工作状态的所述衬底电压，比备用状态的衬底电压高预定数值。
5、按照权利要求4的减少备用状态功率耗散的半导体器件，其特征是，在分离阱上形成的所述第1 MOS晶体管能自由地控制所述衬底电压，而不影响形成所述次级电路块的所述第2 MOS晶体管。
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