KR960043149A - 대기상태의 전력 소모를 감소시키기 위한 반도체장치 - Google Patents

대기상태의 전력 소모를 감소시키기 위한 반도체장치 Download PDF

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Abstract

본 발명은 반도체 소자의 모든 회로에 소정의 공급전원을 제공하는 글로벌 공급전원선과, 상기 모든 회로에 접지전원을 제공하는 글로벌 접지전원선을 구비하는 반도체 회로에 있어서; 상기 글로벌 공급전원선 및 상기 반도체 회로의 전체 회로블럭에서 대기상태와 활성화 상태가 동일한 회로들로 구분된 각각의 하위회로블록 사이와, 상기 글로벌 접지전원선 및 상기 다수의 하위회로블럭 사이중 적어도 어느 한 곳에 형성되되, 서로 다른 신호로서 제어받아 대기상태의 하위회로블럭을 상기 글로벌공급전원선 또는 글로벌 접지전원선으로부터 전기적으로 분리하는 다수의 스위칭 수단을 다른 회로 부분과 분리된 독립적인 웰에 형성하여 그 웰 전압을 대기상태와 활성화 상태로 구분하여 조정함으로써 서브쓰레스홀드 전류에 의한 대기상태의 전원 소모를 줄이는 것을 특징으로 한다.

Description

대기상태의 전력 소모를 감소시키기 위한 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일시시예에 따른 대기상태의 전력소모를 줄이기 위한 회로 구성의 개념도, 제4도는 대기 상태의 로직레벨이 정해진 경우 본 발명의 실시예시도, 제5A도 및 제5B도는 본 발명의 반도체 회로를 구현하기 위한 트리프 웰 구조를 나타내는 개념도.

Claims (8)

  1. 반도체 소자의 모든 회로에 소정의 공급전원을 제공하는 글로벌 공급전원선과, 상기 모든 회로에 접지전원을 제공하는 글로벌 접지전원선을 구비하는 반도체 회로에 있어서; 상기 글로벌 공급전원선 및 상기 반도체회로의 전체 회로블럭에서 대기상태와 활성화 상태가 동일한 회로들로 구분된 각각의 하위회로 블럭 사이와, 상기 글로벌 접지전원선 및 상기 다수의 하위회로블럭 사이중 적어도 어는 한 곳에 형성되며, 서로 다른 신호로서 제어 받아 대기상태의 하위회로블럭을 상기 글로벌 공급전원선 또는 글로벌 접지전원선으로부터 전기적으로 분리하는 다수의 스위칭 수단을 더 구비하는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체회로.
  2. 제1항에 있어서; 상기 하위회로블럭의 소정노드들이 대기상태에서 정해진 로직레벨을 갖는 경우에는 하위회로블럭을 구성하는 트랜지스터중 서브쓰레스홀드 전류의 경로가 되는 트랜지스터는 상기 스위칭수단을 통해 글로벌 공급전원선 또는 글로벌 접지전원선에 연결하고, 나머지 트랜지스터는 직접 글로벌 공급전원선 또는 글로벌 접지전원선에 연결하는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로.
  3. 제1항에 있어서; 상기 글로벌 공급전원과 각각의 회로블럭 사이에 스위칭하는 스위칭수단은 연결된 하위회로블럭이 대기상태일때 논리레벨 '하이', 활성화 상태일때 논리레벨 '로우'를 게이트로 입력받는 P채널 모스트랜지스터로 구성되는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로.
  4. 제1항에 있어서; 상기 글로벌 접지전원과 각각의 회로블럭 사이를 스위칭하는 스위칭수단은 연결된 하위 회로블럭이 대기상태일때 논리레벨 '로우', 활성화 상태일때 논리레벨 '하이'를 게이트로 입력반는 N채널 모스트랜지스터로 구성되는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로.
  5. 제3항에 있어서; 상기 P채널 모스 트랜지스터는 대기상태 일때 보다 활성화 상태일 때 소정값만큼 더 작은 기판전압을 갖도록 구성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로.
  6. 제4항에 있어서; 상기 N채널 모스 트랜지스터는 활성화상태 일때 보다 대기상태일 때 소정값만큼 더 작은 기판전압을 갖도록 구성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로.
  7. 반도체 소자의 모든 회로에 소정의 공급전원을 제공하는 글로벌 공급전원선과; 상기 모든 회로에 접지전원을 제공하는 글로벌 접지전원과; 상기 글로벌 공급전원선 및 상기 반도체 회로의 전체 회로블럭에서 대기 상태와 활성화 상태가 동일한 회로들로 구분된 각각의 하위회로블럭 사이와, 상기 글로벌 접지전원선 및 상기 다수의 하위회로블럭 사우징 적어도 어는 한 곳에 형성되며, 서로 다른 신호로서 제어받아 대기상태의 소정회로블럭을 상기 글로벌 공급접원선 또는 글로벌 접지전원선으로부터 전기적으로 분리하는 다수의 스위칭 수단을 구비하여 대기상태의 전력 소모를 감소시킨 반도체 회로 구현을 위한 웰 구조에 있어서; 상기 반도체 회로를 구성하는 트랜지스타가 형성될 N-웰 또는 P-웰의 어는 한 내부와, 상기 N-웰 또는 P-웰과 격리된 어느 한 반도체 기판중 적어도 한 곳에 상기 스위칭 수단이 형성될 독립된 웰이 형성된 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로 구현을 위한 웰 구조.
  8. 제7항에 있어서; 상기 독립된 웰은 다른 회로와 분리된 N-웰 또는 P-웰중 어느 하나인 것을 특징으로 하는 대기상태의 전력 소모를 감소시킨 반도체 회로 구현을 위한 웰 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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