KR960009952B1 - 전원 인가시의 오동작 방지회로 - Google Patents
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Abstract
요약없음
Description
제1도는 내부 전압 강하회로를 사용하는 종래의 회로 구성도.
제2도는 내부 전압 강하회로를 사용하는 본 발명의 일실시예도.
* 도면의 주요부분에 대한 부호의 설명
11 : 정전위 발생회로12 : 비교기
13 : 드라이버14 : 내부전원을 사용하는 내부회로
15 : 외부전원을 사용하는 내부회로
본 발명은 내부전원을 따로 사용하는 반도체 소자에 전원을 인가하는 초기 외부전원(Vdd)를 사용하는 회로가 동작하여 외부전원을 소자 내부로 유입함으로써 소자 내부에 오동작이 발생하는 것을 방지하기 위하여 기판전원(Vbb)가 일정전압 이하로 강하될 때까지 외부전원에 의해 동작하는 회로의 동작을 방지할 수 있도로 구현한 전원 인가시의 오동작 방지회로에 관한 것이다.
제1도는 내부 전압 강하회로를 사용하는 종래의 회로 구성도를 도시한 것으로, 정전위 발생회로(11)와 비교기(12)와 구동 드라이버(13)로 구성된 내부 전압 강하회로와, 상기 내부 전압 강하회로의 출력인 내부전원에 의해 동작하는 내부회로(14)와, 입력단으로는 내부전원이 인가되며 구동전원으로는 외부전원(Vdd)를 사용하는 내부회로(15)를 도시하였다.
상기 회로에서는 전원선(Vdd)로 전원이 인가되는 경우에 내부전원에 의해 제어되며 소오스가 전원전위(Vdd)에 접속된 PMOS형 소자, 즉 구동 드라이버(13)의 풀-업 소자와 외부전원을 사용하는 내부회로(15)의 풀-업 소자들이 턴-온되므로 전원전위 인가시에 많은 전류가 소모될 뿐만 아니라, 이로 인해 소자의 정상동작이 방해되는 문제가 발생한다.
따라서, 본 발명에서는 순간적로 많은 전원이 접지선(Vss)로 흐르는 것을 방지하기 위하여, 외부전원(Vdd)가 인가되는 시기에 외부전원과 연결된 소자들은 동작을 시작하고, 내부 전압 강하회로는 동작을 하지 않고 대기 상태로 있다가 기판전위(Vbb)가 안정된 전위로 강하되면 동작을 시작하도록 하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 외부전원(Vdd)에 의해 구동되는 내부회로에서 풀-업 소자의 소오스가 접속된 외부전원선(Vdd)과 풀-업 소자의 게이트 노드 사이에 게이트가 기판전위(Vbb)에 의해 제어되는 공핍형(depletion) NMOS형 트랜지스터 또는 풀-업 소자의 문턱전위(threshold voltage) 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터를 포함시켜 회로를 구성하였다.
이하, 첨부된 제2도를 참조하여 본 발명의 전원 인가시의 오동작 방지회로에 관해 상세히 설명하기로 한다.
제2도에 도시된 소자에 전원이 연결되기 이전에는 소자의 내부 연결단에는 모두 접지전위가 인가되어 있으므로, 드라이버(13)의 풀-업 소자인 PMOS형 트랜지스터는 게이트가 초기치인 접지전위를 유지하고 있어서 전원전위(Vdd)가 인가되어 풀-업 소자의 문턱전위 보다 높아지는 경우에는 풀-업 소자가 턴-온되어 전원전위(Vdd)가 내부 강하된 전원선(n3)으로 유출되게 된다.
이를 방지하기 위하여, 전원전위(Vdd)와 풀-업 소자의 게이트 노드(n2) 사이에 게이트가 기판전위(Vbb)에 접속된 공핍형 NMOS형 트랜지스터 또는 풀-업 소자의 문턱전위의 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터(T1)를 포함시킴으로써, 외부에서 전원이 인가되는 경우에 노드(n2)의 전위가 트랜지스터(T1)에 의해 단시간 내에 전원전위(Vdd)의 값을 갖게 되어 비교기(13)의 풀-업 소자가 턴-오프 상태를 유지하므로 전원전위(Vdd)가 내부 전원선(n3)로 인가되지 않고, 일정시간 이후에 내부 기판전위(Vbb)가 발생회로가 동작하여 기판전위(Vbb)가 안정한 전위를 유지하게 되면 트랜지스터(T1)이 턴-오프되어 내부 전압 강하회로가 정상적으로 동작하게 된다.
또한, 내부회로 중에서 외부전압(Vdd)에 의해 동작되며 풀-업 소자의 게이트로 내부전원이 인가되는 회로의 풀-업 소자의 게이트와 전원전위(Vdd) 사이에 상기와 같은 공핍형 NMOS형 트래지스터 또는 풀-업 소자의 문턱전위의 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터(T2)를 포함시킴으로써, 상기 내부전압 강하회로에서와 동일한 기능과 효과를 얻도록 한다.
상기 제2도에서 도시된 바와 같이 전원전위(Vdd)와 PMOS형 풀-업 소자의 게이트 노드 사이에 공핍형 NMOS형 트랜지스터 또는 풀-업 소자의 문턱전위의 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터를 포함시켜 반도체 소자의 내부 전압 강하회로와 외부전원(Vdd)에 의해 동작하는 회로를 구현함으로써, 외부에서 전원이 인가되는 경우에 순간적으로 흐르는 전류를 감소시켜 전원 인가시에 생기기 쉬운 소자의 불안정한 동작을 최소화 하는 효과를 얻게 된다.
Claims (4)
- 반도체 소자 내부로 외부전위를 강하게 출력하는 내부 전압 강하회로와, 반도체 기판에 바이어스를 걸어주기 위한 기판전위 발생회로와, 소자 외부에서 인가되는 외부전위를 고전위 전원으로 사용하는 내부 회로와, 상기 내부 전압 강화회로의 출력을 고전위 전원으로 사용하는 내부회로를 포함하는 반도체 소자에, PMOS형 풀-업 소자를 사용하는 상기 내부 전압 강하회로의 풀-업 소자의 게이트 노드와 외부전위가 인가되는 전원선 사이에 기판전위에 의해 게이트가 제어되는 공핍형 NMOS형 트랜지스터를 포함시켜 구현한 것을 특징으로 하는 전원 인가시의 오동작 방지회로.
- 제1항에 있어서, 상기 공핍형 NMOS형 트랜지스터 대신에 상기 풀-업 소자의 문턱전위의 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터를 사용하는 것을 특징으로 하는 전원 인가시의 오동작 방지회로.
- 반도체 소자 내부로 외부전위를 강하시켜 출력하는 내부 전압 강하회로와, 반도체 기판에 바이어스를 걸어주기 위한 기판전위 발생회로와, 소자 외부에서 인가되는 외부전위를 고전위 전원으로 사용하는 내부회로와, 상기 내부 전압 강하회로의 출력을 고전위 전원으로 사용하는 내부회로를 포함하는 반도체 소자에, 외부전위를 고전위 전원으로 사용하고 게이트가 상기 내부 전압 강하회로의 출력에 의해 제어되는 PMOS형 풀-업 소자를 포함하는 내부회로에서 풀-업 소자의 게이트 노드와 외부전위가 인가되는 전원선 사이에 기판전위에 의해 게이트가 제어되는 공핍형 NMOS형 트랜지스터를 포함시켜 구현한 것을 특징으로 하는 전원 인가시의 오동작 방지회로.
- 제3항에 있어서, 상기 공핍형 NMOS형 트랜지스터 대신에 상기 풀-업 소자의 문턱전위의 절대치 보다 더 낮은 문턱전위를 갖는 NMOS형 트랜지스터를 사용하는 것을 특징으로 하는 전원 인가시의 오동작 방지회로.
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| KR1019930031900A KR960009952B1 (ko) | 1993-12-31 | 1993-12-31 | 전원 인가시의 오동작 방지회로 |
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1993
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| KR950020727A (ko) | 1995-07-24 |
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