KR100221615B1

KR100221615B1 - 저전력 cmos 디지털 회로

Info

Publication number: KR100221615B1
Application number: KR1019960049972A
Authority: KR
Inventors: 김성수
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1999-09-15
Also published as: KR19980030522A

Abstract

본 발명은 임의의 기능을 수행하는 로직과, 상기 로직에 전원을 공급하기 위한 전원공급단과, 상기 전원공급단에서 공급되는 전원이 상기로직을 경유하여 접지단으로 도통되기 위한 경로를 제공하는 도통경로단과, 전원부에서 발생되는 구동전원과 상기 전원공급단의 연결을 제어신호에 따라 온/오프 시켜주기 위한 PMOS 트랜지스터, 및 상기 도통경로단과 접지단사이의 연결을 제어신호에 따라 온/오프 시켜주기 위한 NMOS 트랜지스터를 구비하고 있는 CMOS 디지털 회로에 관한 것으로 특히, 상기 PMOS 트랜지스터와 NMOS 트랜지스터는 한계전압이 매우 낮으면서 채널의 폭과 길이가 매우 크고, 상기 로직의 동작상태에 따른 트랜지스터의 온/오프 동작을 제어하기 위한 신호를 입력받아 상기 트랜지스터의 게이트 단자에 걸리는 제어신호의 전압상태를 조절하되 대기모드시 상기 트랜지스터의 누설전류의 발생을 억제하기 위하여 각 트랜지스터의 게이트 단자에 역바이어스 전압을 걸어주는 전압 발생회로를 포함하는 것을 특징으로 하는 저전력 CMOS 디지털 회로에 관한 것이다.

Description

저전력 CMOS 디지털 회로

제1도는 종래 CMOS 디지털 회로의 구성 예시도.

제2도는 본 발명에 따른 CMOS 디지털 회로의 구성 예시도.

본 발명은 저전력 소비를 목적으로 하는 CMOS 디지털 회로에 관한 것으로 특히, 대기모드의 동작시에 낮은 전원전압 및 한계전압으로 인한 누설전류를 최대한 줄여서 전력소모를 줄이기에 적당하도록 한 저전력 CMOS 디지털 회로에 관한 것이다.

일반적으로, 종래의 CMOS 디지털 회로는, 첨부한 도1에 도시되어 있는 바와같이, 전원전압(VDD)과 가상 전원전압(VV)사이에 높은 한계전압을 가지는 PMOS 트랜지스터(Q1)를 연결하고, 마찬가지로 접지단자(GND)와 가상의 접지단(GV)사이에 높은 한계전압을 가지는 NMOS 트랜지스터(Q2)를 연결하고, 가상의 전원전압단(VV)와 가상의 접지단(GV)사이에 낮은 한계전압을 가지는 트랜지스터들을 연결하여 CMOS 디지털 회로를 구현한 것으로 구성되어 있다.

이때, 저전력 CMOS 디지털 회로를 구현하기 위해서는 낮은 전원전압과 낮은 한계전압을 가져야 한다는 전제가 있다.

상기와 같이 구성되는 종래의 CMOS 디지털 회로의 동작을 살펴보면 정상동작시에는 제1선택신호(SL)를 로우로 하고 제2선택신호(/SL)을 하이 상태로 하여 PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)를 턴온시켜 가상 전원전압과 접지단사이의 임의의 구동회로(10, 20)들을 동작시킨다.

그러나, 소비전력을 줄이기 위한 대기모드의 동작시에는 상기 제1선택신호(SL)을 하이로 하고, 상기 제2선택신호(/SL)을 로우로 하여 실제전원전압단(VDD)와 가상의 전원전압단(VV)을 연결하는 PMOS 트랜지스터(Q1)와 실제접지단 (GND)과 가상 접지단(GV)을 연결하는 NMOS 트랜지스터(Q2)를 모두 오프시킨다.

그런데, 한계전압이 낮을 경우에는 상기 트랜지스터(Q1, Q2)를 턴오프하였더라도 트랜지스터의 누설전류가 발생되는데, 이를 방지하기 위해서는 상기 구동회로(10,20)를 구성하는 트랜지스터의 한계전압의 상태와 달리 차단용 트랜지스터 Q1과 Q2는 한계전압을 높여야 한다.

이와 같은 이유로, 첨부한 도1에 도시되어 있는 바와 같이 회로를 구성하기 위해서는 하나의 웨이퍼상에 서로 다른 한계전압을 가지는 트랜지스터를 만들어야 하기 때문에 공정이 훨씬더 많이 추가되어야 하는 등 웨이퍼 제조공정이 복잡하게 되며 그로인해 생산 단가의 상승이 발생된다는 문제점이 발생되어 진다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 한계 전압은 작으면서도 채널의 폭과 길이가 매우 큰 트랜지스터를 차단용 트랜지스터로 사용하면서도 대기 모드시 해당 트랜지스터의 게이트 단자에 역방향 바이어스를 걸어주어 누설전류의 흐름을 방지할 수 있도록 하는 저전력 CMOS 디지털 회로를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 1. 임의의 기능을 수행하는 로직과, 상기 로직에 전원을 공급하기 위한 전원공급단과, 상기 전원공급단에서 공급되는 전원이 상기 로직을 경유하여 접지단으로 도통되기 위한 경로를 제공하는 도통경로단과, 전원부에서 발생되는 구동전원과 상기 전원공급단의 연결을 제어신호에 따라 온/오프 시켜주기 위한 PMOS 트랜지스터, 및 상기 도통경로단과 접지단사이의 연결을 제어신호에 따라 온/오프 시켜주기 위한 NMOS 트랜지스터를 구비하고 있는 CMOS 디지털 회로에 있어서 : 상기 PMOS 트랜지스터와 NMOS 트랜지스터는 한계전압이 매우 낮으면서 채널의 폭과 길이가 매우 크고, 상기 로직의 동작 상태에 따른 트랜지스터의 온/오프 동작을 제어하기 위한 신호를 입력받아 상기 트랜지스터의 게이트 단자에 걸리는 제어신호의 전압상태를 조절하되 대기모드시 상기 트랜지스터의 누설전류의 발생을 억제하기 위하여 각 트랜지스터의 게이트 단자에 역바이어스 전압을 걸어주는 전압 발생회로를 포함하는데 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도 2는 본 설명에 따른 게이트 콘트롤 저전력 CMOS 디지털 회로를 나타낸 것이다.

임의의 기능을 수행하는 로직(100)과 상기 로직(100)에 전원을 공급하기 위한 전원공급단(VV)와, 상기 전원공급단(VV)에서 공급되는 전원이 상기 로직(100)을 경유하여 접지단으로 도통되기 위한 경로를 제공하는 도통경로단(GV)와, 도시하지 않은 전원부에서 발생되는 전원(VDD)과 상기 전원공급단(VV)의 연결전 제어신호에 따라 온/오프 시켜주기 위한 PMOS 트랜지스터(4)와, 상기 도통경로단(GV)과 접지단사이의 연결을 제어신호에 따라 온/오프 시켜주기 위한 NMOS 트랜지스터(5) 및 상기로직(100)의 동작상태에 따른 트랜지스터(4,5)의 온/오프 동작을 제어하기 위한 신호를 입력받아 상기 트랜지스터(4,5)의 게이트 단자에 걸리는 제어신호의 전압상태를 조정하는 전압 발생회로(200)로 구성된다.

이때, 상기 PMOS 트랜지스터(4)와 NMOS 트랜지스터(5)는 채널의 폭과 길이가 매우 큰 상태를 갖는다.

상기와 같이 구성되는 본 발명에 따른 CMOS 디지털 회로의 동작을 살펴보면, CMOS 디지털 회로가 정상적인 동작모드에서 동작할때는 인에이블단자(1)를 디세이블시키게 되는데 따라 전압 발생회로(200)의 제1출력단자(2)에서는 로우상태의 신호를 출력하고 제 2출력단자(3)에서는 하이상태로 출력된다.

따라서, 상기 전압 발생회로(200)의 제 1출력단자(2)에 게이트 단자가 연결되어 있는 PMOS 트랜지스터(4)와 상기 전압 발생회로(200)의 제 2출력단자(3)에 게이트 단자가 연결되어 있는 NMOS 트랜지스터(5)는 각각 턴온되어 전원(VDD)은 전원공급단 (VV)과 연결되고, 접지단은 도통경로단 (GV)가 연결된다.

그에 따라, 상기 전원공급단(VV)과 도통경로단(GV)에 연결되어 있는 로직(100)은 정상적으로 동작하며 내부의 로직들의 한계전압이 낮으므로 저전력의 소비전력으로도 동작하게 된다.

이때, 슬립모드 또는 대기모드에서는 외부에서 입력되는 슬립모드 신호가 인에이블 단자(1)를 인에이블시키면 상기 전압발생회로(200)의 제 1출력단자(2)에서는 하이상태의 전압이 로우상태의 신호를 출력하고 제 2출력단자(3)에서는 하이상태로 출력된다.

그러나 이때에 상기 전압 발생회로(200)의 제 1출력단자(2)에서 출력되는 신호의 전압상태는 전원(VDD)보다 높은 전압(예를 들어 ≒ VDD+1이상)이 되고, 상기 제 2출력단자(3)에서 출력되는 신호의 전압상태는 접지전원(GND)보다 낮은 전압(예를 들어 ≒GND-1 이하)의 상태가 된다.

그에 따라, 상기 트랜지스터(4,5)의 게이트 단자에는 역바이어스 전압이 걸리게 되어 완전히 컷-오프시킨다.

만약, 상기 제 1출력단자(2)에 전원전압이 걸리고 제 2출력단자(3)에 접지전압이 걸리게 되면 PMOS와 NMOS는 컷-오프 영역에 들어가지만 두 트랜지스터의 크기가 매우크고 한계전압이 매우 낮기 때문에 많은 누설전류가 발생하여 전력손실이 커지게 된다.

따라서, 상기와 같이 하여 슬립 콘트롤 트랜지스터를 완전히 컷-오프 하여 전력손실을 최대한 줄일 수 있게 된다.

상기와 같이 동작하는 본 발명에 따른 저전력 CMOS 디지털 회로를 제공하면 대기모드에서의 누설전류를 차단할 수 있으며 제조시 생산공정의 단순화를 이룰수 있다.

Claims

제1동작전압과 제2동작 전압 사이에 연결되어 임의의 기능을 수행하는 로직회로와, 상기 제1동작전압과 제1전원전압 사이에 연결되고, 소정의 전압 레벨을 갖는 제1활성화 신호에 의해 제어되며, 한계전압이 매우 낮고 채널의 폭과 길이가 매우 큰 PMOS 트랜지스터와 상기 제2동작전압과 제2전원전압 사이에 연결되고 상기 제1활성화신호와 반대의 위상을 갖는 제2활성화 신호에 의해 제어되며, 한계전압이 매우 낮고 채널의 폭과 길이가 매우 큰 NMOS 트랜지스터와, 입력단으로 입력되는 제어신호에 따라 상기 제1 및 제2활성화신호의 전압상태를 조정하여 제1출력단으로 상기 제1활성화신호를 출력하고 제2출력단으로 제2활성화 신호를 출력하는 전압발생회로를 구비하고 있는 CMOS 디지털 회로에 있어서, 대기 모드시, 상기 제1활성화신호의 전압크기는 상기 제1전원전압보다 상대적으로 크며, 상기 제2활성화신호의 전압크기는 상기 제2전원전압보다 상대적으로 작은 것을 특징으로 하는 CMOS 디지털 회로.