KR100311039B1 - 스위칭 스큐를 최소화 할 수 있는 버퍼 회로 - Google Patents

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Abstract

스위칭 스큐를 최소화할 수 있는 버퍼 회로가 개시된다. 본 발명은 입력신호와 소정의 기준 전압을 비교하여 출력신호를 발생하는 버퍼회로는 전류 소오스로 작용하는 제1 도전형의 제1 모스 트랜지스터, 제1 모스 트랜지스터의 전류 미러(mirror)로 작용하여 출력신호를 발생하는 제1 도전형의 제2 모스 트랜지스터, 기준 전압에 의하여 게이팅되며 제1 모스 트랜지스터로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터 및 입력신호에 의하여 게이팅되며 제2 모스 트랜지스터에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터를 갖는 차동 증폭기와 상기 제2 모스 트랜지스터와 병렬로 연결되며 기판 전압에 의하여 게이팅 되며, 상기 차동 증폭기의 상기 출력신호가 접지 전압쪽의 레벨로 응답할 때 상기 출력신호를 풀-다운하는 제 2도전형의 제 5모스 트랜지스터를 구비한다.

Description

스위칭 스큐를 최소화할 수 있는 버퍼 회로{Buffer circuit capable of minimizing switching skew}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 버퍼 회로에 관한 것이다.
일반적으로, 버퍼 회로는 반도체 집적 회로의 입력단에 접속된다. 다양한 형태의 버퍼 회로들이 알려져 있으며, 특히 CMOS로 구성된 반도체 집적 회로에서는 차동 증폭(differential amplifier) 형태의 버퍼 회로들이 사용되고 있다. 이러한 형태의 버퍼 회로는 일정한 전압 범위 예컨대, TTL(transistor transistor logic) 레벨의 입력 신호을 다른 일정한 전압 범위 예컨대, CMOS 로직 레벨로 전환시키는데 사용되고, 전환된 신호는 반도체 집적 회로의 내부 회로로 공급된다.
차동 증폭(differential amplifier) 형태의 버퍼 회로는 한쌍의 드라이빙 모스 트랜지스터들과 모스 트랜지스터들의 부하로 작용하는 전류 미러(mirror) 회로를 포함한다. 입력 신호는 하나의 모스 트랜지스터 게이트에 인가되고 기준 전압은 나머지 하나의 모스 트랜지스터의 게이트에 인가된다. 여기에는 두가지 형태의 버퍼 회로들이 있는데, 하나의 형태는 P채널 드라이빙 모스 트랜지스터 및 N채널 모스 트랜지스터로 구성된 전류 미러(mirror) 회로를 포함하는 것이고, 다른 하나는 N채널 드라이빙 모스 트랜지스터 및 P채널 모스 트랜지스터로 구성된 전류 미러(mirror) 회로를 포함하는 것이다.
도 1은 종래의 P채널 드라이빙 모스 트랜지스터 및 N채널 모스 트랜지스터로 구성된 전류 미러(mirror) 회로를 포함하는 버퍼 회로를 나타내는 도면이다.
도 1을 참조하면, 버퍼 회로(10)는 전원 전압(VCC)이 소스에 공급되고 소정의 기준 전압(Vref) 레벨이 게이트에 인가되는 제1 P채널 모스 트랜지스터(P10), 전원 전압(VCC)이 소스에 공급되고 입력신호(IN)가 게이트에 인가되는 제2 P채널 모스 트랜지스터(P20) 및 제1 및 제2 P채널 모스 트랜지스터(P10 및 P20)의 드레인들과 접지 전원(VSS) 사이에 연결된 N채널 모스 트랜지스터들(N10,N20)을 포함하는 전류 미러(mirror) 회로를 포함하며, N채널 모스 트랜지스터(N20)와 접하는 제2 P채널 모스 트랜지스터(P2)의 드레인으로 출력 신호(OUT)을 발생한다.
이러한 버퍼 회로(10)의 출력 신호(OUT)은 입력신호(IN)가 '하이'인 경우 제2 P채널 모스 트랜지스터(P20)가 '턴-오프'되어 전류 미러(mirror) 회로의 N채널 모스 트랜지스터(N20)를 통하여 흐르는 전류(I20)에 의하여 출력 신호단(OUT)의 전하를 방전시킴으로써 '로우레벨'을 갖는다.
그런데, 전원 전압(VCC)이 노이즈(noise) 또는 흔들림(fluctuation)으로 인하여 전원 전압(VCC)의 레벨이 낮아질 경우, 버퍼 회로(10)는 낮아진 전원 전압(VCC)으로 인해 전류 미러(mirror) 회로의 N채널 모스 트랜지스터(N20)를 통하여 흐르는 전류(I20)가 작아지기 때문에 출력 신호단(OUT)의 전하를 방전시키는데 지연된다. 따라서, 버퍼 회로(10)의 출력 신호(OUT)이 '하이레벨'에서 '로우레벨'로 전환할 때 지연된다. 그리고 이러한 지연은 궁극적으로 버퍼 회로(10)의 출력 신호(OUT)의 '하이레벨'에서 '로우레벨'로의 전환과 '로우레벨'에서 '하이레벨'로의 전환 사이에 스큐(skew)를 유발하는 문제점을 내포한다.
본 발명의 목적은 출력신호의 스위칭 지연을 최소화 할 수 있는 버퍼 회로를 제공하는 것이다.
도 1은 종래의 버퍼 회로를 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 버퍼 회로를 나타내는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 버퍼 회로를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 입력신호와 소정의 기준 전압을 비교하여 출력신호를 발생하는 버퍼회로는 전류 소오스로 작용하는 제1 도전형의 제1 모스 트랜지스터, 제1 모스 트랜지스터의 전류 미러(mirror)로 작용하여 출력신호를 발생하는 제1 도전형의 제2 모스 트랜지스터, 기준 전압에 의하여 게이팅되며 제1 모스 트랜지스터로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터 및 입력신호에 의하여 게이팅되며 제2 모스 트랜지스터에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터를 갖는 차동 증폭기와 상기 제2 모스 트랜지스터와 병렬로 연결되며 기판 전압에 의하여 게이팅 되며, 상기 차동 증폭기의 상기 출력신호가 접지 전압쪽의 레벨로 응답할 때 상기 출력신호를 풀-다운하는 제 2도전형의 제 5모스 트랜지스터를 구비한다.또한, 본발명의 다른 실시예에 따른 입력신호와 소정의 기준 전압을 비교하여 출력신호를 발생하는 버퍼회로는 전류 소오스로 작용하는 제1 도전형의 제1 모스 트랜지스터, 상기 제1 모스 트랜지스터의 전류 미러(mirror)로 작용하여 상기 출력신호를 발생하는 제1 도전형의 제2 모스 트랜지스터, 상기 기준 전압에 의하여 게이팅되며 상기 제1 모스 트랜지스터로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터 및 상기 입력 신호에 의하여 게이팅되며 상기 제2 모스 트랜지스터에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터를 갖는 차동 증폭기 및 상기 제2 모스 트랜지스터와 병렬로 연결되고 상기 입력신호에 의하여 게이팅 되며 상기 차동 증폭기의 상기 출력신호가 접지 전압쪽의 레벨로 응답할 때 상기 출력신호를 풀-다운하는 제 1도전형의 제 3모스 트랜지스터를 구비한다.
이와 같은 버퍼 회로는 전원 전압 레벨이 낮아지더라도 출력 신호(OUT)의 '하이레벨'에서 '로우레벨'로의 전환과 '로우레벨'에서 '하이레벨'로의 전환 사이에 스큐(skew)를 최소화할 수 있고 '로우레벨'의 출력신호를 유지하는데 안정적이며 소비 전력을 최소화 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
제1 실시예
도 2은 본 발명의 제1 실시예에 따른 버퍼 회로를 나타내는 도면이다. 이를 참조하면, 버퍼 회로(20)는 입력신호(IN)와 소정의 기준 전압(Vref)을 비교하여 출력신호(OUT)를 발생한다. 버퍼 회로(20)는 구체적으로, 차동 증폭기(22) 및 제2 도전형 예컨대, P형의 제5 모스 트랜지스터(P5)를 포함한다.
차동 증폭기(22)는 전류 소오스로 작용하는 제1 도전형 예컨대, N형의 제1 모스 트랜지스터(N1), 제1 모스 트랜지스터(N1)의 전류 미러(mirror)로 작용하여 출력신호(OUT)를 발생하는 제1 도전형의 제2 모스 트랜지스터(N2), 기준전압(Vref)에 의하여 게이팅되며 제1 모스 트랜지스터(N1)로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터(P3) 및 입력신호(IN)에 의하여 게이팅되며 제2 모스 트랜지스터(N2)에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터(P4)를 포함한다.
제2 도전형의 제5 모스 트랜지스터(P5)는 차동 증폭기(22)의 제2 모스 트랜지스터(N2)와 병렬로 연결되며 기판 전압(VBB)에 의하여 게이팅 되어 차동 증폭기의 출력신호가 '접지 전압'쪽의 레벨로 응답할 때 차동 증폭기(22)의 출력신호 (OUT)를 풀-다운시켜 응답 속도를 증가시킨다.
이러한 버퍼 회로(20)는 다음과 같이 동작한다. 우선, 전원 전압 VCC를 2.5V로, 기준 전압(Vref)을 전원 전압(VCC)의 ½인 1.25V로 및 기판 전압(VBB)을 -1.25V로 예를 들어 설정하고 버퍼 회로(20)의 동작을 설명한다.
첫 번째로, 입력신호(IN)가 '로우'일 경우, 즉 기준 전압(Vref) 1.25V 보다 작을 경우 버퍼 회로(20)의 출력신호(OUT)은 '하이레벨'이 된다. 즉, 입력신호(IN)에 의해 게이팅되는 제4 모스 트랜지스터(P4)를 통하여 드라이빙(driving)되는 전류량(I4)이 제1 모스 트랜지스터(N1)에 흐르는 전류량(I1)을 미러(mirror)하여 제2 모스 트랜지스터(N2)를 흐르는 전류량(I2) 보다 많기 때문에 출력신호(OUT)은 전하충전되어 '하이레벨'이 된다.
이 때, 제5 모스 트랜지스터(P5)는 기판 전압(VBB) -1.25V에 게이팅되어 '턴-온' 상태에 있으나, 제4 모스 트랜지스터(P4)를 통하여 드라이빙(driving)되는 전류량(I4)보다 충분히 작은 전류(I5)가 제5 모스 트랜지스터(P5)를 통하여 흐르도록 설계된다. 따라서, 출력신호(OUT)의 전압 레벨은 제5 모스 트랜지스터(P5)를 통하여 전류(I5)가 흐르더러도 '하이레벨'을 유지한다.
두 번째로, 입력신호(IN)가 '하이'일 경우, 즉 기준 전압(Vref) 1.25V 보다 클 경우 버퍼 회로(20)의 출력신호(OUT)은 '로우레벨'이 된다. 즉, 입력신호(IN)에 의하여 제4 모스 트랜지스터(P4)는 '턴-오프'되고 제1 모스 트랜지스터(N1)에 흐르는 전류량(I1)을 미러(mirror)한 제2 모스 트랜지스터(N2)를 흐르는 전류량(I2) 및 제5 모스 트랜지스터(P5)를 통하여 흐르는 전류(I5)에 의하여 출력신호(OUT)의 전하를 방전시켜 출력신호(OUT)은 '로우레벨'이 된다.
여기서, 버퍼 회로(20)는 제1 모스 트랜지스터(N10, 도 1 참조)에 흐르는 전류량(I10, 도 1 참조)을 미러(mirror)한 제2 모스 트랜지스터(N20, 도 1 참조)를 흐르는 전류량(I20, 도 1 참조)에 단지 의존하여 출력신호(OUT)의 전하를 방전시키던 종래의 기술과는 달리 기판 전압(VBB) -1.25V에 게이팅되어 '턴-온' 상태에 있는 제5 모스 트랜지스터(P5)를 통하여 흐르는 전류(I5)에 의해서도 출력신호(OUT)의 전하를 방전시킨다. 따라서, 버퍼회로(20)는 입력신호(IN)가 '로우'에서 '하이'로 변할 때 출력신호(OUT)을 '하이레벨'에서 '로우레벨'로 빨리 전환시킨다.
그리고, 전원 전압(VCC)이 노이즈(noise) 또는 흔들림(fluctuation)으로 인하여 전원 전압(VCC) 2.5V의 전압 레벨이 낮아질 경우 예컨대, 1.8V 정도로 낮아질 경우, 버퍼 회로(20)의 출력신호(OUT)은 낮아진 전원 전압(VCC)으로 인하여 제1 및 제2 모스 트랜지스터(N1 및 N2)를 통하여 흐르는 전류량(I1및 I2)이 작아지더라도 종래의 기술에 비해 제5 모스 트랜지스터(P5)를 통하여 흐르는 전류(I5)에 의하여 '로우레벨'로 빨리 전환한다.
따라서, 버퍼 회로(20)는 전원 전압(VCC) 레벨이 낮아지더라도 출력 신호(OUT)의 '하이레벨'에서 '로우레벨'로의 전환이 지연되지 않는다. 그리하여 버퍼 회로(20)는 출력 신호(OUT)의 '하이레벨'에서 '로우레벨'로의 전환과 '로우레벨'에서 '하이레벨'로의 전환 사이에 스큐(skew)를 최소화할 수 있다.
또한, 출력신호(OUT)의 전압 레벨이 '로우레벨'인 경우에, 버퍼 회로(20)의 출력신호(OUT)은 제5 모스 트랜지스터(P5)를 통하여 항상 흐르는 전류(I5)에 의하여 출력신호(OUT) 전압 레벨의 변동이 생기지 않기 때문에 안정적이다.
제2 실시예
도 3은 본 발명의 제2 실시예에 따른 버퍼 회로를 나타내는 도면이다. 이를 참조하면, 도 3의 버퍼 회로(30)는 도 2의 버퍼 회로(20)와 동작상 거의 동일하다. 다만, 도 3의 제1 도전형의 모스 트랜지스터(N3)와 도 2의 제5 모스 트랜지스터(P5) 사이에 차이가 있을 뿐이다. 따라서, 본 명세서에서는 도 2의 버퍼 회로(20)와 중복되는 부분에 대한 기술은 생략하고 제1 도전형의 모스 트랜지스터(N3)에 대해서만 기술하고자 한다.
도 3의 제1 도전형 모스 트랜지스터(N3)는 차동 증폭기(22)의 제2 모스 트랜지스터(N2)와 병렬로 연결되며 입력신호(IN)에 의하여 게이팅되어 버퍼 회로(30)의 출력신호(OUT)이 '접지 전압'쪽의 레벨로 응답할 때 그 응답 속도를 증가시킨다.
도 3을 참조하면, 버퍼 회로(30)의 출력신호(OUT)은 입력신호(IN)가 '로우'일 경우 제1 도전형 모스 트랜지스터(N3)는 '턴-오프'되어 차동 증폭기(22)의 제4 모스 트랜지스터(P4)를 통하여 드라이빙(driving)되는 전류량(I4)에 의하여 '하이레벨'을 갖는다.
또한, 버퍼 회로(30)의 출력신호(OUT)은 입력신호(IN)가 '하이'일 경우 제1 도전형 모스 트랜지스터(N3)는 '턴-온'되어 차동증폭기(22)의 제2 모스 트랜지스터(N2)를 흐르는 전류량(I2) 및 제1 도전형 모스 트랜지스터(N3)를 통하여 흐르는 전류(I3)에 의하여 출력신호(OUT)의 전하를 방전시켜 출력신호(OUT)은 '로우레벨'이 된다.
이러한 버퍼 회로(30)에서는 제1 실시예의 버퍼 회로(20)와는 달리 입력신호(IN)가 '로우'일 경우, 접지 전압(VSS)으로 항상 흐르는 전류(I5, 도 2 참조)가 없기 때문에 전력 소모를 최소화할 수 있다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 버퍼 회로는 차동 증폭기의 출력신호가 '접지 전압'쪽의 레벨로 응답할 때 그 응답 속도를 증가시키는 모스 트랜지스터에 의하여 그 출력신호을 '하이레벨'에서 '로우레벨'로 빨리 전환시킨다. 그리하여 전원 전압 레벨이 낮아지더라도 출력 신호(OUT)의 '하이레벨'에서 '로우레벨'로의 전환과 '로우레벨'에서 '하이레벨'로의 전환 사이에 스큐(skew)를 최소화할 수 있다.
또한, '로우레벨'의 출력신호를 유지시키는데 안정적이며 소비 전력을 최소화 할 수 있다.

Claims (2)

  1. 입력신호와 소정의 기준 전압을 비교하여 출력신호를 발생하는 버퍼회로에 있어서, 상기 버퍼 회로는
    전류 소오스로 작용하는 제1 도전형의 제1 모스 트랜지스터, 상기 제1 모스 트랜지스터의 전류 미러(mirror)로 작용하여 상기 출력신호를 발생하는 제1 도전형의 제2 모스 트랜지스터, 상기 기준 전압에 의하여 게이팅되며 상기 제1 모스 트랜지스터로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터 및 상기 입력 신호에 의하여 게이팅되며 상기 제2 모스 트랜지스터에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터를 갖는 차동 증폭기; 및
    상기 제2 모스 트랜지스터와 병렬로 연결되며 기판 전압에 의하여 게이팅 되며, 상기 차동 증폭기의 상기 출력신호가 접지 전압쪽의 레벨로 응답할 때 상기 출력신호를 풀-다운하는 제 2도전형의 제 5모스 트랜지스터를 구비하는 것을 특징으로 하는 버퍼 회로.
  2. 입력신호와 소정의 기준 전압을 비교하여 출력신호를 발생하는 버퍼회로에 있어서, 상기 버퍼 회로는
    전류 소오스로 작용하는 제1 도전형의 제1 모스 트랜지스터, 상기 제1 모스 트랜지스터의 전류 미러(mirror)로 작용하여 상기 출력신호를 발생하는 제1 도전형의 제2 모스 트랜지스터, 상기 기준 전압에 의하여 게이팅되며 상기 제1 모스 트랜지스터로 전류를 공급하는 제2 도전형의 제3 모스 트랜지스터 및 상기 입력 신호에 의하여 게이팅되며 상기 제2 모스 트랜지스터에 전류를 공급하는 제2 도전형의 제4 모스 트랜지스터를 갖는 차동 증폭기; 및
    상기 제2 모스 트랜지스터와 병렬로 연결되고 상기 입력신호에 의하여 게이팅 되며 상기 차동 증폭기의 상기 출력신호가 접지 전압쪽의 레벨로 응답할 때 상기 출력신호를 풀-다운하는 제 1도전형의 제 3모스 트랜지스터를 구비하는 것을 특징으로 하는 버퍼 회로.
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