JPH0437217A

JPH0437217A - 論理レベル変換回路

Info

Publication number: JPH0437217A
Application number: JP2143079A
Authority: JP
Inventors: Setsushi Kamuro; 節史禿
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】、［産業上の利用分野］本発明は、互いに異なる電源電圧が供給されてる論理レ
ベル変換回路に関する。

［従来の技術］ＬＳＩ（大規模集積回路）の消費電力を抑制する場合、
ＬＳＩの内部回路を低い電源電圧Ｖ。。。

で駆動させ、ＬＳＩの周辺回路を内部回路の駆動電圧よ
り高い電源電圧ＶＤＤ２で駆動させることが行われてい
る。そのためには、これら周辺回路と内部回路との間に
は論理レベル変換回路を設けるが必要がある。

第２図は従来の論理レベル変換回路を示している。

同図に示すように、入力端子を１０とするＮチャンネル
ＭＯＳ（メタルオキサイドセミコンダクタ）トランジス
タ（以下ＮＭＯＳトランジスタとする）１１とＰチャン
ネルＭＯＳ）ランジスタ（以下ＰＭＯＳトランジスタ）
１２とによりＣＭＯＳインバータエ３が構成されている
。このＣＭＯＳインバータ１３は、ＮＭＯ８）ランジス
タ１４とＰＭＯ３）ランジスタ１５とで構成されたＣＭ
ＯＳインバータＩ６に接続されている。ＣＭＯＳインバ
ータ１３の電源端子には電源電圧ＶＤＤＩが印加されて
おり、ＣＭＯＳインバータ１６の電源端子にはＶ。０１
より高し）電源電圧ＶＤＤ２が印加されている。

デジタル信号が入力端子１０に印加されるとＣＭＯＳイ
ンバータ１３によって位相が反転される。この位相の反
転された信号がＣＭＯＳインノく一夕１６に入力されて
再度反転されることにより、入力信号と同位相であって
入力信号より高０レベルのデジタル信号が出力端子１７
から出力される。

第３図は従来の他の論理レベル変換回路を示している。

この回路と第２図に示した論理レベル変換回路との相違
点は、ＣＭＯＳインバータ１８のＰＭＯＳトランジスタ
１９のゲート電極が接地されて０ることにある。このよ
うな構成によってＮＭＯＳトランジスタ２０がオン状態
時にはＰＭＯＳトランジスタ１９には常に一定の電流が
流れることとなる。即ち、ＰＭＯＳトランジスタ１９が
ＮＭＯＳトランジスタ２０の負荷素子として動作する。

従って、第２図に示した論理レベル変換回路と同様に、
入力端子２２を介して入力されたデジタル信号と同位相
でかつこの入力信号より高いレベルを有するデジタル信
号が出力端子２３から出力される。

［発明が解決しようとする課題］第３図に示した従来の回路では、「０」論理レベルの信
号電圧が入力端子２２へ印加されると、これがＣＭＯＳ
インバータ２１で反転され、その結果「１」論理レベル
の信号電圧がＮＭＯ８）ランジスタ２０のゲート電極へ
印加される。これによってＮＭＯＳトランジスタ２０が
導通状態となるため、インバータ１８に貫通電流が流れ
てしまう。

また第２図に示した回路では、例えば入力端子１０を介
して「０」論理レベルの信号が印加されたときＣＭＯＳ
インバータ１３の出力信号は「１」論理レベルとなる。

この「１」論理レベルの信号がＣＭＯＳインバータ１６
に印加される。このときＣＭＯＳインバータ１３の「１
」論理レベルの出力電圧はＣＭＯＳインバータ１６の「
１」論理レベルの電圧より低くなっている。このため、
ＣＭＯＳインバータ１６のＰＭＯＳトランジスタ１５は
完全な遮断状態とならず、ＣＭＯＳインバータ１６を介
して電圧ＶＤＤ２の電源からアース側に向って貫通電流
が流れてしまう。

従って本発明の目的は、このような貫通電流が流れるの
を阻止できる論理レベル変換回路を提供することにある
。

［課題を解決するための手段］上述の目的は本発明によれば、第１の電源電圧が供給さ
れる第１のインバータと、第１のインバータの出力端子
に入力端子が接続されており、第１の電源電圧より高い
第２の電源電圧を供給する供給端及び接地端間に互いに
直列接続された２つのトランジスタを有する第２のイン
バータと、出力端子がトランジスタのうちの一方のゲー
ト電極に接続されており、他方のトランジスタが導通状
態となる場合に一方のトランジスタが遮断状態となるよ
うにゲート電極に印加される出力電圧を制御する制御手
段とを備えていることにより達成される。

［作用］第１のインバータに「０」論理レベルの信号電圧が印加
されると、その出力端子電圧は「１」論理レベルとなる
。この出力端子電圧が第２のインバータの一方のトラン
ジスタのゲート電極に印加されるのでこの一方のトラン
ジスタは導通状態となる。一方、「０」論理レベルの信
号電圧は制御手段にも印加される。これにより制御手段
は第２のインバータの他方のトランジスタを遮断状態と
する。これとは逆に、第１のインバータに「１」論理レ
ベルの信号電圧が印加されると、その出力端子電圧は「
０」論理レベルとなる。この出力端子電圧が第２のイン
バータの一方のトランジスタのゲート電極に印加される
ので、この一方のトランジスタは遮断状態となる。一方
、「１」論理レベルの信号電圧は制御手段にも印加され
る。これにより制御手段は第２のインバータの他方のト
ランジスタを導通状態とする。

［実施例コ以下、本発明による論理レベル変換回路を実施例により
詳細に説明する。

第１図は本発明の一実施例として論理レベル変換回路を
示している。

同図に示すように、入力端子３１かＰＭＯ３Ｉ−ランジ
スタ３２のゲート電極とＮＭＯＳトランジスタ３３のゲ
ート電極とに接続されている。ＰＭＯＳ）ランジスタ３
２のソースには第１の電源電圧の一例である電源電圧Ｖ
ＤＤＩ　　（例えば１．５ボルト）が供給されており、
ＮＭＯＳトランジスタ３３のソースは接地されている。

ＰＭＯＳ）ランジスタ３２のドレインとＮＭＯ３）ラン
ジスタ３３のドレインとが接続されて第１のインバータ
の一例であるインバータ３４を形成している。

このインバータ３４の出力はＮＭＯＳトランジスタ３５
のゲート電極に接続されている。ＮＭＯＳトランジスタ
３５のドレインは出力端子３６に接続されており、ＮＭ
ＯＳトランジスタ３５のソースは接地されている。

ＮＭＯ３）ランジスタ３７のゲート電極は入力端子３１
と接続されており、このＮＭＯＳトランジスタ３７のソ
ースは接地されている。ＮＭＯ３）ランジスタ３７のド
レインはＰＭＯＳ）ランジスタ３８のゲート電極と接続
されており、ＮＭＯ５）ランジスタ３７のドレインはＰ
ＭＯＳ）ランジスタ３９のドレインにも接続されている
。尚、ＮＭＯＳトランジスタ３７とＰＭＯＳトランジス
タ３９とで制御回路の一例を形成している。

ＰＭＯＳトランジスタ３８及び３９のソースには第１の
電源電圧より高い第２の電源電圧の一例である電圧ＶＤ
Ｄ２　　（例えば３ボルト又は５ボルト）がそれぞれ供
給されている。なお、ＰＭＯＳトランジスタ３８のソー
スを供給端とする。

ＰＭＯＳトランジスタ３８のドレインは出力端子３６と
接続されており、ＰＭＯＳトランジスタ３９のゲート電
極も出力端子３６と接続されている。なお、ＮＭＯ８）
ランジスタ３５とＰＭＯＳ）ランジスタ３８とで第２の
インバータの一例であるインバータ４０が形成されてい
る。

次に本実施例の論理レベル変換回路の動作について第１
図を参照して説明する。

同図に示すように、入力端子３１を介して入力される入
力信号が、例えば約１．５ボルト（「１」論理レベル）
のとき、ＰＭＯＳトランジスタ３２は遮断状態となり、
ＮＭＯＳトランジスタ３３は導通状態となるのでインバ
ータ３４の出力はほぼＯボルト（「０」論理レベル）と
なる。この「０」論理レベルの電圧がＮＭＯ８）ランジ
スタ３５のゲート電極に印加され、ＮＭＯＳトランジス
タ３５は遮断状態となる。

また入力端子３Ｉを介してＮＭＯ５）ランジスタ３７の
ゲート電極にも約１．５ボルト（「１」論理レベル）の
信号電圧が印加されているので、ＮＭＯＳトランジスタ
３７は導通状態となる。これによりＰＭＯＳトランジス
タ３８のゲート電極の電圧はほぼ０ボルト（「０」論理
レベル）となり、ＰＭＯＳトランジスタ３３は導通状態
となる。従って出力端子３６からほぼ第２の電源電圧、
例えば３ボルト（「１」論理レベル）の電圧が出力され
る。なおこのときＰＭＯＳトランジスタ３９のゲート電
極にはほぼ３ボルト（「１」論理レベル）の電圧が印加
されているのでＰＭＯＳ）ランジスタ３９は遮断状態と
なっている。

一方、出力端子３６の電圧が仮に低い電圧であってＰＭ
ＯＳトランジスタ３９か導通状態となるとしても、ＮＭ
ＯＳトランジスタ３７とＰＭＯＳトランジスタ３９との
それぞれのゲート幅やゲート長を適当な長さに形成する
ことによりＰＭＯＳ）ランジスタ３８が導通状態となる
ようなゲート電圧を与えることができる。その結果、Ｐ
ＭＯＳトランジスタ３８は導通状態となり、出力端子３
６の電圧は高電圧、即ち電源電圧Ｖ。Ｄ２まで上昇し、
最終的にはＰＭＯＳトランジスタ３９が遮断状態となり
、ＰＭＯＳトランジスタ３８のゲート電圧がほぼ接地電
圧となる。

これとは逆に、入力端子３１を介して入力される入力信
号電圧が約０ボルト（「０」論理レベル）のとき、ＰＭ
ＯＳ）ランジスタ３２は導通状態となり、ＮＭＯＳトラ
ンジスタ３３は遮断状態となる。

このためインバータ３４の出力端子電圧は約１．５ボル
ト（「１」論理レベル）となる。このためＮＭＯＳトラ
ンジスタ３５のゲート電極の電圧は約１．５ボルト（「
１」論理レベル）となり、ＮＭＯ８）ランジスタ３５は
導通状態となる。これによって出力端子３６の電圧は約
０ボルト（ｒＯＪ論理レベル）となる。このときＰＭＯ
８）ランジスタ３９のゲト電極には約０ボルト（「ＯＪ
論理レベル）の電圧が印加されるので、ＰＭＯＳトラン
ジスタ３９は導通状態となる。これによりＰＭＯＳトラ
ンジスタ３８のゲート電極にはほぼ３ボルト（「１」論
理レベル）の電圧が印加されるのでＰＭＯ３）ランジス
タ３８は遮断状態となる。

このＰＭＯ３）ランジスタ３８のゲート電極に印加され
る「１」論理レベルの電圧は、インバータ３４に入力さ
れる「１」論理レベルの電圧より高い電圧であって、Ｐ
ＭＯＳトランジスタ３８を完全に遮断することができる
電圧である。

このとき入力端子３１を介してＮＭＯ８）ランジスタ３
７のゲート電極に印加される電圧は約Ｏポル）（ｒＯＪ
論理レベル）であるので、ＮＭＯＳトランジスタ３７は
遮断状態となる。

一方、ＰＭＯ８）ランジスタ３８のゲート電圧が仮に低
い電圧であってＰＭＯ８ｈランジスタ３８が導通状態と
なっていても、ＮＭＯＳトランジスタ３５とＰＭＯ３）
ランジスタ３８とのそれぞれのゲート幅やゲート長を適
当な長さに形成することにより、ＰＭＯＳトランジスタ
３９が導通状態となる出力端子電圧を与えることができ
る。この結果、ＰＭＯＳトランジスタ３８のゲート電圧
はＶ　ｏ　Ｄ　２に向かって上昇し、最終的にはＰＭＯ
Ｓトランジスタ３８が遮断状態となり、出力端子３６の
電圧はほぼ接地電圧となる。

このような本実施例の論理レベル変換回路は、入力信号
電圧が「０」論理レベルのときに第２のインバータを構
成している２つのトランジスタの一方のトランジスタが
完全に遮断されるので貫通電流が第２のインバータに流
れるのを阻止することができる。

尚、本実施例ではインバータはＮＭＯ３）ランジスタと
ＰＭＯＳトランジスタとで構成されているが、これに限
らずＮＭＯ３）ランジスタのみで構成してもバイポーラ
トランジスタや他のトランジスタで構成してもよい。

［発明の効果］以上詳細に説明したように本発明によれば、第１の電源
電圧が供給される第１のインバータと、第１のインバー
タの出力端子に入力端子が接続されており、第１の電源
電圧より高い第２の電源電圧を供給する供給端及び接地
端間に互いに直列接続された２つのトランジスタを有す
る第２のインバータと、出力端子がトランジスタのうち
の一方のゲート電極に接続されており、他方のトランジ
スタが導通状態となる場合に一方のトランジスタが遮断
状態となるようにゲート電極に印加される出力電圧を制
御する制御手段とを備えているので、貫通電流が第２の
インバータに流れるのを阻止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての論理レベル変換回路
、第２図は従来の論理レベル変換回路、第３図は従来の
他の論理レベル変換回路である。３１・・・・・・入力端子、３４．４０・・・・・・イ
ンバータ、３６・・・・・・出力端子、３３．３５．３
７・・・・・・ＮＭＯ８）ランジスタ、３２．３８．３
９・・・・・・ＰＭＯＳトランジスタ。伐埋人弁理士　船山

Claims

【特許請求の範囲】

第１の電源電圧が供給される第１のインバータと、該第
１のインバータの出力端子に入力端子が接続されており
、前記第１の電源電圧より高い第２の電源電圧を供給す
る供給端及び接地端間に互いに直列接続された２つのト
ランジスタを有する第２のインバータと、出力端子が前
記トランジスタのうちの一方のゲート電極に接続されて
おり、他方のトランジスタが導通状態となる場合に該一
方のトランジスタが遮断状態となるように前記ゲート電
極に印加される出力電圧を制御する制御手段とを備えて
いることを特徴とする論理レベル変換回路。