JPH04280512A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04280512A JPH04280512A JP3043702A JP4370291A JPH04280512A JP H04280512 A JPH04280512 A JP H04280512A JP 3043702 A JP3043702 A JP 3043702A JP 4370291 A JP4370291 A JP 4370291A JP H04280512 A JPH04280512 A JP H04280512A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output terminal
- input terminal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000005669 field effect Effects 0.000 claims description 7
- 230000008859 change Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】〔目次〕
産業上の利用分野
従来の技術（図３）
発明が解決しようとする課題
課題を解決するための手段（図１）
作用
実施例（図２）
発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、更に詳しく言えば、ディプレッション型
のトランジスタを含むオプション増幅回路の低消費電力
化を図る回路に関するものである。
るものであり、更に詳しく言えば、ディプレッション型
のトランジスタを含むオプション増幅回路の低消費電力
化を図る回路に関するものである。
【０００３】近年、半導体集積回路（以下ＬＳＩという
）装置の高性能化及び高機能化が図られ、一方、その低
消費電力化が図られている。
）装置の高性能化及び高機能化が図られ、一方、その低
消費電力化が図られている。
【０００４】例えば、電源ＯＮと共に非反転，反転固定
論理値「０」，「１」を固定出力するオプション増幅回
路では、ノーマリオン機能をするディプレッション型の
トランジスタと、通常のエンハンスメント型のトランジ
スタとが同一の製造プロセスにより閾値制御が行われて
いる。
論理値「０」，「１」を固定出力するオプション増幅回
路では、ノーマリオン機能をするディプレッション型の
トランジスタと、通常のエンハンスメント型のトランジ
スタとが同一の製造プロセスにより閾値制御が行われて
いる。
【０００５】このため、オプション回路のスタンバイ（
待機状態）時にバッファ用インバータの電源線／接地線
間に直流貫通電流が流れることがある。このことで、半
導体集積回路装置の低消費電力化の妨げとなっている。
待機状態）時にバッファ用インバータの電源線／接地線
間に直流貫通電流が流れることがある。このことで、半
導体集積回路装置の低消費電力化の妨げとなっている。
【０００６】そこで、前段回路のディプレッション型の
トランジスタの閾値電圧がばらついた場合であっても、
その出力電位の安定化を図り、次段出力回路の貫通電流
を極力抑制することができる半導体集積回路装置が望ま
れている。
トランジスタの閾値電圧がばらついた場合であっても、
その出力電位の安定化を図り、次段出力回路の貫通電流
を極力抑制することができる半導体集積回路装置が望ま
れている。
【０００７】
【従来の技術】図３（ａ），（ｂ）は、従来例に係る説
明図である。図３（ａ）は、従来例に係る半導体集積回
路装置の構成図を示している。
明図である。図３（ａ）は、従来例に係る半導体集積回
路装置の構成図を示している。
【０００８】同図（ａ）において、電源ＯＮと共に非反
転，反転固定論理値「０」，「１」を固定出力するオプ
ション増幅回路を集積した半導体集積回路装置は、オプ
ション回路１，バッファ用インバータ２から成る。
転，反転固定論理値「０」，「１」を固定出力するオプ
ション増幅回路を集積した半導体集積回路装置は、オプ
ション回路１，バッファ用インバータ２から成る。
【０００９】すなわち、オプション回路１は電源線ＶＤ
Ｄと接地線ＧＮＤとの間に直列に接続されたｎ型のＭＯ
ＳトランジスタＴ１，Ｔ２から成り、該ｎ型のＭＯＳト
ランジスタＴ１がディプレッション型のトランジスタ，
ｎ型のＭＯＳトランジスタＴ２がエンハンスメント型の
トランジスタにより構成されている。また、オプション
回路１の入力端Ｇｎは接地線ＧＮＤに接続されている。
Ｄと接地線ＧＮＤとの間に直列に接続されたｎ型のＭＯ
ＳトランジスタＴ１，Ｔ２から成り、該ｎ型のＭＯＳト
ランジスタＴ１がディプレッション型のトランジスタ，
ｎ型のＭＯＳトランジスタＴ２がエンハンスメント型の
トランジスタにより構成されている。また、オプション
回路１の入力端Ｇｎは接地線ＧＮＤに接続されている。
【００１０】バッファ用インバータ２は電源線ＶＤＤと
接地線ＧＮＤとの間に直列に接続されたｐ型のＭＯＳト
ランジスタＴ３及びｎ型のＭＯＳトランジスタＴ４から
成り、該バッファ用インバータ２の入力端Ｇｐｎが第１
のオプション回路１の出力端Ｄｄに接続されている。
接地線ＧＮＤとの間に直列に接続されたｐ型のＭＯＳト
ランジスタＴ３及びｎ型のＭＯＳトランジスタＴ４から
成り、該バッファ用インバータ２の入力端Ｇｐｎが第１
のオプション回路１の出力端Ｄｄに接続されている。
【００１１】当該半導体集積回路装置の機能は、まず、
電源がＯＮされると共にトランジスタＴ１がノーマリオ
ン動作を継続することにより、オプション回路１の出力
端Ｄｄを「Ｈ」レベルに引き上げる。また、バッファ用
インバータ２のトランジスタＴ３がＯＦＦし、トランジ
スタＴ４がＯＮする。これにより、オプション回路１の
出力端Ｄｄから非反転固定論理値「１」が出力され、バ
ッファ用インバータ２の出力端Ｄｐｎから反転固定論理
値「０」が出力される。
電源がＯＮされると共にトランジスタＴ１がノーマリオ
ン動作を継続することにより、オプション回路１の出力
端Ｄｄを「Ｈ」レベルに引き上げる。また、バッファ用
インバータ２のトランジスタＴ３がＯＦＦし、トランジ
スタＴ４がＯＮする。これにより、オプション回路１の
出力端Ｄｄから非反転固定論理値「１」が出力され、バ
ッファ用インバータ２の出力端Ｄｐｎから反転固定論理
値「０」が出力される。
【００１２】
【発明が解決しようとする課題】ところで、従来例によ
ればオプション回路１のノーマリオン機能をするディプ
レッション型のトランジスタＴ１と、エンハンスメント
型のトランジスタＴ２が同一の製造プロセスにより不純
物イオンが注入制御され、その閾値制御が行われている
。
ればオプション回路１のノーマリオン機能をするディプ
レッション型のトランジスタＴ１と、エンハンスメント
型のトランジスタＴ２が同一の製造プロセスにより不純
物イオンが注入制御され、その閾値制御が行われている
。
【００１３】このため、オプション回路１のスタンバイ
（待機状態）時に、エンハンスメント型のトランジスタ
Ｔ２の閾値電圧のばらつきにより、バッファ用インバー
タ２の電源線ＶＤＤ／接地線ＧＮＤ間に、直流貫通電流
Ｉｐｎが流れることがある。
（待機状態）時に、エンハンスメント型のトランジスタ
Ｔ２の閾値電圧のばらつきにより、バッファ用インバー
タ２の電源線ＶＤＤ／接地線ＧＮＤ間に、直流貫通電流
Ｉｐｎが流れることがある。
【００１４】これは、図３（ｂ）に示すようにバッファ
用インバータ２の入力端Ｇｐｎが完全に「Ｈ」レベルに
引き上げられないためである。一般に、ディプレッショ
ン型のトランジスタＴ１の閾値電圧Ｖｔｈの制御が困難
であること、また、製造プロセスによる閾値制御のばら
つきによりオプション回路の出力電位（例えば４．５
〔Ｖ〕）が十分に電源電位（例えば５〔Ｖ〕）まで立ち
上がらないためと考えられる。
用インバータ２の入力端Ｇｐｎが完全に「Ｈ」レベルに
引き上げられないためである。一般に、ディプレッショ
ン型のトランジスタＴ１の閾値電圧Ｖｔｈの制御が困難
であること、また、製造プロセスによる閾値制御のばら
つきによりオプション回路の出力電位（例えば４．５
〔Ｖ〕）が十分に電源電位（例えば５〔Ｖ〕）まで立ち
上がらないためと考えられる。
【００１５】これにより、バッファ用インバータ２のト
ランジスタＴ３が完全にＯＦＦ状態とならずに、トラン
ジスタＴ３，Ｔ４のドレインＤｐ／ソースＳｎ間に直流
貫通電流Ｉｐｎが流れるものである。このことで、半導
体集積回路装置の低消費電力化の妨げとなるという問題
がある。
ランジスタＴ３が完全にＯＦＦ状態とならずに、トラン
ジスタＴ３，Ｔ４のドレインＤｐ／ソースＳｎ間に直流
貫通電流Ｉｐｎが流れるものである。このことで、半導
体集積回路装置の低消費電力化の妨げとなるという問題
がある。
【００１６】本発明は、かかる従来例の問題点に鑑みて
創作されたものであり、前段回路のディプレッション型
のトランジスタの閾値電圧がばらついた場合であっても
、その出力電位の安定化を図り、次段出力回路の貫通電
流を極力抑制することが可能となる半導体集積回路装置
の提供を目的とする。
創作されたものであり、前段回路のディプレッション型
のトランジスタの閾値電圧がばらついた場合であっても
、その出力電位の安定化を図り、次段出力回路の貫通電
流を極力抑制することが可能となる半導体集積回路装置
の提供を目的とする。
【００１７】
【課題を解決するための手段】図１は、本発明に係る半
導体集積回路装置の原理図である。
導体集積回路装置の原理図である。
【００１８】本発明の半導体集積回路装置は図１に示す
ように、第１，第２のトランジスタ回路１１，１２と帰
還用トランジスタＴｆとが具備され、前記第１のトラン
ジスタ回路１１の出力端Ｄｄが第２のトランジスタ回路
１２の入力端Ｇｐｎに接続され、前記第２のトランジス
タ回路１２が第１，第２の電源ＶＤＤ，ＧＮＤ間に接続
され、前記帰還用トランジスタＴｆが第１の電源ＶＤＤ
と前記第２のトランジスタ回路１２の入力端Ｇｐｎの間
に接続され、かつ、該帰還用トランジスタＴｆのゲート
Ｇｆが前記第２のトランジスタ回路１２の出力端Ｄｐｎ
に接続され、前記第２のトランジスタ回路１２の出力が
前記帰還用トランジスタＴｆを介して第２のトランジス
タ回路１２の入力端Ｇｐｎに正帰還されていることを特
徴とする。
ように、第１，第２のトランジスタ回路１１，１２と帰
還用トランジスタＴｆとが具備され、前記第１のトラン
ジスタ回路１１の出力端Ｄｄが第２のトランジスタ回路
１２の入力端Ｇｐｎに接続され、前記第２のトランジス
タ回路１２が第１，第２の電源ＶＤＤ，ＧＮＤ間に接続
され、前記帰還用トランジスタＴｆが第１の電源ＶＤＤ
と前記第２のトランジスタ回路１２の入力端Ｇｐｎの間
に接続され、かつ、該帰還用トランジスタＴｆのゲート
Ｇｆが前記第２のトランジスタ回路１２の出力端Ｄｐｎ
に接続され、前記第２のトランジスタ回路１２の出力が
前記帰還用トランジスタＴｆを介して第２のトランジス
タ回路１２の入力端Ｇｐｎに正帰還されていることを特
徴とする。
【００１９】なお、前記半導体集積回路装置において、
前記第１のトランジスタ回路１１が第１，第２の電源Ｖ
ＤＤ，ＧＮＤ間に接続され、前記第１のトランジスタ回
路１１にディプレッション型の電界効果トランジスタＴ
ｄが含まれ、かつ、該第１のトランジスタ回路１１の入
力端Ｇｄが第２の電源ＧＮＤに接続されていることを特
徴とし、上記目的を達成する。
前記第１のトランジスタ回路１１が第１，第２の電源Ｖ
ＤＤ，ＧＮＤ間に接続され、前記第１のトランジスタ回
路１１にディプレッション型の電界効果トランジスタＴ
ｄが含まれ、かつ、該第１のトランジスタ回路１１の入
力端Ｇｄが第２の電源ＧＮＤに接続されていることを特
徴とし、上記目的を達成する。
【００２０】
【作用】本発明の半導体集積回路装置によれば、図１に
示すように第１，第２のトランジスタ回路１１，１２と
帰還用トランジスタＴｆとが具備され、該帰還用トラン
ジスタＴｆが第１の電源ＶＤＤと第２のトランジスタ回
路１２の入力端Ｇｐｎの間に接続され、かつ、そのゲー
トＧｆが第２のトランジスタ回路１２の出力端Ｄｐｎに
接続されている。
示すように第１，第２のトランジスタ回路１１，１２と
帰還用トランジスタＴｆとが具備され、該帰還用トラン
ジスタＴｆが第１の電源ＶＤＤと第２のトランジスタ回
路１２の入力端Ｇｐｎの間に接続され、かつ、そのゲー
トＧｆが第２のトランジスタ回路１２の出力端Ｄｐｎに
接続されている。
【００２１】例えば、電源ＶＤＤがＯＮされると共に第
１のトランジスタ回路１１のディプレッション型の電界
効果トランジスタＴｄのノーマリオン動作によって、該
回路１１の出力端Ｄｄが「Ｈ」レベルに引き上げられ、
第２のトランジスタ回路１２が活性化する。この際に、
ｐ型の電界効果トランジスタＴｐから成る帰還用トラン
ジスタＴｆが第２のトランジスタ回路１２の「Ｌ」レベ
ルの電位変化を受けて、該トランジスタＴｆがＯＮ動作
をする。これにより、第２のトランジスタ回路１２の入
力端Ｇｐｎが第１の電源ＶＤＤに強制的に立ち上げられ
、例えば、同回路１２の第１の電源ＶＤＤに接続された
ｐ型の電界効果トランジスタＴｐが完全にＯＦＦ動作を
する。なお、当該装置の論理出力値は従来例と同様に第
１のトランジスタ１１の出力端Ｄｄから非反転固定論理
値「１」が出力され、第２のトランジスタ１２の出力端
Ｄｐｎから反転固定論理値「０」が出力される。
１のトランジスタ回路１１のディプレッション型の電界
効果トランジスタＴｄのノーマリオン動作によって、該
回路１１の出力端Ｄｄが「Ｈ」レベルに引き上げられ、
第２のトランジスタ回路１２が活性化する。この際に、
ｐ型の電界効果トランジスタＴｐから成る帰還用トラン
ジスタＴｆが第２のトランジスタ回路１２の「Ｌ」レベ
ルの電位変化を受けて、該トランジスタＴｆがＯＮ動作
をする。これにより、第２のトランジスタ回路１２の入
力端Ｇｐｎが第１の電源ＶＤＤに強制的に立ち上げられ
、例えば、同回路１２の第１の電源ＶＤＤに接続された
ｐ型の電界効果トランジスタＴｐが完全にＯＦＦ動作を
する。なお、当該装置の論理出力値は従来例と同様に第
１のトランジスタ１１の出力端Ｄｄから非反転固定論理
値「１」が出力され、第２のトランジスタ１２の出力端
Ｄｐｎから反転固定論理値「０」が出力される。
【００２２】このため、第１のトランジスタ回路１１の
ディプレッション型のトランジスタの閾値電圧がばらつ
いた場合であっても、第１のトランジスタ回路１１のス
タンバイ（待機状態）時に、第１のトランジスタ回路１
１の出力端Ｄｄ，すなわち、第２のトランジスタ１２の
入力端Ｇｐｎの電位の安定化が図られる。このことで、
従来例のような第２のトランジスタ回路１２の第１，第
２の電源ＶＤＤ，ＧＮＤ間に流れていた直流貫通電流Ｉ
ｐｎを極力抑制することが可能となる。
ディプレッション型のトランジスタの閾値電圧がばらつ
いた場合であっても、第１のトランジスタ回路１１のス
タンバイ（待機状態）時に、第１のトランジスタ回路１
１の出力端Ｄｄ，すなわち、第２のトランジスタ１２の
入力端Ｇｐｎの電位の安定化が図られる。このことで、
従来例のような第２のトランジスタ回路１２の第１，第
２の電源ＶＤＤ，ＧＮＤ間に流れていた直流貫通電流Ｉ
ｐｎを極力抑制することが可能となる。
【００２３】これにより、オプション増幅回路等の半導
体集積回路装置の低消費電力化を図ることが可能となる
。
体集積回路装置の低消費電力化を図ることが可能となる
。
【００２４】
【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図２は、本発明の実施例に係る半導体集
積回路装置の構成図である。
て説明をする。図２は、本発明の実施例に係る半導体集
積回路装置の構成図である。
【００２５】図２において、電源ＯＮと共に非反転，反
転固定論理値「０」，「１」を固定出力するオプション
増幅回路を集積した半導体集積回路装置は、オプション
回路２１，バッファ用インバータ２２及びｐ型のＭＯＳ
トランジスタＴＰ２から成る。
転固定論理値「０」，「１」を固定出力するオプション
増幅回路を集積した半導体集積回路装置は、オプション
回路２１，バッファ用インバータ２２及びｐ型のＭＯＳ
トランジスタＴＰ２から成る。
【００２６】すなわち、オプション回路２１は第１のト
ランジスタ回路１１の一実施例であり、ディプレッショ
ン型のｎ型ＭＯＳトランジスタ（以下第１のトランジス
タという）Ｔｎｄとエンハンスメント型のｎ型ＭＯＳト
ランジスタ（以下第２のトランジスタという）Ｔｎｅと
から成る。第１のトランジスタＴｎｄのドレインＤｎは
、電源線ＶＤＤに接続され、そのソースＳｎが第２のト
ランジスタＴｎｅのドレインＤｎと共に接続されてバッ
ファ用インバータ２２の入力端Ｇｐｎに接続され、その
ゲートＧｎが第２のトランジスタＴｎｅのゲートＧｎと
共に接続されて接地線ＧＮＤに接続されている。なお、
第２のトランジスタＴｎｅのソースＳｎが接地線ＧＮＤ
に接続されている。
ランジスタ回路１１の一実施例であり、ディプレッショ
ン型のｎ型ＭＯＳトランジスタ（以下第１のトランジス
タという）Ｔｎｄとエンハンスメント型のｎ型ＭＯＳト
ランジスタ（以下第２のトランジスタという）Ｔｎｅと
から成る。第１のトランジスタＴｎｄのドレインＤｎは
、電源線ＶＤＤに接続され、そのソースＳｎが第２のト
ランジスタＴｎｅのドレインＤｎと共に接続されてバッ
ファ用インバータ２２の入力端Ｇｐｎに接続され、その
ゲートＧｎが第２のトランジスタＴｎｅのゲートＧｎと
共に接続されて接地線ＧＮＤに接続されている。なお、
第２のトランジスタＴｎｅのソースＳｎが接地線ＧＮＤ
に接続されている。
【００２７】バッファ用インバータ２２は第２のトラン
ジスタ回路１２の一実施例であり、エンハンスメント型
のｐ型ＭＯＳトランジスタ（以下第３のトランジスタと
いう）ＴＰ１とエンハンスメント型のｎ型ＭＯＳトラン
ジスタ（以下第４のトランジスタという）ＴＮ１とから
成る。第３のトランジスタＴＰ１のソースＳＰは、電源
線ＶＤＤに接続され、そのドレインＤｐが第４のトラン
ジスタＴＮ１のドレインＤｎと共に接続されてｐ型のＭ
ＯＳトランジスタＴＰ２のゲートＧｐと出力部に接続さ
れ、そのゲートＧｐが第４のトランジスタＴＮ１のゲー
トＧｎと共に接続されてオプション回路２１の出力端Ｄ
ｄに接続されている。なお、第４のトランジスタＴＮ１
のソースＳｎが接地線ＧＮＤに接続されている。
ジスタ回路１２の一実施例であり、エンハンスメント型
のｐ型ＭＯＳトランジスタ（以下第３のトランジスタと
いう）ＴＰ１とエンハンスメント型のｎ型ＭＯＳトラン
ジスタ（以下第４のトランジスタという）ＴＮ１とから
成る。第３のトランジスタＴＰ１のソースＳＰは、電源
線ＶＤＤに接続され、そのドレインＤｐが第４のトラン
ジスタＴＮ１のドレインＤｎと共に接続されてｐ型のＭ
ＯＳトランジスタＴＰ２のゲートＧｐと出力部に接続さ
れ、そのゲートＧｐが第４のトランジスタＴＮ１のゲー
トＧｎと共に接続されてオプション回路２１の出力端Ｄ
ｄに接続されている。なお、第４のトランジスタＴＮ１
のソースＳｎが接地線ＧＮＤに接続されている。
【００２８】ｐ型のＭＯＳトランジスタＴＰ２は帰還用
トランジスタＴｆの一実施例であり、オプション回路２
１の出力端Ｄｄの電位を強制的に立ち上げるものである
。 また、ｐ型のＭＯＳトランジスタ（以下第５のトランジ
スタという）ＴＰ２のソースＳｐが電源線ＶＤＤに接続
され、そのドレインＤｐがオプション回路２１の出力端
Ｄｄとバッファ用インバータ２２の入力端Ｇｐｎの接続
点に接続されている。また、第５のトランジスタＴＰ２
のゲートＧｐ（Ｇｆ）がバッファ用インバータ２２の出
力端Ｄｐｎに接続されている。
トランジスタＴｆの一実施例であり、オプション回路２
１の出力端Ｄｄの電位を強制的に立ち上げるものである
。 また、ｐ型のＭＯＳトランジスタ（以下第５のトランジ
スタという）ＴＰ２のソースＳｐが電源線ＶＤＤに接続
され、そのドレインＤｐがオプション回路２１の出力端
Ｄｄとバッファ用インバータ２２の入力端Ｇｐｎの接続
点に接続されている。また、第５のトランジスタＴＰ２
のゲートＧｐ（Ｇｆ）がバッファ用インバータ２２の出
力端Ｄｐｎに接続されている。
【００２９】このようにして、本発明の実施例に係る半
導体集積回路装置によれば、図２に示すようにオプショ
ン回路２１，バッファ用インバータ２２及び第５のトラ
ンジスタＴＰ２とが具備され、該第５のトランジスタＴ
Ｐ２が電源線ＶＤＤとバッファ用インバータ２２の入力
端Ｇｐｎの間に接続され、かつ、そのゲートＧｐがバッ
ファ用インバータ２２の出力端Ｄｐｎに接続されている
。
導体集積回路装置によれば、図２に示すようにオプショ
ン回路２１，バッファ用インバータ２２及び第５のトラ
ンジスタＴＰ２とが具備され、該第５のトランジスタＴ
Ｐ２が電源線ＶＤＤとバッファ用インバータ２２の入力
端Ｇｐｎの間に接続され、かつ、そのゲートＧｐがバッ
ファ用インバータ２２の出力端Ｄｐｎに接続されている
。
【００３０】例えば、電源線ＶＤＤがＯＮされると共に
、オプション回路２１のディプレッション型の電界効果
トランジスタＴｎｄのノーマリオン動作によって、該回
路２１の出力端Ｄｄが「Ｈ」レベルに引き上げられ、バ
ッファ用インバータ２２が活性化する。この際に、第５
のトランジスタＴＰ２がバッファ用インバータ２２の「
Ｌ」レベルの電位変化を受けて、該トランジスタＴＰ２
がＯＮ動作をする。これにより、バッファ用インバータ
２２の入力端Ｇｐｎが電源ＶＤＤに強制的に立ち上げら
れ、同インバータ２２の電源線ＶＤＤに接続された第３
のトランジスタＴＰ１が完全にＯＦＦ動作をする。。
、オプション回路２１のディプレッション型の電界効果
トランジスタＴｎｄのノーマリオン動作によって、該回
路２１の出力端Ｄｄが「Ｈ」レベルに引き上げられ、バ
ッファ用インバータ２２が活性化する。この際に、第５
のトランジスタＴＰ２がバッファ用インバータ２２の「
Ｌ」レベルの電位変化を受けて、該トランジスタＴＰ２
がＯＮ動作をする。これにより、バッファ用インバータ
２２の入力端Ｇｐｎが電源ＶＤＤに強制的に立ち上げら
れ、同インバータ２２の電源線ＶＤＤに接続された第３
のトランジスタＴＰ１が完全にＯＦＦ動作をする。。
【００３１】このため、オプション回路２１のディプレ
ッション型のトランジスタＴｎｄの閾値電圧がばらつい
た場合であっても、オプション回路２１のスタンバイ（
待機状態）時に、該回路２１の出力端Ｄｄ，すなわち、
バッファ用インバータ２２の入力端Ｇｐｎの電位の安定
化が図られる。このことで、従来例のようなバッファ用
インバータ２２の電源線ＶＤＤ／接地線ＧＮＤ間に流れ
ていた直流貫通電流Ｉｐｎを極力抑制することが可能と
なる。
ッション型のトランジスタＴｎｄの閾値電圧がばらつい
た場合であっても、オプション回路２１のスタンバイ（
待機状態）時に、該回路２１の出力端Ｄｄ，すなわち、
バッファ用インバータ２２の入力端Ｇｐｎの電位の安定
化が図られる。このことで、従来例のようなバッファ用
インバータ２２の電源線ＶＤＤ／接地線ＧＮＤ間に流れ
ていた直流貫通電流Ｉｐｎを極力抑制することが可能と
なる。
【００３２】これにより、オプション増幅回路の低消費
電力化を図ることが可能となる。
電力化を図ることが可能となる。
【００３３】なお、当該装置の論理出力値は従来例と同
様にオプション回路２１の出力端Ｄｄから非反転固定論
理値「１」が出力され、バッファ用インバータ２２の出
力端Ｄｐｎから反転固定論理値「０」が出力される。
様にオプション回路２１の出力端Ｄｄから非反転固定論
理値「１」が出力され、バッファ用インバータ２２の出
力端Ｄｐｎから反転固定論理値「０」が出力される。
【００３４】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば第１，第２のトランジスタ回路と帰
還用トランジスタとが具備され、該帰還用トランジスタ
が第１の電源と第２のトランジスタ回路の入力端の間に
接続され、かつ、そのゲートが第２のトランジスタ回路
の出力端に接続されている。
積回路装置によれば第１，第２のトランジスタ回路と帰
還用トランジスタとが具備され、該帰還用トランジスタ
が第１の電源と第２のトランジスタ回路の入力端の間に
接続され、かつ、そのゲートが第２のトランジスタ回路
の出力端に接続されている。
【００３５】このため、電源がＯＮされると共に第１の
トランジスタ回路の活性化によって、該回路の出力端が
「Ｈ」レベルに引き上げられ、第２のトランジスタ回路
１２が活性化する。この際に、帰還用トランジスタが第
２のトランジスタ回路の「Ｌ」レベルの電位変化を受け
て、該トランジスタがＯＮ動作をする。これにより、第
２のトランジスタ回路の入力端が電源電位に強制的に立
ち上げられ、第２のトランジスタ回路が完全に不活性状
態となる。このことで、第１のトランジスタ回路のディ
プレッション型のトランジスタの閾値電圧がばらついた
場合であっても、当該回路のスタンバイ時に、第１のト
ランジスタ回路の出力端の電位の安定化が図られ、従来
例のような第２のトランジスタ回路の電源間に流れてい
た直流貫通電流を極力抑制することが可能となる。
トランジスタ回路の活性化によって、該回路の出力端が
「Ｈ」レベルに引き上げられ、第２のトランジスタ回路
１２が活性化する。この際に、帰還用トランジスタが第
２のトランジスタ回路の「Ｌ」レベルの電位変化を受け
て、該トランジスタがＯＮ動作をする。これにより、第
２のトランジスタ回路の入力端が電源電位に強制的に立
ち上げられ、第２のトランジスタ回路が完全に不活性状
態となる。このことで、第１のトランジスタ回路のディ
プレッション型のトランジスタの閾値電圧がばらついた
場合であっても、当該回路のスタンバイ時に、第１のト
ランジスタ回路の出力端の電位の安定化が図られ、従来
例のような第２のトランジスタ回路の電源間に流れてい
た直流貫通電流を極力抑制することが可能となる。
【００３６】これにより、オプション増幅回路等の半導
体集積回路装置の低消費電力化の向上に寄与するところ
が大きい。
体集積回路装置の低消費電力化の向上に寄与するところ
が大きい。
【図１】本発明に係る半導体集積回路装置の原理図であ
る。
る。
【図２】本発明の実施例に係る半導体集積回路装置の構
成図である。
成図である。
【図３】従来例に係る半導体集積回路装置の構成図であ
る。
る。
１１…第１のトランジスタ回路、
１２…第２のトランジスタ回路、
Ｔｆ…帰還用トランジスタ、
Ｔｄ…ディプレッション型の電界効果トランジスタ、Ｖ
ＤＤ…第１の電源、 ＧＮＤ…第２の電源。
ＤＤ…第１の電源、 ＧＮＤ…第２の電源。
Claims (2)
- 【請求項１】 第１，第２のトランジスタ回路（１１
，１２）と帰還用トランジスタ（Ｔｆ）とが具備され、
前記第１のトランジスタ回路（１１）の出力端（Ｄｄ）
が第２のトランジスタ回路（１２）の入力端（Ｇｐｎ）
に接続され、前記第２のトランジスタ回路（１２）が第
１，第２の電源（ＶＤＤ，ＧＮＤ）間に接続され、前記
帰還用トランジスタ（Ｔｆ）が第１の電源（ＶＤＤ）と
前記第２のトランジスタ回路（１２）の入力端（Ｇｐｎ
）の間に接続され、かつ、該帰還用トランジスタ（Ｔｆ
）のゲート（Ｇｆ）が前記第２のトランジスタ回路（１
２）の出力端（Ｄｐｎ）に接続され、前記第２のトラン
ジスタ回路（１２）の出力が前記帰還用トランジスタ（
Ｔｆ）を介して第２のトランジスタ回路（１２）の入力
端（Ｇｐｎ）に正帰還されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置に
おいて、前記第１のトランジスタ回路（１１）が第１，
第２の電源（ＶＤＤ，ＧＮＤ）間に接続され、前記第１
のトランジスタ回路（１１）にディプレッション型の電
界効果トランジスタ（Ｔｄ）が含まれ、かつ、該第１の
トランジスタ回路（１１）の入力端（Ｇｄ）が第２の電
源（ＧＮＤ） に接続されていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043702A JPH04280512A (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043702A JPH04280512A (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280512A true JPH04280512A (ja) | 1992-10-06 |
Family
ID=12671151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043702A Pending JPH04280512A (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280512A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001125A (en) * | 1996-01-22 | 1999-12-14 | Meadox Medicals, Inc. | PTFE vascular prosthesis and method of manufacture |
| US6428571B1 (en) | 1996-01-22 | 2002-08-06 | Scimed Life Systems, Inc. | Self-sealing PTFE vascular graft and manufacturing methods |
| JP2009010922A (ja) * | 2007-02-22 | 2009-01-15 | Avago Technologies Enterprise Ip (Singapore) Pte Ltd | 集積回路において定論理値を生成するための装置および方法 |
-
1991
- 1991-03-08 JP JP3043702A patent/JPH04280512A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001125A (en) * | 1996-01-22 | 1999-12-14 | Meadox Medicals, Inc. | PTFE vascular prosthesis and method of manufacture |
| US6036724A (en) * | 1996-01-22 | 2000-03-14 | Meadox Medicals, Inc. | PTFE vascular graft and method of manufacture |
| US6428571B1 (en) | 1996-01-22 | 2002-08-06 | Scimed Life Systems, Inc. | Self-sealing PTFE vascular graft and manufacturing methods |
| US6719783B2 (en) | 1996-01-22 | 2004-04-13 | Scimed Life Systems, Inc. | PTFE vascular graft and method of manufacture |
| US7244271B2 (en) | 1996-01-22 | 2007-07-17 | Boston Scientific Scimed, Inc. | Self-sealing PTFE vascular graft and manufacturing methods |
| JP2009010922A (ja) * | 2007-02-22 | 2009-01-15 | Avago Technologies Enterprise Ip (Singapore) Pte Ltd | 集積回路において定論理値を生成するための装置および方法 |
| JP4611395B2 (ja) * | 2007-02-22 | 2011-01-12 | アバゴ・テクノロジーズ・エンタープライズ・アイピー（シンガポール）プライベート・リミテッド | 集積回路において定論理値を生成するための装置および方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JPH10276081A (ja) | 入力回路および出力回路ならびに入出力回路 | |
| JP2516302B2 (ja) | 差動受信機 | |
| US5479116A (en) | Level conversion circuits for converting a digital input signal varying between first and second voltage levels to a digital output signal varying between first and third voltage levels | |
| JPH04280512A (ja) | 半導体集積回路装置 | |
| JPS6070822A (ja) | 半導体集積回路 | |
| US6542007B2 (en) | Inverter circuit | |
| JPH1032481A (ja) | 論理回路 | |
| JPH01288109A (ja) | バイモス型論理回路 | |
| JP3565067B2 (ja) | Ｃｍｏｓロジック用電源回路 | |
| JPH0437217A (ja) | 論理レベル変換回路 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| JP3382144B2 (ja) | 半導体集積回路装置 | |
| US5289061A (en) | Output gate for a semiconductor IC | |
| US7002413B2 (en) | Voltage amplification circuit | |
| JP2993534B2 (ja) | 終端機能付半導体装置 | |
| JP3586985B2 (ja) | 半導体装置の出力回路 | |
| JPH0225108A (ja) | 半導体集積回路 | |
| US7202713B2 (en) | Power-on bias circuit using Schmitt Trigger | |
| JPH10126244A (ja) | 入力抵抗を有する集積回路 | |
| JP2586591B2 (ja) | 演算増幅器 | |
| JPH0697433A (ja) | 出力バッファ回路 | |
| JPH0244917A (ja) | ディジタル出力回路 | |
| EP0880229A1 (en) | Logic interface circuit | |
| JPH04273718A (ja) | Ｃｍｏｓ論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |