JPH04273718A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH04273718A JPH04273718A JP3058425A JP5842591A JPH04273718A JP H04273718 A JPH04273718 A JP H04273718A JP 3058425 A JP3058425 A JP 3058425A JP 5842591 A JP5842591 A JP 5842591A JP H04273718 A JPH04273718 A JP H04273718A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- cmos logic
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 229920006395 saturated elastomer Polymers 0.000 description 2
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はＣＭＯＳ論理回路に関するもので
ある。
ある。
【０００２】
【従来技術】従来のＣＭＯＳ論理回路のうち一般的なＣ
ＭＯＳインバータ回路を図３に示す。トランジスタ１は
Ｎチャンネル型のエンハンスメントＭＯＳトランジスタ
であり、トランジスタ２はＰチャンネル型のエンハンス
メントＭＯＳトランジスタである。
ＭＯＳインバータ回路を図３に示す。トランジスタ１は
Ｎチャンネル型のエンハンスメントＭＯＳトランジスタ
であり、トランジスタ２はＰチャンネル型のエンハンス
メントＭＯＳトランジスタである。
【０００３】トランジスタ２のドレインは回路電源ＶＤ
Ｄに接続され、そのソースはトランジスタ１のドレイン
に接続されている。トランジスタ１のソースは接地され
ており、両トランジスタの共通ゲート部分に入力信号Ｖ
Ｉ が印加され、両トランジスタのドレイン，ソース共
通接続部分からインバータ出力ＶＯ が導出される。
Ｄに接続され、そのソースはトランジスタ１のドレイン
に接続されている。トランジスタ１のソースは接地され
ており、両トランジスタの共通ゲート部分に入力信号Ｖ
Ｉ が印加され、両トランジスタのドレイン，ソース共
通接続部分からインバータ出力ＶＯ が導出される。
【０００４】図４は図３のＣＭＯＳインバータの入出力
特性図であり、また入力ＶＩ 対貫通電流ＩＤ 特性図
である。
特性図であり、また入力ＶＩ 対貫通電流ＩＤ 特性図
である。
【０００５】ＣＭＯＳ論理回路では、入出力が定常状態
にあれば、いずれか一方の導電型（Ｎ，Ｐチャンネルの
一方）のトランジスタが必らずオフとなっているために
、貫通電流ＩＤ は無視することができ、ほぼ零となり
、消費電力が低減できるという特長を有している。
にあれば、いずれか一方の導電型（Ｎ，Ｐチャンネルの
一方）のトランジスタが必らずオフとなっているために
、貫通電流ＩＤ は無視することができ、ほぼ零となり
、消費電力が低減できるという特長を有している。
【０００６】しかしながら、図４に示す様に、入力ＶＩ
が両トランジスタ１，２の閾値付近にあるときには、
両トランジスタが共にオンとなるので、貫通電流ＩＤ
は大きくなり、消費電力は大となるという欠点がある。
が両トランジスタ１，２の閾値付近にあるときには、
両トランジスタが共にオンとなるので、貫通電流ＩＤ
は大きくなり、消費電力は大となるという欠点がある。
【０００７】
【発明の目的】本発明の目的は、入力信号がトランジス
タの閾値付近にあっても貫通電流を極力減少可能とした
ＣＭＯＳ論理回路を提供することである。
タの閾値付近にあっても貫通電流を極力減少可能とした
ＣＭＯＳ論理回路を提供することである。
【０００８】
【発明の構成】本発明によれば、一導電型のＭＯＳトラ
ンジスタと逆導電型のＭＯＳトランジスタとからなるＣ
ＭＯＳ論理回路であって、前記逆導電型のＭＯＳトラン
ジスタと回路電源との間に、ソースとゲートとを接続し
た一導電型のディプレッション型ＭＯＳトランジスタを
直列に挿入したことを特徴とするＣＭＯＳ論理回路が得
られる。
ンジスタと逆導電型のＭＯＳトランジスタとからなるＣ
ＭＯＳ論理回路であって、前記逆導電型のＭＯＳトラン
ジスタと回路電源との間に、ソースとゲートとを接続し
た一導電型のディプレッション型ＭＯＳトランジスタを
直列に挿入したことを特徴とするＣＭＯＳ論理回路が得
られる。
【０００９】
【実施例】以下、図面を参照しつつ本発明の実施例を説
明する。
明する。
【００１０】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。ＣＭＯＳイ
ンバータを構成するＰチャンネルＭＯＳトランジスタ２
のドレインと回路電源ＶＤＤとの間に第３のトランジス
タ３を直列に挿入接続する。
３と同等部分は同一符号により示している。ＣＭＯＳイ
ンバータを構成するＰチャンネルＭＯＳトランジスタ２
のドレインと回路電源ＶＤＤとの間に第３のトランジス
タ３を直列に挿入接続する。
【００１１】このトランジスタ３はＮチャンネル型のデ
ィプレッションＭＯＳトランジスタであり、ゲートとソ
ースとが共通接続され、この共通接続点がトランジスタ
２のドレインに接続され、トランジスタ３のドレインが
電源ＶＤＤに接続されるのである。
ィプレッションＭＯＳトランジスタであり、ゲートとソ
ースとが共通接続され、この共通接続点がトランジスタ
２のドレインに接続され、トランジスタ３のドレインが
電源ＶＤＤに接続されるのである。
【００１２】尚、トランジスタ１及び２は共にエンハン
スメント型のＭＯＳであることは従来と同じである。
スメント型のＭＯＳであることは従来と同じである。
【００１３】図２はこの回路の入出力特性及び入力対貫
通電流特性を示している。トランジスタ３はゲートとソ
ースとが接続されてディプレッション型のＮチャンネル
ＭＯＳトランジスタであることから、常に電流が流れ得
る状態にある。
通電流特性を示している。トランジスタ３はゲートとソ
ースとが接続されてディプレッション型のＮチャンネル
ＭＯＳトランジスタであることから、常に電流が流れ得
る状態にある。
【００１４】この状態で、入力ＶＩ がトランジスタ１
，２の閾値付近になり、貫通電流ＩＤが流れると、ディ
プレッショントランジスタ３は飽和して、その飽和領域
では一定電流以上流れなくなる。よって、貫通電流ＩＤ
は図２に示す如く一定値に抑えられることになり、消
費電力が低減可能となるのである。
，２の閾値付近になり、貫通電流ＩＤが流れると、ディ
プレッショントランジスタ３は飽和して、その飽和領域
では一定電流以上流れなくなる。よって、貫通電流ＩＤ
は図２に示す如く一定値に抑えられることになり、消
費電力が低減可能となるのである。
【００１５】尚、Ｐチャンネルトランジスタ２と正電源
ＶＤＤとの間に、電流制限用のディプレッションＭＯＳ
トランジスタ３を挿入しているが、Ｎチャンネルトラン
ジスタ１とアース（負電源とみなせる）との間にＰチャ
ンネルのディプレッショントランジスタを挿入してもよ
い。
ＶＤＤとの間に、電流制限用のディプレッションＭＯＳ
トランジスタ３を挿入しているが、Ｎチャンネルトラン
ジスタ１とアース（負電源とみなせる）との間にＰチャ
ンネルのディプレッショントランジスタを挿入してもよ
い。
【００１６】また、本実施例では、ＣＭＯＳインバータ
に適用した場合を示したが、一般に、ＣＭＯＳノアゲー
ト，ＣＭＯＳナンドゲート等にも同様に適用可能である
ことは勿論である。
に適用した場合を示したが、一般に、ＣＭＯＳノアゲー
ト，ＣＭＯＳナンドゲート等にも同様に適用可能である
ことは勿論である。
【００１７】
【発明の効果】本発明によれば、貫通電流制限用のトラ
ンジスタを回路内に挿入することにより、ＣＭＯＳ回路
の貫通電流を減少させることができるという効果がある
。
ンジスタを回路内に挿入することにより、ＣＭＯＳ回路
の貫通電流を減少させることができるという効果がある
。
【図１】本発明の実施例の回路図である。
【図２】図１の実施例回路の入出力及び貫通電流特性図
である。
である。
【図３】従来のＣＭＯＳインバータの回路図である。
【図４】図３の回路の入出力及び貫通電流特性図である
。
。
１ ＮチャンネルＭＯＳトランジスタ２ Ｐチャン
ネルＭＯＳトランジスタ３ ディプレッション型Ｎチ
ャンネルＭＯＳトランジスタ
ネルＭＯＳトランジスタ３ ディプレッション型Ｎチ
ャンネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 一導電型のＭＯＳトランジスタと逆導
電型のＭＯＳトランジスタとからなるＣＭＯＳ論理回路
であって、前記逆導電型のＭＯＳトランジスタと回路電
源との間に、ソースとゲートとを接続した一導電型のデ
ィプレッション型ＭＯＳトランジスタを直列に挿入した
ことを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058425A JPH04273718A (ja) | 1991-02-28 | 1991-02-28 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058425A JPH04273718A (ja) | 1991-02-28 | 1991-02-28 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273718A true JPH04273718A (ja) | 1992-09-29 |
Family
ID=13084030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058425A Pending JPH04273718A (ja) | 1991-02-28 | 1991-02-28 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273718A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| FR2925241A1 (fr) * | 2007-12-17 | 2009-06-19 | Schneider Electric Ind Sas | Generateur de tension alternative dote d'un dispositif de limitation de courant |
-
1991
- 1991-02-28 JP JP3058425A patent/JPH04273718A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| FR2925241A1 (fr) * | 2007-12-17 | 2009-06-19 | Schneider Electric Ind Sas | Generateur de tension alternative dote d'un dispositif de limitation de courant |
| EP2073367A1 (fr) * | 2007-12-17 | 2009-06-24 | Schneider Electric Industries SAS | Générateur de tension alternative doté d'un dispositif de limitation de courant |
| US7952899B2 (en) | 2007-12-17 | 2011-05-31 | Schneider Electric Industries Sas | Alternating voltage generator equipped with a current limiting device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4506168A (en) | Schmitt trigger circuit | |
| US20020070758A1 (en) | Noise tolerant wide-fanin domino circuits | |
| JP2001156619A (ja) | 半導体回路 | |
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| JPH10189884A (ja) | 低消費電力型半導体集積回路 | |
| US20070152745A1 (en) | System and method for reducing leakage current of an integrated circuit | |
| US5034628A (en) | Fast trailing BIMOS logic gate | |
| US5587667A (en) | Output buffer circuit for high-speed logic operation | |
| US6340907B2 (en) | Schmitt trigger circuit having independent threshold voltage setting to provide hysteresis | |
| JPH04273718A (ja) | Ｃｍｏｓ論理回路 | |
| KR100298612B1 (ko) | Cmos저전압전류레퍼런스 | |
| JPH04269011A (ja) | レベルシフト回路 | |
| JP3144370B2 (ja) | 半導体装置 | |
| JPH0918328A (ja) | 電圧レベルシフト回路 | |
| JPH10187270A (ja) | 半導体集積回路装置 | |
| JP3446735B2 (ja) | 半導体集積回路及び半導体装置の制御方法 | |
| JP2654275B2 (ja) | 双方向バッファ | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JPH0344692B2 (ja) | ||
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPS63132527A (ja) | Ｃｍｏｓ論理回路 | |
| JP2932858B2 (ja) | レベル変換回路 | |
| KR200329174Y1 (ko) | 저 전력 소비형 버퍼 | |
| JP2686101B2 (ja) | バッファ回路 |