JP2932858B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2932858B2 JP2932858B2 JP4261898A JP26189892A JP2932858B2 JP 2932858 B2 JP2932858 B2 JP 2932858B2 JP 4261898 A JP4261898 A JP 4261898A JP 26189892 A JP26189892 A JP 26189892A JP 2932858 B2 JP2932858 B2 JP 2932858B2
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Description
【０００１】
【産業上の利用分野】本発明は、レベル変換回路に関
し、特に電界効果トランジスタ（以下、ＦＥＴという）
のみを用いた集積回路におけるＣＭＯＳ−ＥＣＬレベル
変換回路に関する。
し、特に電界効果トランジスタ（以下、ＦＥＴという）
のみを用いた集積回路におけるＣＭＯＳ−ＥＣＬレベル
変換回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ−ＥＣＬレベル変換回路
は、図３に示すように反転回路２により反転した入力端
子１からのＣＭＳレベルの信号をＰチャネルＦＥＴ３の
ゲート端子に入力し、ＰチャネルＦＥＴ３のソース端子
を正の電源電圧に接続し、ドレイン端子をＥＣＬレベル
出力端子４として出力する構成となっていた。
は、図３に示すように反転回路２により反転した入力端
子１からのＣＭＳレベルの信号をＰチャネルＦＥＴ３の
ゲート端子に入力し、ＰチャネルＦＥＴ３のソース端子
を正の電源電圧に接続し、ドレイン端子をＥＣＬレベル
出力端子４として出力する構成となっていた。
【０００３】ＥＣＬレベル出力端子４とレベル変換の基
準となる電圧とを抵抗ＲLで終端して使用され、ＣＭＯ
Ｓレベルの入力がＬｏｗレベルの場合、反転回路２によ
りＨＩレベルをＰチャネルＦＥＴ３のゲート端子に入力
し、ＰチャネルＦＥＴ３をＯＦＦさせ、ＥＣＬレベル出
力端子４をほぼ基準電圧と等しい電圧とすることでＥＣ
ＬレベルでのＬｏｗレベルを実現している。
準となる電圧とを抵抗ＲLで終端して使用され、ＣＭＯ
Ｓレベルの入力がＬｏｗレベルの場合、反転回路２によ
りＨＩレベルをＰチャネルＦＥＴ３のゲート端子に入力
し、ＰチャネルＦＥＴ３をＯＦＦさせ、ＥＣＬレベル出
力端子４をほぼ基準電圧と等しい電圧とすることでＥＣ
ＬレベルでのＬｏｗレベルを実現している。
【０００４】またＣＭＯＳレベルの入力がＨＩレベルの
場合、反転回路２により、ＰチャネルＦＥＴ３のゲート
端子にＬｏｗレベルを入力し、ＰチャネルＦＥＴをＯＮ
させ、ＥＣＬレベル出力端子４より終端抵抗ＲLに電流
を流すことでＥＣＬレベルでのＨＩレベルを実現してい
る。
場合、反転回路２により、ＰチャネルＦＥＴ３のゲート
端子にＬｏｗレベルを入力し、ＰチャネルＦＥＴをＯＮ
させ、ＥＣＬレベル出力端子４より終端抵抗ＲLに電流
を流すことでＥＣＬレベルでのＨＩレベルを実現してい
る。
【０００５】
【発明が解決しようとする課題】従来のレベル変換回路
では、ソース接地されたＰチャネルＦＥＴ３のドレイン
電流と終端抵抗ＲLによる電圧降下によりＥＣＬレベル
のＨＩレベルを作っているため、温度変化によりドレイ
ン電流が変動すると、ＨＩレベルの出力電圧が変動す
る。このため、後段にバイパーラトランジスタを用いた
ＥＣＬ論理回路を接続した場合、低温で出力電圧が上昇
し、バイパーラトランジスタが飽和して遅延が増大する
という欠点を有していた。
では、ソース接地されたＰチャネルＦＥＴ３のドレイン
電流と終端抵抗ＲLによる電圧降下によりＥＣＬレベル
のＨＩレベルを作っているため、温度変化によりドレイ
ン電流が変動すると、ＨＩレベルの出力電圧が変動す
る。このため、後段にバイパーラトランジスタを用いた
ＥＣＬ論理回路を接続した場合、低温で出力電圧が上昇
し、バイパーラトランジスタが飽和して遅延が増大する
という欠点を有していた。
【０００６】本発明の目的は、温度によるＨＩレベル電
圧の変動を低減したレベル変換回路を提供することにあ
る。
圧の変動を低減したレベル変換回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るレベル変換回路は、反転回路と、電流
源と、Ｐチャネル電界効果トランジスタと、ＥＣＬレベ
ル出力端子とを有するレベル変換回路であって、反転回
路は、ＣＭＯＳレベルで入力された信号を反転して出力
するものであり、電流源は、反転回路の出力により出力
電流をＯＮ，ＯＦＦする電界効果トランジスタにより構
成されたものであり、Ｐチャネル電界効果トランジスタ
は、ゲート端子に反転回路の出力信号が入力され、反転
回路の出力信号で制御された電流をドレイン端子から出
力するものであり、ＥＣＬレベル出力端子は、前記Ｐチ
ャネル電界効果トランジスタのドレイン電流から前記電
流源の出力電流を減じて出力するものである。
め、本発明に係るレベル変換回路は、反転回路と、電流
源と、Ｐチャネル電界効果トランジスタと、ＥＣＬレベ
ル出力端子とを有するレベル変換回路であって、反転回
路は、ＣＭＯＳレベルで入力された信号を反転して出力
するものであり、電流源は、反転回路の出力により出力
電流をＯＮ，ＯＦＦする電界効果トランジスタにより構
成されたものであり、Ｐチャネル電界効果トランジスタ
は、ゲート端子に反転回路の出力信号が入力され、反転
回路の出力信号で制御された電流をドレイン端子から出
力するものであり、ＥＣＬレベル出力端子は、前記Ｐチ
ャネル電界効果トランジスタのドレイン電流から前記電
流源の出力電流を減じて出力するものである。
【０００８】
【作用】ＣＭＯＳレベルの入力電圧を反転回路２を介し
てＰチャネルＦＥＴ５4のゲート端子に入力してＰチャ
ネルＦＥＴ５4のドレイン電流をＣＭＯＳレベルの入力
電圧により制御する。ＰチャネルＦＥＴ５4のドレイン
電流の温度係数と同符号となるようにＦＥＴで構成した
電流源をＰチャネルＦＥＴ５4のドレイン電流から引い
た電流を終端抵抗ＲLに流しＥＣＬレベルのＨＩレベル
電圧を作ることで、ＨＩレベル電圧の温度による変動を
低減させることができる。
てＰチャネルＦＥＴ５4のゲート端子に入力してＰチャ
ネルＦＥＴ５4のドレイン電流をＣＭＯＳレベルの入力
電圧により制御する。ＰチャネルＦＥＴ５4のドレイン
電流の温度係数と同符号となるようにＦＥＴで構成した
電流源をＰチャネルＦＥＴ５4のドレイン電流から引い
た電流を終端抵抗ＲLに流しＥＣＬレベルのＨＩレベル
電圧を作ることで、ＨＩレベル電圧の温度による変動を
低減させることができる。
【０００９】
【実施例】以下、本発明の実施例を図により説明する。
【００１０】（実施例１）図１は、本発明の実施例１を
示す回路図である。
示す回路図である。
【００１１】図１において、ＣＭＯＳレベルの入力電圧
は、反転回路２を通してＰチャネルＦＥＴ５4とＮチャ
ネルＦＥＴ５2のゲート端子に入力される。Ｎチャネル
ＦＥＴ５2のドレイン，ソース端子は、それぞれＮチャ
ネルＦＥＴ５2のゲート，ソース端子に接続されてい
る。
は、反転回路２を通してＰチャネルＦＥＴ５4とＮチャ
ネルＦＥＴ５2のゲート端子に入力される。Ｎチャネル
ＦＥＴ５2のドレイン，ソース端子は、それぞれＮチャ
ネルＦＥＴ５2のゲート，ソース端子に接続されてい
る。
【００１２】またＮチャネルＦＥＴ５2，５3のソース端
子は、負側の電源電圧ＶSSに接続されている。Ｐチャネ
ルＦＥＴ５4のソース端子は、正側の電源電圧ＶDDに接
続されている。ＰチャネルＦＥＴ５4のドレイン端子
は、抵抗Ｒ１とＮチャネルＦＥＴ５1，５3から構される
電流源回路に接続され、ＥＣＬレベル出力端子４として
出力されている。
子は、負側の電源電圧ＶSSに接続されている。Ｐチャネ
ルＦＥＴ５4のソース端子は、正側の電源電圧ＶDDに接
続されている。ＰチャネルＦＥＴ５4のドレイン端子
は、抵抗Ｒ１とＮチャネルＦＥＴ５1，５3から構される
電流源回路に接続され、ＥＣＬレベル出力端子４として
出力されている。
【００１３】またＥＣＬレベル出力端子４は、基準電圧
ＶTと終端抵抗ＲLにより終端されている。
ＶTと終端抵抗ＲLにより終端されている。
【００１４】次に動作について説明する。ＣＭＯＳレベ
ル入力端子１にＬｏｗレベルが入力された場合、反転回
路２によりＣＭＯＳレベルのＨＩレベルがＮチャネルＦ
ＥＴ５2とＰチャネルＦＥＴ５4のゲート端子に入力され
る。このため、ＰチャネルＦＥＴ５4ではゲート・ソー
ス間電圧がしきい値電圧以下となり、ＯＦＦする。
ル入力端子１にＬｏｗレベルが入力された場合、反転回
路２によりＣＭＯＳレベルのＨＩレベルがＮチャネルＦ
ＥＴ５2とＰチャネルＦＥＴ５4のゲート端子に入力され
る。このため、ＰチャネルＦＥＴ５4ではゲート・ソー
ス間電圧がしきい値電圧以下となり、ＯＦＦする。
【００１５】またＮチャネルＦＥＴ５2は線形領域で動
作するため、ＮチャネルＦＥＴ５1，５3では、ゲート・
ソース間電圧がしきい値電圧以下となりＯＦＦする。し
たがってＥＣＬレベル出力端子４はほぼＶTと等しい電
圧となる。
作するため、ＮチャネルＦＥＴ５1，５3では、ゲート・
ソース間電圧がしきい値電圧以下となりＯＦＦする。し
たがってＥＣＬレベル出力端子４はほぼＶTと等しい電
圧となる。
【００１６】次にＣＭＯＳレベル入力端子にＨＩレベル
が入力された場合、反転回路２によりＣＭＯＳレベルの
ＨＩレベルがＮチャネルＦＥＴ５2とＰチャネルＦＥＴ
５4のゲート端子に入力される。このためＮチャネルＦ
ＥＴ５2ではゲート・ソース間の電圧がしきい値電圧以
下となりＯＦＦし、ＮチャネルＦＥＴ５1，５3はＯＮし
電流源として動作する。
が入力された場合、反転回路２によりＣＭＯＳレベルの
ＨＩレベルがＮチャネルＦＥＴ５2とＰチャネルＦＥＴ
５4のゲート端子に入力される。このためＮチャネルＦ
ＥＴ５2ではゲート・ソース間の電圧がしきい値電圧以
下となりＯＦＦし、ＮチャネルＦＥＴ５1，５3はＯＮし
電流源として動作する。
【００１７】またＰチャネルＦＥＴ５4もＯＮするた
め、ＥＣＬレベル出力端子４は（１）式で表わされる電
圧となる。 ＶT＋（Ｉ1−Ｉ2）ＲL ……（１）
め、ＥＣＬレベル出力端子４は（１）式で表わされる電
圧となる。 ＶT＋（Ｉ1−Ｉ2）ＲL ……（１）
【００１８】ここで、Ｉ1，Ｉ2はそれぞれＰチャネルＦ
ＥＴ５4とＮチャネルＦＥＴ５3のドレイン電流である。
ＲLは抵抗ＲLの抵抗値である。
ＥＴ５4とＮチャネルＦＥＴ５3のドレイン電流である。
ＲLは抵抗ＲLの抵抗値である。
【００１９】（１）式でＰチャネルＦＥＴ５4のドレイ
ン電流Ｉ1が温度により変動した場合、ＮチャネルＦＥ
Ｔ５3のドレイン電流Ｉ2もＩ1と同一の方向に変化す
る。このためＥＣＬレベル出力端子４の電圧の温度によ
る変動は低減される。ＰチャネルＦＥＴ５4のドレイン
電流Ｉ1とＮチャネルＦＥＴ５3のドレイン電流Ｉ2の比
を２：１とすれば、温度によるＥＣＬレベル出力端子の
変動は５０％程度低減される。同一チップ内での温度は
等しく、ＰチャネルＦＥＴとＮチャネルＦＥＴの温度係
数は同等号のためである。
ン電流Ｉ1が温度により変動した場合、ＮチャネルＦＥ
Ｔ５3のドレイン電流Ｉ2もＩ1と同一の方向に変化す
る。このためＥＣＬレベル出力端子４の電圧の温度によ
る変動は低減される。ＰチャネルＦＥＴ５4のドレイン
電流Ｉ1とＮチャネルＦＥＴ５3のドレイン電流Ｉ2の比
を２：１とすれば、温度によるＥＣＬレベル出力端子の
変動は５０％程度低減される。同一チップ内での温度は
等しく、ＰチャネルＦＥＴとＮチャネルＦＥＴの温度係
数は同等号のためである。
【００２０】（実施例２）図２は、本発明の実施例２を
示す回路図である。本実施例は図１の抵抗Ｒ１をＰチャ
ネルＦＥＴ５5の線形動作に変更したものである。これ
により、ＰチャネルＦＥＴ５4のドレイン電流Ｉ1とＮチ
ャネルＦＥＴ５3のドレイン電流Ｉ2は、ＰチャネルＦＥ
Ｔのしきい値電圧のばらつきに対して同一方向に変化す
るため、ＰチャネルＦＥＴのしきい値電圧の製造ばらつ
きも補償することができる。
示す回路図である。本実施例は図１の抵抗Ｒ１をＰチャ
ネルＦＥＴ５5の線形動作に変更したものである。これ
により、ＰチャネルＦＥＴ５4のドレイン電流Ｉ1とＮチ
ャネルＦＥＴ５3のドレイン電流Ｉ2は、ＰチャネルＦＥ
Ｔのしきい値電圧のばらつきに対して同一方向に変化す
るため、ＰチャネルＦＥＴのしきい値電圧の製造ばらつ
きも補償することができる。
【００２１】
【発明の効果】以上説明したように本発明は、ＦＥＴの
みを用いた集積回路におけるレベル変換回路の出力端子
に電流源を付加したことにより、ＨＩレベル出力電圧の
温度による変動を５０％程度低減でき、後段にバイパー
ラトランジスタを用いたＥＣＬ論理回路を接続した場合
のバイパーラトランジスタの飽和による遅延による増大
を防止できる。
みを用いた集積回路におけるレベル変換回路の出力端子
に電流源を付加したことにより、ＨＩレベル出力電圧の
温度による変動を５０％程度低減でき、後段にバイパー
ラトランジスタを用いたＥＣＬ論理回路を接続した場合
のバイパーラトランジスタの飽和による遅延による増大
を防止できる。
【図１】本発明の実施例１を示す回路図である。
【図２】本発明の実施例２を示す回路図である。
【図３】従来のレベル変換回路を示す回路図である。
１ ＣＭＯＳレベル入力端子 ２ 反転回路 ４ ＥＣＬレベル出力端子 ５1〜５3 ＮチャネルＦＥＴ ５4，５5 ＰチャネルＦＥＴ Ｒ１ 抵抗 ＶDD 正側電源電圧 ＶSS 負側電源電圧 ＲL 終端抵抗 ＶT 基準電圧
Claims (1)
- 【請求項１】 反転回路と、電流源と、Ｐチャネル電界
効果トランジスタと、ＥＣＬレベル出力端子とを有する
レベル変換回路であって、 反転回路は、ＣＭＯＳレベルで入力された信号を反転し
て出力するものであり、 電流源は、反転回路の出力により出力電流をＯＮ，ＯＦ
Ｆする電界効果トランジスタにより構成されたものであ
り、 Ｐチャネル電界効果トランジスタは、ゲート端子に反転
回路の出力信号が入力され、反転回路の出力信号で制御
された電流をドレイン端子から出力するものであり、 ＥＣＬレベル出力端子は、前記Ｐチャネル電界効果トラ
ンジスタのドレイン電流から前記電流源の出力電流を減
じて出力するものであることを特徴とするレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261898A JP2932858B2 (ja) | 1992-09-30 | 1992-09-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261898A JP2932858B2 (ja) | 1992-09-30 | 1992-09-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112808A JPH06112808A (ja) | 1994-04-22 |
| JP2932858B2 true JP2932858B2 (ja) | 1999-08-09 |
Family
ID=17368293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261898A Expired - Lifetime JP2932858B2 (ja) | 1992-09-30 | 1992-09-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932858B2 (ja) |
-
1992
- 1992-09-30 JP JP4261898A patent/JP2932858B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112808A (ja) | 1994-04-22 |
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